TWI663734B - 半導體元件製造方法以及半導體元件 - Google Patents

半導體元件製造方法以及半導體元件 Download PDF

Info

Publication number
TWI663734B
TWI663734B TW106135540A TW106135540A TWI663734B TW I663734 B TWI663734 B TW I663734B TW 106135540 A TW106135540 A TW 106135540A TW 106135540 A TW106135540 A TW 106135540A TW I663734 B TWI663734 B TW I663734B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
source
semiconductor layer
field effect
Prior art date
Application number
TW106135540A
Other languages
English (en)
Other versions
TW201916375A (zh
Inventor
馬克范達爾
朵爾伯斯 吉爾本
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916375A publication Critical patent/TW201916375A/zh
Application granted granted Critical
Publication of TWI663734B publication Critical patent/TWI663734B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一個鰭片包含底部部位、設置於底部部位上方的第一犧牲層、設置於第一犧牲層上方的第二犧牲層以及設置於第二犧牲層上方的第二半導體層。第二半導體層由第一絕緣層突出。虛設閘極形成於第二半導體層上方。側壁間隔件層形成於虛設閘極的側面上。第一介電層形成於虛設閘極以及側壁間隔件層的上方。移除虛設閘極，從而形成閘極間隔。在閘極間隔中蝕刻第一絕緣層，從而暴露第一半導體層以及第二犧牲層。移除第一犧牲層以及第二犧牲層。形成閘極介電層以及閘極電極層。

Description

半導體元件製造方法以及半導體元件
本揭露有關於一種半導體積體電路的製造方法以及半導體元件，特別是有關製造包含鰭式場效電晶體(fin field effect transistor,FinFET)及/或垂直堆疊的環繞閘極(gate all around)場效電晶體的半導體元件。
隨著半導體產業進入奈米製程技術節點，以追求更高元件密度、更高效能以及更低成本，來自製造以及設計的挑戰造就了三維設計的發展，諸如多閘極場效電晶體(multi-gate field effect transistor)，包含場效電晶體以及環繞閘極(gate all around,GAA)場效電晶體。在鰭式場效電晶體(Fin field effect transistor,FinFET)中，閘極電極鄰接通道區域的三個側表面，而閘極介電層安插於其間。因為閘極結構包圍(圍繞)住鰭片結構的三個表面，電晶體基本上具有三個閘極來控制通過鰭片或通道區域的電流。不幸地，第四側，通道的底部部分，與閘極電極距離甚遠，因此閘極無法對其緊密控制。相比之下，在環繞閘極場效電晶體中，通道區域的所有 表面都被閘極電極所圍繞，此允許通道區域中的空泛區(depletion region)更完整，並造成較少的短通道效應，原因為較陡峭的次閥值電流擺動(sub-threshold current swing,SS)以及較小的汲致障蔽下降(drain induced barrier lowering,DIBL)。隨著電晶體尺寸持續縮減至小於10至15奈米的技術節點，環繞閘極場效電晶體的進一步改善為不可或缺。
本揭露之一面向有關一種半導體元件製造方法，包含形成一鰭片結構，鰭片結構包含底部部位、設置於底部部位上方之第一犧牲層、設置於第一犧牲層上方之第一半導體層、設置於第一半導體層上方之第二犧牲層以及設置於第二犧牲層上方之第二半導體層，第二半導體層由第一絕緣層突出；形成虛設閘極結構於第二半導體層上方；形成側壁間隔件層於虛設閘極結構之側面上；形成第一介電層於虛設閘極結構以及側壁間隔件層上方；移除虛設閘極結構，從而形成閘極間隔；於閘極間隔中蝕刻第一絕緣層，從而暴露第一半導體層、第一犧牲層以及第二犧牲層；移除第一犧牲層以及第二犧牲層；形成閘極介電層於第一半導體層以及第二半導體層上方；以及形成閘極電極層於閘極介電層上方。
本揭露之另一面向，有關於一種半導體元件製造方法，包含形成環繞閘極結構，圍繞第一半導體層以及設置於第一半導體層上方之第二半導體層，環繞閘極結構嵌埋於第一 介電層以及設置於第一介電層上之第二介電層中；蝕刻第二介電層，從而形成第一開口，其中第二半導體層之源極/汲極區域被暴露出；形成保護層於第二半導體層於第一開口中被暴露出之源極/汲極上方；於第一開口中蝕刻第一介電層，從而暴露出第一半導體層之源極/汲極區域；形成第一接觸層，電性連接第一半導體層；形成第三介電層於第一接觸層上方，使得被保護層覆蓋之第二半導體層被暴露出；以及移除保護層並形成電性連接至第二半導體層之第二接觸層。
本揭露之又一面向，有關於一種半導體元件，包含：第一環繞閘極場效電晶體以及第二環繞閘極場效電晶體。第一環繞閘極場效電晶體設置於基板上方。第二環繞閘極場效電晶體設置於第一環繞閘極場效電晶體上方。半導體元件進一步包含分隔絕源層、第一介電層以及第二介電層。分隔絕緣層設置於基板上方。第一介電層，設置於分隔絕源層上方。第二介電層設置於第一介電層上方。第一環繞閘極場效電晶體之第一通道區域位於第一介電層之底部表面以及第一介電層之上方表面之間的水平高度。
10‧‧‧基板
11‧‧‧底部
15‧‧‧硬遮罩圖案
15A‧‧‧第一遮罩層
15B‧‧‧第二遮罩層
20、20-1、20-2、20-3‧‧‧第一半導體層
21、21-3、21-4‧‧‧間隔
25、25-1、25-2‧‧‧第二半導體層
26‧‧‧磊晶層
28‧‧‧磊晶層
30‧‧‧鰭片結構
40‧‧‧第一分隔絕緣層
45‧‧‧第二分隔絕緣層
52‧‧‧虛設閘極介電層
53‧‧‧側壁間隔件
54‧‧‧虛設閘極電極
56‧‧‧硬遮罩層
58‧‧‧閘極間隔
60‧‧‧第一層間介電層
62‧‧‧第二層間介電層
64‧‧‧第三層間介電層
66‧‧‧第四層間介電層
69‧‧‧層間介電層
71‧‧‧閘極介電層
73‧‧‧功函數調整層
75‧‧‧閘極電極層
78‧‧‧第一源極/汲極開口
79‧‧‧保護層
80‧‧‧第一導電層
80P‧‧‧源極/汲極接點
81‧‧‧矽化層
84‧‧‧第二源極/汲極開口
90‧‧‧第三分隔絕緣層
91‧‧‧矽化層
92‧‧‧第一接點插頭
94‧‧‧第二接點插頭
95‧‧‧第二導電層
95N‧‧‧源極/汲極接點
100G‧‧‧閘極結構
110‧‧‧第一環繞閘極場效電晶體
110D‧‧‧第一汲極
110S‧‧‧第一源極
120‧‧‧第二環繞閘極場效電晶體
120D‧‧‧第二汲極
120S‧‧‧第二源極
BL‧‧‧位元線
GA1、GA2、GA3‧‧‧共用閘極電極
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PD3‧‧‧第三下拉電晶體
PD4‧‧‧第四下拉電晶體
PG1‧‧‧第一邏輯電晶體
PG2‧‧‧第二邏輯電晶體
PU1‧‧‧第一拉升電晶體
PU2‧‧‧第二拉升電晶體
PU3‧‧‧第三拉升電晶體
PU4‧‧‧第四拉升電晶體
Vss‧‧‧電壓
X1-X1、Y1-Y1、Y2-Y2、Y11-Y11、Y12-Y12、Y13-Y13‧‧‧線段
在閱讀後文中的細部描述時參照圖式，將對本揭露能有最佳之理解。在此強調，依據本領域中的實務標準，各特徵並未依比例繪製，僅作為說明用途。事實上，為討論的清晰起見，各特徵的尺寸可任意增減。
第1A圖、第1B圖、第1C圖以及第1D圖依據本揭露一實施 方式繪示製造半導體場效電晶體元件的其中一階段。
第2A圖、第2B圖、第2C圖以及第2D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第3A圖、第3B圖、第3C圖以及第3D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第4A圖、第4B圖、第4C圖以及第4D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第5A圖、第5B圖、第5C圖以及第5D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第6A圖、第6B圖、第6C圖以及第6D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第7A圖、第7B圖、第7C圖以及第7D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第8A圖、第8B圖、第8C圖以及第8D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第9A圖、第9B圖、第9C圖以及第9D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第10A圖、第10B圖、第10C圖以及第10D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第11A圖、第11B圖、第11C圖以及第11D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第12A圖、第12B圖、第12C圖以及第12D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第13A圖、第13B圖、第13C圖以及第13D圖依據本揭露 一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第14A圖、第14B圖、第14C圖以及第14D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第15A圖、第15B圖、第15C圖以及第15D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第16A圖、第16B圖、第16C圖以及第16D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第17A圖、第17B圖、第17C圖以及第17D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第18A圖、第18B圖、第18C圖以及第18D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第19A圖、第19B圖、第19C圖以及第19D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第20A圖、第20B圖、第20C圖以及第20D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第21A圖、第21B圖、第21C圖以及第21D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第22A圖、第22B圖、第22C圖以及第22D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第23A圖、第23B圖、第23C圖以及第23D圖依據本揭露一實施方式繪示製造半導體場效電晶體元件的其中一階段。
第24A圖繪示垂直排列的互補式場效電晶體(complementary field effect transistor,CFET)的示意圖。
第24B圖以及第24C圖繪示半導體靜態隨機存取記憶體 (static random access memory,SRAM)的布局圖案。
第25A圖、第25B圖、第25C圖以及第25D圖繪示採用互補式場效電晶體的靜態隨機存取記憶體的各種視圖，
第26A圖、第26B圖、第26C圖、第26D圖、第26E圖以及第26F圖繪示依據本揭露一些實施方式之各種通道排列方式。
第27A圖、第27B圖、第27C圖、第27D圖、第27E圖、第27F圖以及第27G圖繪示依據本揭露一些實施方式之各種通道排列方式。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。並且，除非有其他表示，在不同圖式中相同之元件符號可視為相對應的元件。這些圖式之繪示是為了清楚表達這些實施方式中各元件之間的連接關係，並非繪示各元件的實際尺寸。
此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其 他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。此外，由...所製成可同時代表『組成』或是『包含』。
在本揭露中，如第24A圖所示，揭露一種互補式場效電晶體(complementary field effect transistor,CFET)以及其製造方法。在一個互補式場效電晶體中，一個第一環繞閘極場效電晶體(gate all around field effect transistor,GAA FET)110設置於基板上方，而一個第二環繞閘極場效電晶體120設置於第一環繞閘極場效電晶體110上方。第一環繞閘極場效電晶體110包含第一源極110S以及第一汲極110D，而第二環繞閘極場效電晶體120包含第二源極120S以及第二汲極120D。在一些實施方式中，第一環繞閘極場效電晶體110的第一源極110S以及第一汲極110D與第二環繞閘極場效電晶體120的第二源極120S以及第二汲極120D電性分隔。包含閘極介電層以及閘極電極層的閘極結構100G通常形成於第一環繞閘極場效電晶體110以及第二環繞閘極場效電晶體120的通道區域周圍。在一些實施方式中，第一環繞閘極場效電晶體110為第一導電型(舉例而言，n型)場效電晶體，而第二環繞閘極場效電晶體120為與第一導電型不同的第二導電型(舉例而言，p型)場效電晶體。在其他實施方式中，第一環繞閘極場效電晶體110以及第二環繞閘極場效電晶體120具有相同的導電 型。
第1A圖至第23D圖繪示依據本揭露一實施方式之半導體場效電晶體元件的製造作業中之各階段。於第1A圖至第23D圖中，標有「A」的圖式(如第1A圖、第2A圖...)為立體圖；標有「B」的圖式(如第1B圖、第2B圖...)為對應於第1A圖中線段Y1-Y1(閘極區域)的剖面圖；標有「C」的圖式(如第1C圖、第2C圖...)為對應於第1A圖中線段X1-X1的剖面圖；而標有「D」的圖式(如第1D圖、第2D圖...)為對應於第1A圖中線段Y2-Y2(源極/汲極區域)的剖面圖。應了解，為實現本方法之額外實施方式，可在第1A圖至第23D圖中所示程序之前、之間以及之後提供額外作業，且以下描述之一些作業可被代換或刪除。作業/程序之順序可互相調換。
如第1A圖至第1D圖中所示，第一半導體層20以及第二半導體層25的堆疊結構形成於基板10上方。在一些實施方式中，基板10包含位於其至少表面部位上之單晶半導體層。基板10可包含單晶半導體材料，諸如但不限於：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb以及InP。在特定實施方式中，基板10由Si晶體製成。
在基板10的表面區域中，可包含一或多層的緩衝層(未繪製)。緩衝層用以將基板10的晶格常數逐漸改變為源極/汲極區域的晶格常數。緩衝層可由磊晶生長單晶半導體材料形成，單晶半導體材料諸如但不限於：Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP以及InP。在特定實施方式中，基板10 包含磊晶生長於矽基板10上的矽化鍺(SiGe)緩衝層。矽化鍺緩衝層的鍺濃度可由緩衝層最底部的30原子百分比提升至緩衝層最頂部的70原子百分比。
第一半導體層20(20-1、20-2、20-3)以及第二半導體層25(25-1、25-2)交替由磊晶生長方法形成於基板10上方，如第1A圖至第1D圖所示。在一些實施方式中，第一半導體層20由SixGe1-x(此後稱為SiGe)製成，其中0.1<x<0.9。在一些實施方式中，第一半導體層20的厚度介於約5奈米至約30奈米之間；而在其他實施方式中，第一半導體層20介於約10奈米至約20奈米之間。在一些實施方式中，第一半導體層20-1的厚度等於或大於第一半導體層20-2的厚度，且第一半導體層20-3的厚度小於第一半導體層20-1以及第一半導體層20-2的厚度。第一半導體層20為在隨後被移除的犧牲層。
第二半導體層25包含與第一半導體層20不同之半導體材料。在一些實施方式中，第二半導體層25由磊晶生長單晶半導體材料製成，單晶半導體材料諸如但不限於：Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP以及InP。在一些實施方式中，第二半導體層25由SiyGe1-y製成，其中x<y。在特定實施方式中，第二半導體層25由Si所製成。在一些實施方式中，第二半導體層25的厚度介於約10奈米至約50奈米之間；而在其他實施方式中，第二半導體層25的厚度介於約15奈米至約30奈米之間。在一些實施方式中，第二半導體層25-1的厚度等於或不等於第二半導體層25-2的厚度。
在接下來的實施方式中，下方的第二半導體層25-1用於p型環繞閘極場效電晶體，而上方的第二半導體層25-2用於n型的環繞閘極場效電晶體。
接下來，如第2A圖至第2D圖所示，形成鰭片結構30。鰭片結構30由一或多道光微影(photolitholography)以及蝕刻作業形成。鰭片結構30可由任何適當的方法圖案化。舉例而言，鰭片結構30可由一或多道光微影程序圖案化，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)程序。一般而言，雙重圖案化或多重圖案化程序組合了光微影以及自對準程序。一般來說，相較於使用單一、直接光微影的程序而言，結合了光微影以及自對準(self-aligned)程序的雙重圖案化或多重圖案化程序能創造出具有更小節距(pitch)的圖案。舉例而言，在一實施方式中，虛設層形成於基板10上方並由光微影程序進行圖案化。在圖案化的虛設層旁邊使用自對準程序形成間隔件。虛設層接著被移除，而剩下的間隔件可用以圖案化鰭片結構30。
在其他實施方式中，鰭片結構30可使用硬遮罩圖案15作為蝕刻遮罩進行圖案化。在一些實施方式中，硬遮罩圖案15包含第一遮罩層15A以及設置於第一遮罩層15A上的第二遮罩層15B。在一些實施方式中，第一遮罩層15A為由矽氧化物製成之襯墊氧化層，其可由熱氧化形成，而第二遮罩層15B由矽化氮(SiN)所製成，其可由化學氣相沉積(checmical vapor deposition,CVD)形成，化學氣相沉積包含低壓化學氣相沉積以及電漿增強化學氣相沉積，以及可由物理氣相沉積 (physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、或其他適當程序形成。藉由使用圖案化程序，將沉積的硬遮罩圖案層圖案化為硬遮罩圖案15，圖案化程序包含光微影以及蝕刻。接著，藉由使用硬遮罩圖案15作為蝕刻遮罩，將第二半導體層25、第一半導體層20以及基板10圖案化為往X方向延伸的鰭片結構30。在第2A圖至第2D圖中，四個鰭片結構30沿著Y方向排列。但鰭片結構30的數量並不以上述為限，其數量可為一個、兩個、三個或五個甚至更多。在一些實施方式中，一或多層的虛設鰭片結構形成於鰭片結構30的兩側以增加圖案化作業的圖案保真度。
在一些實施方式中，鰭片結構30的上方部位沿著Y方向的寬度介於約5奈米至約40奈米之間；而在其他實施方式中，其寬度介於約10奈米至約20奈米之間。
在形成鰭片結構30後，第一分隔絕緣層40，如淺凹槽分隔(shallow trench isolation,STI)形成於基板10上方，如第3A圖至第3D圖所示。形成一或多層絕緣材料層使得鰭片結構30完整嵌埋於絕緣材料層之中，然後執行背蝕刻(back etching)作業以減少絕緣材料層的厚度，從而形成第一分隔絕緣層40。用於第一分隔絕緣層40的絕緣材料可包含由低壓化學氣相沉積、電漿增強化學氣相沉積、流動式化學氣相沉積或其他任何由適當薄膜形成方法所形成的材料，如氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluorine doped silicate glass,FSG)或低k值介電材料。在一些實施方式中，第一分隔絕緣層40由矽氧化物製成。在形成第一分隔絕緣層40後執行 退火作業。在一些實施方式中，在形成第一分隔絕緣層40前，形成一或多層鰭片襯墊層(未繪製)於鰭片結構30上方。鰭片襯墊層可由矽化氮或矽氮基材料(如SiON或SiCN)所製成。
如第3A圖至第3D圖所示，在一些實施方式中，在形成第一分隔絕緣層40後，鰭片結構30中的第一半導體層20以及第二半導體層25由第一分隔絕緣層40暴露出，且鰭片結構30的底部11(其為基板10的一部分)嵌埋於第一分隔絕緣層40中。在其他實施方式中，底部11的一部分由第一分隔絕緣層40暴露出，或者第一半導體層20-1的一部分嵌埋於第一分隔絕緣層40中。
接著，如第4A圖至第4D圖所示，第二分隔絕緣層45形成於第一分隔絕緣層40上方。一或多個用於第二分隔絕緣層45的層形成於第一分隔絕緣層40上方使得鰭片結構30被完整嵌埋，然後執行平坦化程序，包含化學機械研磨(chemical mechanical polishing,CMP)以及背蝕刻作業以減少第二分隔絕緣層45的厚度。在一些實施方式中，在平坦化作業中，移除硬遮罩圖案15。在其他實施方式中，硬遮罩圖案15在形成鰭片結構30的作業中移除硬遮罩圖案15。
用於第二分隔絕緣層45的絕緣材料與用於第一分隔絕緣層40的絕緣材料不同，且可包含由低壓化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、可流動式化學氣相沉積、或其他任何適當之薄膜形成方法形成的矽氧化物、矽氮化物、矽氧氮化物、SiCON、SiCO、SiCN、摻氟矽玻璃、或低k值介電材料。在一些實施方式中，第二分隔絕緣層45包含 SiCO或SiCON。可在形成第二分隔絕緣層45後執行退火作業。在背蝕刻作業後，第二半導體層25-2以及第一半導體層20-3由第二分隔絕緣層45暴露出。在一些實施方式中，一部分的第二半導體層25-2由第二分隔絕緣層45暴露出；而在其他實施方式中，第二半導體層25-2嵌埋於第二分隔絕緣層45之中。
第5A圖至第5D圖繪示形成一或多層虛設閘極結構後之結構。每個虛設閘極結構包含虛設閘極介電層52、虛設閘極電極54以及硬遮罩層56。虛設閘極介電層52的覆蓋層形成於暴露出的鰭片結構30上方。虛設閘極介電層52包含一或多層的矽氧化物、矽氮化物及/或矽氧氮化物。在一些實施方式中，虛設閘極介電層52的厚度介於約1奈米至約5奈米之間。然後沉積虛設閘極電極層於虛設閘極介電層52上，使得鰭片結構30完整嵌埋於虛設閘極電極層中。虛設閘極電極層包含矽，諸如多晶矽或非晶矽。在一些實施方式中，虛設閘極電極層的厚度介於約100奈米至約200奈米之間。在一些實施方式中，虛設閘極電極層經歷平坦化作業。虛設閘極介電層52以及虛設閘極電極層使用各種沉積方式沉積，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、或其他適當的沉積程序。隨後，遮罩層形成於虛設閘極電極層上方。在一些實施方式中，遮罩層包含襯墊氮化矽層以及氧化矽遮罩層。接著，對遮罩層執行圖案化作業，從而形成硬遮罩層56，而虛設閘極電極層被圖案化為虛設閘極電極54，如第5A圖至第5D圖所示。虛設閘極結構形成於鰭片結構30用以作為通道區域的部位上方。虛設閘極結構定義出環繞 閘極場效電晶體的通道區域。在本揭露中，源極/汲極可交換使用，因此兩者之結構為實質相同。
在第5A圖至第5D圖所示實施方式中，四個虛設閘極結構形成於鰭片結構30上方。虛設閘極結構的數量並不限制為四個。在一些實施方式中，虛設閘極電極54的寬度介於約5奈米至約25奈米之間。
進一步而言，如第6A圖至第6D圖所示，側壁間隔件53形成於虛設閘極電極54的側面上。在絕緣材料的覆蓋層形成於虛設閘極結構上方後，對覆蓋層執行不等向性蝕刻，舉例而言，使用反應離子蝕刻(reactive ion etching,RIE)。在進行不等向性蝕刻的程序中，大部分的絕緣材料由水平表面移除，留下介電間隔件層於垂直表面上，諸如虛設閘極結構的側壁以及暴露的鰭片結構30的側壁。遮罩層可在蝕刻程序中移除。在一實施方式中，側壁間隔件53為矽氮基材料，諸如SiN、SiON、SiCON或SiCN，及以上之任意組合，或其他適當之絕緣材料。
隨後，形成第一層間介電層60，並移除虛設閘極電極54，如第7A圖至第7D圖中所示。用於第一層間介電層60的化合物包含Si、O、C及/或H，諸如矽氧化物、SiCOH以及SiCO。有機材料，諸如聚合物，可用於第一層間介電層60。在形成第一層間介電層60後，執行平坦化作業，如化學機械研磨，使得虛設閘極電極54的頂部部位暴露出。然後，移除虛設閘極電極54，從而形成閘極間隔58。虛設閘極電極54可使用電漿乾式蝕刻及/或濕式蝕刻移除。當虛設閘極電極54為多晶 矽且第一層間介電層60為矽氧化物時，可使用蝕刻劑如四甲基氫氧化銨(tetramethylazanium hydroxide,TMAH)溶液以選擇性地移除虛設閘極電極54。在一些實施方式中，虛設閘極介電層52並未在此階段中被移除。在其他實施方式中，在移除虛設閘極電極54後移除虛設閘極介電層52。
在一些實施方式中，執行離子植布作業以將摻雜質引入暴露於閘極間隔58中的第二半導體層25-2。
隨後，如第8A圖至第8D圖中所示，在閘極間隔58中蝕刻第二分隔絕緣層45，從而暴露出鰭片結構30的第一半導體層20-1、20-2、20-3以及第二半導體層25-1、25-2。因為虛設閘極電極54由與第一層間介電層60以及第一分隔絕緣層40不同之材料製成，第二分隔絕緣層45可在無光阻的情形下被選擇性地蝕刻。藉由使用不等向性蝕刻，第二分隔絕緣層45被實質地垂直蝕刻。
在閘極間隔58中的鰭片結構30被暴露後，移除第一半導體層20，從而形成半導體導線結構(第二半導體層25-1、25-2)，如第9A圖至第9D圖中所示。
當第一半導體層20為Ge或SiGe且第二半導體層25為Si時，第一半導體層20可藉由濕式蝕刻劑選擇性地移除，濕式蝕刻劑諸如但不限於：氫氧化銨(ammonium hydroxide,NH4OH)、四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol,EDP)、氫氧化鉀(potassium hydroxide,KOH)、鹽酸(hydrochloric acid,HCl)或熱氨水 (ammonia)溶液。如第9C圖以及第9D圖中所示，第一半導體層20-1、20-2、20-3餘留在源極/汲極區域中。
然後，如第10A圖至第10D圖中所示，形成金屬閘極結構。在形成第二半導體層25的半導體導線後，閘極介電層71形成於每個通道層周圍(第二半導體層25-1、25-2的導線)，且閘極電極層75形成於閘極介電層71上。
在特定實施方式中，閘極介電層71包含一或多層介電材料，諸如矽氧化物、矽氮化物、高k值介電材料、或適當之介電材料、及/或上述之任意組合。高k值介電材料，舉例而言包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、或其他適當之高k值介電材料、及/或以上之任意組合。在一些實施方式中，閘極介電層71包含形成於通道層以及介電材料之間的界面層(未繪製)。
閘極介電層71可由化學氣相沉積、原子層沉積或任意適當方法形成。在一實施方式中，閘極介電層71使用高度共形的沉積程序形成，如原子層沉積，以確保閘極介電層71在每個通道層周圍具有均勻厚度。在一些實施方式中，閘極介電層71的厚度介於約1奈米至約6奈米之間。
閘極電極層75形成於閘極介電層71上以環繞每個通道層。閘極電極層75包含一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適當材料、及/或以上之任意組合。
閘極電極層75可由化學氣相沉積、原子層沉積、電鍍、或其他適當方法形成。閘極電極層75亦沉積於第一層間介電層60的上方表面上方，且形成於第一層間介電層60上方的閘極介電層71以及閘極電極層75接著，舉例而言，藉由化學機械研磨平坦化，直到第一層間介電層60的頂部表面被顯露出來。
在本揭露的特定實施方式中，將一或多層功函數調整層73插入於閘極介電層71以及閘極電極層75之間。功函數調整層73由導電材料製成，諸如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、TiAlC、或以上材料之二或多層。對於n型通道場效電晶體而言，可使用一或多層的TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi以及TaSi作為功函數調整層73；而對於p型通道場效電晶體而言，可使用一或多層的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC以及Co作為功函數調整層73。功函數調整層73可由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸發、或其他適當程序形成。
在特定實施方式中，功函數調整層73包含TiN。
在形成金屬閘極結構後，第二層間介電層62由化學氣相沉積或其他適當方法形成於第一層間介電層60上方，如第11A圖至第11D圖所示。第二層間介電層62的材料可與第一層間介電層60的材料相同或相異。
接著，如第11A圖至第11D圖所示，形成第一源極/汲極開口78。藉由使用一或多層光微影以及蝕刻作業，蝕 刻第一層間介電層60以及第二層間介電層62以暴露出第一半導體層20-3、第二半導體層25-2以及第一半導體層20-2的一部分，如第11D圖中所示。因為第一層間介電層60以及第二層間介電層62與第二分隔絕緣層45係由不同材料製成，蝕刻實質上停止於第二分隔絕緣層45的表面上。如第11D圖中所示，第一源極/汲極開口78相較於鰭片結構30，往Y方向偏移。
隨後，如第12A圖至第12D圖所示，形成保護層79，其至少保護第二半導體層25-2。在一些實施方式中，保護層79為熱形成或化學形成的矽氧化物及/或矽鍺氧化物。在一些實施方式中，完全消耗完第一半導體層20-3以形成保護層79。在其他實施方式中，藉由使用選擇性化學氣相沉積及/或原子層沉積，選擇性的形成矽氧化物以及矽氮化物於暴露出的鰭片結構30上方，作為保護層79。
接著，如第13A圖至第13D圖中所示，在第一源極/汲極開口78中選擇性地蝕刻第二分隔絕緣層45，從而暴露出鰭片結構30包含的第一半導體層20-1、20-2以及第二半導體層25-1、25-2。因為第二分隔絕緣層45由與第一層間介電層60、第二層間介電層62以及第一分隔絕緣層40不同的材料製成，第二分隔絕緣層45可在無光阻的情形下被選擇性地蝕刻，而蝕刻實質上停止於第一分隔絕緣層40的表面上。進一步而言，因為第二半導體層25-2被保護層79保護，可避免蝕刻對第二半導體層25-2造成傷害。藉由使用不等向性蝕刻，第二分隔絕緣層45實質上被垂直蝕刻。在特定實施方式中，並未形成保護層79。
隨後，如第14A圖至第14D圖中所示，移除第一半導體層20-1以及第一半導體層20-2，從而形成半導體導線結構(第二半導體層25-1、25-2)的源極/汲極區域，並由間隔21-3、21-4分隔。
當第一半導體層20-1、20-2為Ge或SiGe時，且第二半導體層25-1、25-2為Si時，可使用濕式蝕刻劑選擇性移除第一半導體層20-1、20-2，濕式蝕刻劑諸如但不限於：氫氧化銨、四甲基氫氧化銨、乙二胺鄰苯二酚、氫氧化鉀、鹽酸或熱氨水溶液。
在一些實施方式中，磊晶層26形成於第二半導體層25-1上方，如第15A圖至第15D圖中所示。磊晶層26包含摻雜有用於p型環繞閘極場效電晶體的B(硼)之SiGe。磊晶層26亦形成於鰭片結構30的底部11之上方表面上。
接著，如第16A圖至第16D圖中所示，第一導電層80形成於第一源極/汲極開口78中。導電材料形成於第一源極/汲極開口78中以及上方，然後執行平坦化作業，如化學機械研磨作業，以形成第一導電層80，如第16D圖中所示。導電材料包含一或多層的Co、Ni、W、Ti、Ta、Cu、Al、TiN、TaN、或其他任何適當之材料。在一些實施方式中，在形成導電材料前，形成矽化層81於磊晶層26上方。矽化層81包含一或多層之WSi、CoSi、NiSi、TiSi、MoSi以及TaSi。當磊晶層26包含鍺時，形成鍺以及金屬的合金(如TiGe、NiGe或CoGe)，而當磊晶層26包含矽與鍺時，形成矽、鍺以及金屬的合金(如NiSiGe或TiSiGe)。當磊晶層26包含三五族半導體 時，形成合金如Ni-InAlAs。
然後，凹陷第一導電層80以暴露出帶有保護層79的第二半導體層25-2，如第17A圖至第17D圖所示。藉由凹陷作業，形成用於p型環繞閘極場效電晶體的源極/汲極接點80P。在一些實施方式中，第二半導體層25-1的上方部位由源極/汲極接點80P突出，如第17D圖中所示。在其他實施方式中，第二半導體層25-1被源極/汲極接點80P填充式地包圍。
隨後，形成第三分隔絕緣層90於第一源極/汲極開口78中的源極/汲極接點80P上方，如第18A圖至第18D圖中所示。在一些實施方式中，第三分隔絕緣層90由與第二分隔絕緣層45相同的材料所製成。第三分隔絕緣層90由沉積絕緣材料於第一源極/汲極開口78中以及上方形成，可使用各種沉積方法諸如化學氣相沉積及/或原子層沉積方法，並執行背蝕刻作業使得帶有保護層79的第二半導體層25-2被暴露出來，如第18D圖中所示。
在形成第三分隔絕緣層90後，第三層間介電層64由化學氣相沉積或其他適當方法形成，以填滿第一源極/汲極開口78，如第19A圖至第19D圖中所示。第三層間介電層64可由與第一層間介電層60及/或第二層間介電層62相同或相異的材料所製成。
然後，如第20A圖至第20D圖所示，蝕刻第三層間介電層64、第二層間介電層62以及第一層間介電層60以形成第二源極/汲極開口84。藉由使用一或多道光微影以及蝕刻作業，蝕刻第三層間介電層64、第二層間介電層62以及第一 層間介電層60以暴露出包含保護層79的第二半導體層25-2，如第20D圖中所示。因為第一層間介電層60、第二層間介電層62以及第三層間介電層64由與第二分隔絕緣層45不同的材料所製成，蝕刻實質上停止於第二分隔絕緣層45的表面上。如第20D圖中所示，第二源極/汲極開口84相較於鰭片結構30往Y方向的右邊偏移。
在一些實施方式中，在移除保護層79後，形成磊晶層28於第二半導體層25-2的上方，如第21A圖至第21D圖中所示。對用於n型環繞閘極場效電晶體的磊晶層28來說，其包含SiP(摻雜有P的Si)。
接著，如第22A圖至第22D圖中所示，形成第二導電層95於第二源極/汲極開口84中。形成導電材料於第二源極/汲極開口84中以及上方，然後執行平坦化作業，如化學機械研磨作業，以形成第二導電層95，如第22D圖中所示。導電材料包含一或多層的Co、Ni、W、Ti、Ta、Cu、Al、TiN以及TaN、或任何其他適當之材料。在一些實施方式中，在形成導電材料之前，形成矽化層91於磊晶層28上方。矽化層91包含一或多層的WSi、CoSi、NiSi、TiSi、MoSi以及TaSi。第二導電層95為用於n型環繞閘極場效電晶體的源極/汲極接點95N。
然後，由化學氣相沉積或其他適當方法形成第四層間介電層66於第二導電層95上方，如第23A圖至第23D圖中所示。第四層間介電層66的材料可與第一層間介電層60、第二層間介電層62及/或第三層間介電層64相同或相異。
隨後，藉由使用一或多道光微影及蝕刻作業，形成第一源極/汲極接點孔以通達源極/汲極接點80P，並形成第二源極/汲極接點孔以通達源極/汲極接點95N。然後，在第一源極/汲極接點孔以及第二源極/汲極接點孔中填充導電材料，從而形成第一接點插頭92以及第二接點插頭94，如第23A圖至第23D圖中所示。
如第23A圖至第23D圖中所示，具有多個通道區域的p型環繞閘極場效電晶體水平排列，而具有多個通道區域的n型環繞閘極場效電晶體水平排列，而p型環繞閘極場效電晶體與n型環繞閘極場效電晶體垂直排列。P型環繞閘極場效電晶體與n型環繞閘極場效電晶體共用閘極電極，且p型環繞閘極場效電晶體的源極/汲極以及n型環繞閘極場效電晶體的源極/汲極彼此分隔。
第24B圖以及第24C圖繪示半導體靜態隨機存取記憶體(static random access memory,SRAM)的圖案布局。後述的實施方式中，可採用前述參照第1A圖至第23B圖中的實施方式所近似、相同的材料、配置、尺寸及/或程序，而相對應的細節及說明將於下文中省略。
第24B圖繪示使用鰭式場效電晶體的靜態隨機存取記憶體的佈局。在此佈局中，n型鰭式場效電晶體、p型鰭式場效電晶體、其他n型鰭式場效電晶體以及其他p型沿著Y方向排列。在第24C圖中，P型場效電晶體排列於n型場效電晶體下方。
如第24C圖中所示，一個靜態隨機存取記憶體單 元包含第一拉升電晶體(pull-up transistor)PU1、第一下拉電晶體(pull-down transistor)PD1以及第一邏輯電晶體(pass-gate transistor)PG1。第一拉升電晶體PU1、第一下拉電晶體PD1以及第一邏輯電晶體PG1的源極電極電性連接至第一資料儲存節點。靜態隨機存取記憶體單元進一步包含第二拉升電晶體PU2、第二下拉電晶體PD2以及第二邏輯電晶體PG2。第二拉升電晶體PU2、第二下拉電晶體PD2以及第二邏輯電晶體PG2的源極電極電性連接至第二資料儲存節點。第二拉升電晶體PU2以及第二下拉電晶體PD2的閘極電極層透過第一資料儲存節點電性連接至第一下拉電晶體PD1、第一邏輯電晶體PG1以及第一拉升電晶體PU1的源極電極。第一拉升電晶體PU1以及第一下拉電晶體PD1的閘極電極層透過第二資料儲存節點電性連接至第二下拉電晶體PD2、第二邏輯電晶體PG2以及第二拉升電晶體PU2的源極電極。第一拉升電晶體PU1以及第二拉升電晶體PU2的汲極電極連接至第一能源供應節點(舉例而言，Vdd)，而第一下拉電晶體PD1以及第二下拉電晶體PD2的汲極電極連接至第二能源供應節點(舉例而言，Vss)。依據一些實施方式，在靜態隨機存取記憶體單元中，第一邏輯電晶體PG1以及第二邏輯電晶體PG2與第一下拉電晶體PD1以及第二下拉電晶體PD2為n型電晶體，而第一拉升電晶體PU1以及第二拉升電晶體PU2為P型電晶體。
在本實施方式中，第一拉升電晶體PU1設置於第一下拉電晶體PD1下方形成一個互補式場效電晶體(complementary field effect transistor,CFET)，而第二拉 升電晶體PU2設置於第二下拉電晶體PD2下方形成另一個CFET。相近的，第三拉升電晶體PU3設置於第三下拉電晶體PD3下方形成一個CFET，而第四拉升電晶體PU4設置於第四下拉電晶體PD4下方形成一個CFET。因此，與第24B圖中所示的佈局相比，可減少沿著Y方向的單元高度。
第25A圖、第25B圖、第25C圖以及第25D圖繪示採用依據第24C圖所示佈局的CFET的靜態隨機存取記憶體的多種視角圖。第25A圖為靜態隨機存取記憶體的視角圖，第25B圖為第24C圖中源極/汲極區域沿著線段Y11-Y11的剖面圖。第25C圖為第24C圖中閘極區域沿著線段Y12-Y12的剖面圖。而第25D圖為第24C圖中源極/汲極區域沿著線段Y13-Y13的剖面圖。
如第25B圖中所示，第一下拉電晶體PD1以及第二下拉電晶體PD2的源極/汲極區域形成於包含第一到第四層間介電層的層間介電層69的高度之間，並連接至電壓Vss。第一邏輯電晶體PG1以及第二邏輯電晶體PG2的源極/汲極區域形成於層間介電層69的高度之間，並分別連接至位元線BL。第一拉升電晶體PU1的源極/汲極區域以及第二拉升電晶體PU2的源極/汲極區域形成於第二分隔絕緣層45的高度之間，並彼此藉由源極/汲極接點80P電性連接。第一下拉電晶體PD1以及第二下拉電晶體PD2的源極/汲極區域藉由第二分隔絕緣層45與第一拉升電晶體PU1以及第二拉升電晶體PU2的源極/汲極區域隔開。
在一些實施方式中，靜態隨機存取記憶體單元中 的第一拉升電晶體PU1、第二拉升電晶體PU2、第二下拉電晶體PD2以及第二下拉電晶體PD2分別由環繞閘極場效電晶體形成，而靜態隨機存取記憶體單元中的第一邏輯電晶體PG1以及第二邏輯電晶體PG2由鰭式場效電晶體形成。在其他實施方式中，靜態隨機存取記憶體單元中所有的電晶體皆分別由環繞閘極場效電晶體形成。
如第25C圖中所示，提供共用閘極電極GA1給第一拉升電晶體PU1以及第一下拉電晶體PD1，並提供共用閘極電極GA2給第二拉升電晶體PU2以及第二下拉電晶體PD2。提供共用閘極電極GA3給第一邏輯電晶體PG1以及第二邏輯電晶體PG2，其分別屬於鄰近的靜態隨機存取記憶體單元。
如第25D圖中進一步所示，藉由第二導電層95(源極/汲極接點95N)，第一下拉電晶體PD1以及第二下拉電晶體PD2的源極/汲極區域分別連接至第一拉升電晶體PU1以及第二拉升電晶體PU2的源極/汲極區域，且第三拉升電晶體PU3以及第四拉升電晶體PU4的源極/汲極區域分別連接至第三下拉電晶體PD3以及第四下拉電晶體PD4的源極/汲極區域。
第26A圖至第26E圖繪示依據本揭露之實施方式的多種通道排列。第26F圖繪示依據第26A圖之結構沿著X方向的剖面圖。第26A圖繪示n型環繞閘極場效電晶體的通道設置於p型環繞閘極場效電晶體的通道上方的例子，且p型環繞閘極場效電晶體的通道高度(通道區域(半導體導線)的垂直尺寸)相等於n型環繞閘極場效電晶體的通道高度。通道區域的通道高度影響了流經通道的電流(驅動能力)。可藉由調整第二半導 體層25的厚度調整通道高度。如第26B圖中所示，條形(bar-shaped)通道由閘極結構堆疊與圍繞。通道的末端分別耦合至源極/汲極磊晶層，其分別連接至接觸層。在第26B圖中，n型環繞閘極場效電晶體的通道高度高於p型環繞閘極場效電晶體的通道高度，而於第26C圖中，n型環繞閘極場效電晶體的通道高度矮於p型環繞閘極場效電晶體的通道高度。
進一步而言，如第26D圖以及第26E圖中所示，同樣導電型的環繞閘極場效電晶體可堆疊成為一個CFET。在此例子中，兩個環繞閘極場效電晶體共用一個閘極電極，且兩個環繞閘極場效電晶體中的至少幾個源極/汲極電性分隔。
第27A圖至第27E圖繪示依據本揭露之實施方式的多種通道排列。第27F圖繪示依據第27A圖之結構沿著X方向之剖面圖。於第27A圖至第27E圖中，每個環繞閘極場效電晶體包含多個垂直堆疊的通道(導線)。在這些實施方式中，電流驅動能力可由垂直堆疊的通道數量調整。在第27A圖中，用於n型環繞閘極場效電晶體的通道(導線)數量相等於用於p型環繞閘極場效電晶體的通道數量，然而於第27B圖以及第27C圖中，數量並不相同(小於或大於)。在第27B圖中，n型環繞閘極場效電晶體包含三個通道(半導體導線)，其中垂直排列的三條導線的末端連接至n型環繞閘極場效電晶體的源極/汲極區域，而p型環繞閘極場效電晶體的通道包含兩個通道，其中垂直排列的兩條導線的末端連接至p型環繞閘極場效電晶體的源極/汲極區域。在一些實施方式中，n型環繞閘極場效電晶體以及p型環繞閘極場效電晶體共用一個閘極電極，且n型環繞閘極 場效電晶體以及p型環繞閘極場效電晶體的至少一些源極/汲極電性分隔。於第27C圖中，p型環繞閘極場效電晶體的通道(導線)數量多於n型環繞閘極場效電晶體的通道數量。與第26D圖以及第26E圖相近，可以堆疊相同導電型的環繞閘極場效電晶體。在此例子中，兩個環繞閘極場效電晶體共用一個閘極電極，且兩個環繞閘極場效電晶體的至少一些源極/汲極電性分隔。進一步而言，如第27G圖中所示，在一些實施方式中，奈米導線排列成多個行列。在第27G圖的例子中，三個垂直排列的n型通道或p型通道肩並肩的排列為兩行。通道(奈米導線)的矩陣並不限於3*2。亦可為3*3、2*3、2*2、或其他任何適當的矩陣。
第27A圖至第27E圖中所示的半導體導線，可依據所欲通道數量由交互堆疊第一(犧牲)半導體層以及第二(通道)半導體層製造。
此處描述的多種實施方式及例子提供了優於習知技術的多種優點。舉例而言，在本揭露中，因為垂直堆疊不同導電型的環繞閘極場效電晶體，得以降低半導體元件(如靜態隨機存取記憶體)的面積。
應了解，此處並不須討論到所有的優點，且並無特定優點為所有的實施方式及範例所不可或缺，而其他實施方式或範例可提供不同優點。
依據本揭露之一面向，半導體元件的製造方法中，鰭片結構被形成。鰭片結構包含底部、設置於底部上方的第一犧牲層、設置於第一犧牲層上方的第一半導體層、設置於 第一犧牲層上方的第二半導體層以及設置於第二犧牲層上方的第二半導體層。第二半導體層由第一絕緣層突出。虛設閘極結構形成於第二半導體層上方。側壁間隔件層形成於該虛設閘極結構之側面上。第一介電層形成於虛設閘極結構以及側壁間隔件層上方。虛設閘極結構被移除，從而形成閘極間隔。在閘極間隔中第一絕緣層被蝕刻，從而暴露第一半導體層、第一犧牲層以及第二犧牲層。第一犧牲層以及第二犧牲層被移除。閘極介電層形成於第一半導體層以及第二半導體層上方。閘極電極層形成於閘極介電層上方。在一或多個前述或下文所提及的實施方式中，第一絕緣層包含覆蓋鰭片結構之底部部位的下方絕緣層，以及覆蓋第一犧牲層、第二犧牲層以及第一半導體層的上方絕緣層，且下方絕緣層由與上方絕緣層不同之材料所製成。在一或多個前述或下文所提及的實施方式中，上方絕緣層由係由SiCO所製成。在一或多個前述或下文所提及的實施方式中，於閘極間隔中蝕刻第一絕緣層，選擇性的蝕刻上方絕緣層。在一或多個前述或下文所提及的實施方式中，下方絕緣層係由沉積矽氧化物層於鰭片結構上方，並凹陷被沉積之矽氧化物層而形成，且上方絕緣層係由沉積SiCO層於被凹陷之矽氧化物層上方，並凹陷SiCO層以暴露出第二半導體層而形成。在一或多個前述或下文所提及的實施方式中，藉由凹陷該SiCO層，一部分之第二犧牲層被暴露出來。在一或多個前述或下文所提及的實施方式中，鰭片結構進一步包含設置於第二半導體層上的第三犧牲層。在一或多個前述或下文所提及的實施方式中，第一半導體層係用於第一型環繞閘極場效電晶體， 且第二半導體層係用於與第一型環繞閘極場效電晶體不同之第二型環繞閘極場效電晶體。在一或多個前述或下文所提及的實施方式中，半導體元件製造方法進一步包含，電性連接至該第一半導體層之一源極/汲極區域的第一源極/汲極接點被進一步形成，以及電性連接至該第二半導體層之一源極/汲極區域的第二源極/汲極接點，被進一步形成。第一源極/汲極接點與第二源極/汲極接點電性分隔。在一或多個前述或下文所提及的實施方式中，第一半導體層以及第二半導體層係由SixGe1-x所製成，且第一犧牲層以及第二犧牲層係由SiyGe1-y所製成，其中x<y。在一或多個前述或下文所提及的實施方式中，第一半導體層以及第二半導體層係由Si所製成，且第一犧牲層以及第二犧牲層係由SixGe1-x所製成，其中0.1<x<0.9。
依據揭露之另一面向，在半導體元件製造方法中，環繞閘極結構被形成。圍繞第一半導體層以及設置於第一半導體層上方之第二半導體層的環繞閘極結構，嵌埋於第一介電層以及設置於第一介電層上之第二介電層中。第二介電層被蝕刻，從而形成第一開口，其中第二半導體層之源極/汲極區域被暴露。保護層於第一開口中於第二半導體層被暴露之源極/汲極上方被形成。第一介電層於第一開口中被蝕刻，從而暴露第一半導體層之源極/汲極區域。電性連接第一半導體層的第一接觸層被形成。第三介電層被形成於第一接觸層上方，使得被保護層覆蓋之第二半導體層被暴露出。保護層被移除且電性連接至第二半導體層之第二接觸層被形成。在一或多個前述或下文所提及的實施方式中，在形成環繞閘極結構之前，鰭片結構 被形成，鰭片結構包含底部部位、設置於底部部位上方的第一犧牲層、設置於第一犧牲層上方的第一半導體層、設置於第一半導體層上方的第二犧牲層以及設置於第二犧牲層上方的第二半導體層，以及在蝕刻第一介電層以及形成第一接觸層之間，由第一半導體層以及第二半導體層之源極/汲極區域移除第一半導體層以及第二半導體層。在一或多個前述或下文所提及的實施方式中，底部部位係嵌埋於分隔絕緣層中，且第一介電層係由與第二介電層以及分隔絕緣層不同之材料所製成。在一或多個前述或下文所提及的實施方式中，第一介電層係由SiCO所製成。在一或多個前述或下文所提及的實施方式中，保護層係由矽氧化物所製成。在一或多個前述或下文所提及的實施方式中，在形成第一接觸層之前，磊晶層被形成於第一半導體層之被暴露之源極/汲極區域上。在一或多個前述或下文所提及的實施方式中，在第三介電層被形成之後以及保護層被移除之前，第四介電層被形成於帶有保護層之第二半導體層之源極/汲極區域上方，以及第二開口被形成以暴露帶有保護層之第二半導體層源極/汲極區域。保護層在第二開口中被移除。在一或多個前述或下文所提及的實施方式中，第二接觸層被形成之前，磊晶層被形成於第二半導體層之被暴露之源極/汲極區域上。
依據本揭露之又一面向，在半導體元件製造方法中，鰭片結構被形成。鰭片結構包含底部部位、設置於底部部位上方的第一犧牲層、設置於第一犧牲層上方的第一半導體層、設置於第一半導體層上方的第二犧牲層以及設置於第二犧 牲層上方的第二半導體層。環繞閘極結構被形成。環繞閘極結構圍繞第一半導體層的通道區域以及第二半導體層的通道區域，且嵌埋於第一介電層以及設置於第一介電層上的第二介電層中。第二介電層被蝕刻且第一介電層被蝕刻，從而形成第一開口，其中第一犧牲層的一部分、第一半導體層的源極/汲極區域以極第二犧牲層的一部分被暴露出。第一犧牲層的部分以及第二犧牲層的部分被移除。第一導電層於第一開口中被形成以覆蓋第一半導體層的源極/汲極區域並暴露出第二半導體層的源極/汲極區域。第三介電層被形成於第一導電層上方。第二半導體層被形成以覆蓋第二半導體層的源極/汲極區域。
依據本揭露之一面向，有關一種半導體元件，包含設置於基板上方的第一環繞閘極場效電晶體以及設置於第一環繞閘極場效電晶體上方的第二環繞閘極場效電晶體。半導體元件進一步包含設置於基板上方的分隔絕源層、設置於分隔絕源層上方的第一介電層以及設置於第一介電層上方的第二介電層。第一環繞閘極場效電晶體之第一通道區域位於第一介電層之底部表面以及第一介電層之上方表面之間的水平高度。在一或多個前述或下文所提及的實施方式中，第一環繞閘極場效電晶體以及第二環繞閘極場效電晶體具有不同的導電型。在一或多個前述或下文所提及的實施方式中，第一介電層由與第二分隔絕緣層以及第二介電層不同之材料所製成。在一或多個前述或下文所提及的實施方式中，第一介電層包含SiCO。在一或多個前述或下文所提及的實施方式中，半導體元件進一步包含覆蓋第一環繞閘極場效電晶體的源極/汲極區 域的第一源極/汲極接點，並嵌埋於第一介電層中，且第二源極/汲極接點覆蓋第二環繞閘極場效電晶體的源極/汲極區域，並嵌埋於第二介電層中。在一或多個前述或下文所提及的實施方式中，第一源極/汲極接點與第二源極/汲極接點藉由第一介電層的一部分分隔。在一或多個前述或下文所提及的實施方式中，第一環繞閘極場效電晶體的源極/汲極區域包含第一磊晶層，第二環繞閘極場效電晶體的源極/汲極區域包含第二磊晶層。在一或多個前述或下文所提及的實施方式中，半導體元件進一步包含連接置第一源極/汲極接點的第一接點插頭，以及連接置第二源極/汲極接點的第二階點插頭，且第一接點插頭通過第二介電層。在一或多個前述或下文所提及的實施方式中，第一通道區域的垂直長度與第二通道區域的垂直長度不同。在一或多個前述或下文所提及的實施方式中，第一環繞閘極場效電晶體以及第二環繞閘極場效電晶體具有同樣的導電型。
依據本揭露之另一面向，半導體元件包含設置於基板上方的第一環繞閘極場效電晶體，以及設置於第一環繞閘極場效電晶體上方的第二環繞閘極場效電晶體。第一環繞閘極場效電晶體包含多個橫向排列的第一半導體導線，且第二環繞閘極場效電晶體包含多個橫向排列的第二半導體導線。在一或多個前述或下文所提及的實施方式中，半導體元件進一步包含設置於基板上方的分隔絕緣層、設置於分隔絕緣層上方的第一介電層以極設置於第一介電層上方的第二介電層。環繞閘極場效電晶體的第一通道區域位於介於第一介電層的底部表面與第一介電層的上方表面之間的水平高度。在一或多個前述或下 文所提及的實施方式中，第一環繞閘極場效電晶體以及第二環繞閘極場效電晶體具有彼此不同的導電型。在一或多個前述或下文所提及的實施方式中，第一介電層包含SiCO或SiOCN。在一或多個前述或下文所提及的實施方式中，半導體元件進一步包含第一源極/汲極接點，覆蓋第一環繞閘極場效電晶體的源極/汲極區域，且被嵌埋於第二介電層中。在一或多個前述或下文所提及的實施方式中，第一源極/汲極接點與第二源極/汲極接點由一部分的第一介電層分隔。在一或多個前述或下文所提及的實施方式中，第一環繞閘極場效電晶體的源極/汲極區域分別包含第一磊晶層，而第二環繞閘極場效電晶體的源極/汲極區域分別包含第二磊晶層。在一或多個前述或下文所提及的實施方式中，半導體元件進一步包含連接置第一源極/汲極接點的第一接點插頭，以及連接置第二源極/汲極接點的第二接點插頭。第一接點插頭通過第二介電層。在一或多個前述或下文所提及的實施方式中，第一通道區域的垂直長度與第二通道區域的垂直長度不同。
依據本揭露之又一面向，半導體靜態隨機存取記憶體包含第一邏輯電晶體、第二邏輯電晶體、第一拉升電晶體、第二拉升電晶體、第一下拉電晶體以及第二下拉電晶體，每一者由環繞閘極場效電晶體形成。第一以極第二拉升電晶體位於第一水平高度，而第一邏輯電晶體、第二邏輯電晶體、第一下拉電晶體以及第二下拉電晶體位於高於第一水平高度的第二水平高度。第一拉升電晶體以及第一下拉電晶體為垂直對齊。第二拉升電晶體以及第二下拉電晶體為垂直對齊。
本揭露已由範例及上述實施方式描述，應了解本揭露並不限於所揭露之實施方式。相反的，本揭露涵蓋多種更動及近似之佈置(如，此領域中之通常技藝者所能明顯得知者)。因此，附加之請求項應依據最寬之解釋以涵蓋所有此類更動及近似佈置。

Claims (10)

  1. 一種半導體元件製造方法，包含：形成一鰭片結構，包含一底部部位、設置於該底部部位上方之一第一犧性層、設置於該第一犧牲層上方之一第一半導體層、設置於該第一半導體層上方之一第二犧牲層以及設置於該第二犧牲層上方之一第二半導體層，該第二半導體層由一第一絕緣層突出；形成一虛設閘極結構於該第二半導體層上方；形成一側壁間隔件層於該虛設閘極結構之複數個側面上；形成一第一介電層於該虛設閘極結構以及該側壁間隔件層上方；移除該虛設閘極結構，從而形成一閘極間隔；於該閘極間隔中蝕刻該第一絕緣層，從而暴露該第一半導體層、該第一犧牲層以及該第二犧牲層；移除該第一犧牲層以及該第二犧牲層；形成一閘極介電層於該第一半導體層以及該第二半導體層上方；以及形成一閘極電極層於該閘極介電層上方。
  2. 如請求項第1項所述之半導體元件製造方法，其中：該第一絕緣層包含一下方絕緣層以及一上方絕緣層，該下方絕緣層覆蓋該鰭片結構之該底部部位，且該上方絕緣層覆蓋該第一犧牲層、該第二犧牲層以及該第一半導體層，以及該下方絕緣層由與該上方絕緣層不同之一材料所製成。
  3. 如請求項第1項所述之半導體元件製造方法，其中該鰭片結構進一步包含一第三犧牲層，設置於該第二半導體層上。
  4. 如請求項第3項所述之半導體元件製造方法，進一步包含：形成一第一源極/汲極接點，電性連接至該第一半導體層之一源極/汲極區域；以及形成一第二源極/汲極接點，電性連接至該第二半導體層之一源極/汲極區域，其中該第一源極/汲極接點與該第二源極/汲極接點電性分隔。
  5. 一種半導體元件製造方法，包含：形成一環繞閘極結構，圍繞一第一半導體層以及設置於該第一半導體層上方之一第二半導體層，該環繞閘極結構嵌埋於一第一介電層以及設置於該第一介電層上之一第二介電層中；蝕刻該第二介電層，從而形成一第一開口，其中該第二半導體層之一源極/汲極區域被暴露出；形成一保護層於該第二半導體層於該第一開口中被暴露出之該源極/汲極上方；於該第一開口中蝕刻該第一介電層，從而暴露出該第一半導體層之一源極/汲極區域；形成一第一接觸層，電性連接該第一半導體層；形成一第三介電層於該第一接觸層上方，使得被該保護層覆蓋之該第二半導體層被暴露出；以及移除該保護層並形成電性連接至該第二半導體層之一第二接觸層。
  6. 如請求項第5項所述之半導體元件製造方法，進一步包含，在該環繞閘極結構形成之前：形成一鰭片結構，包含一底部部位、設置於該底部部位上方之一第一犧牲層、設置於該第一犧牲層上方之該第一半導體層、設置於該第一半導體層上方之一第二犧牲層以及設置於該第二犧牲層上方之該第二半導體層；以及在該蝕刻該第一介電層以及該形成該第一接觸層之間，由該第一半導體層以及該第二半導體層之該些源極/汲極區域移除該第一半導體層以及該第二半導體層。
  7. 如請求項第5項所述之半導體元件製造方法，進一步包含：在該形成該第一接觸層之前，形成一磊晶層於該第一半導體層被暴露出之該源極/汲極區域上。
  8. 如請求項第5項所述之半導體元件製造方法，進一步包含，在該第三介電層形成之後，以及該保護層移除之前：形成一第四介電層於帶有該保護層之該第二半導體層之該源極/汲極區域上方；以及形成一第二開口以暴露出帶有該保護層之該第二半導體層之該源極/汲極區域，其中該保護層在該第二開口中被移除。
  9. 如請求項第8項所述之半導體元件製造方法，進一步包含：在該第二接觸層形成之前，形成一磊晶層於該第二半導體層被暴露出之該源極/汲極區域上。
  10. 一種半導體元件，包含：一第一環繞閘極場效電晶體，設置於一基板上方；一第二環繞閘極場效電晶體，設置於該第一環繞閘極場效電晶體上方，其中：該半導體元件進一步包含：一分隔絕源層，設置於該基板上方；一第一介電層，設置於該分隔絕源層上方；以及一第二介電層，設置於該第一介電層上方；以及該第一環繞閘極場效電晶體之一第一通道區域位於該第一介電層之一底部表面以及該第一介電層之一上方表面之間的一水平高度。
TW106135540A 2017-09-18 2017-10-17 半導體元件製造方法以及半導體元件 TWI663734B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/707,634 US10453752B2 (en) 2017-09-18 2017-09-18 Method of manufacturing a gate-all-around semiconductor device
US15/707,634 2017-09-18

Publications (2)

Publication Number Publication Date
TW201916375A TW201916375A (zh) 2019-04-16
TWI663734B true TWI663734B (zh) 2019-06-21

Family

ID=65720521

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106135540A TWI663734B (zh) 2017-09-18 2017-10-17 半導體元件製造方法以及半導體元件

Country Status (5)

Country Link
US (4) US10453752B2 (zh)
KR (1) KR102072029B1 (zh)
CN (1) CN109524464B (zh)
DE (1) DE102017122830B4 (zh)
TW (1) TWI663734B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US10256158B1 (en) 2017-11-22 2019-04-09 Globalfoundries Inc. Insulated epitaxial structures in nanosheet complementary field effect transistors
US10418449B2 (en) 2018-01-10 2019-09-17 Globalfoundries Inc. Circuits based on complementary field-effect transistors
KR102534246B1 (ko) 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11126775B2 (en) * 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
DE102020109326A1 (de) * 2019-04-12 2020-10-15 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren, layout und system
US11063045B2 (en) * 2019-04-15 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
JP7244394B2 (ja) * 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ
FR3105579A1 (fr) * 2019-12-23 2021-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif comprenant des transistors à grille enrobante et procédé de fabrication d’un tel dispositif
DE102020110792B4 (de) 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11183584B2 (en) * 2020-01-17 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20220014534A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 반도체 장치
US11502167B2 (en) * 2020-10-02 2022-11-15 Samsung Electronics Co., Ltd. Semiconductor device having stepped multi-stack transistor structure
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201642442A (zh) * 2015-05-19 2016-12-01 三星電子股份有限公司 半導體裝置
TW201715723A (zh) * 2015-10-27 2017-05-01 三星電子股份有限公司 半導體元件

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976951A (en) 1998-06-30 1999-11-02 United Microelectronics Corp. Method for preventing oxide recess formation in a shallow trench isolation
KR100763542B1 (ko) 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
CN101710584B (zh) * 2009-12-01 2011-05-11 中国科学院上海微系统与信息技术研究所 混合材料积累型全包围栅cmos场效应晶体管
WO2013101003A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Techniques and configurations for stacking transistors of an integrated circuit device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9735255B2 (en) * 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR102083494B1 (ko) 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
JP5639317B1 (ja) 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法
JP6162583B2 (ja) 2013-11-20 2017-07-12 猛英 白土 半導体装置
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9224811B2 (en) 2014-03-17 2015-12-29 Globalfoundries Inc Stacked semiconductor device
US9543440B2 (en) * 2014-06-20 2017-01-10 International Business Machines Corporation High density vertical nanowire stack for field effect transistor
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US10396152B2 (en) * 2014-07-25 2019-08-27 International Business Machines Corporation Fabrication of perfectly symmetric gate-all-around FET on suspended nanowire using interface interaction
US9312186B1 (en) * 2014-11-04 2016-04-12 Taiwan Semiconductor Manufacturing Company Limited Method of forming horizontal gate all around structure
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9583490B2 (en) 2015-01-20 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Inverters and manufacturing methods thereof
US9806154B2 (en) 2015-01-20 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
US9406697B1 (en) 2015-01-20 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and manufacturing methods thereof
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9431388B1 (en) 2015-04-29 2016-08-30 Globalfoundries Inc. Series-connected nanowire structures
US9419003B1 (en) * 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
EP3127862B1 (en) 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9627540B1 (en) 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9704962B1 (en) * 2015-12-16 2017-07-11 Globalfoundries Inc. Horizontal gate all around nanowire transistor bottom isolation
WO2017105515A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Stacked transistors
KR20170103067A (ko) * 2016-03-02 2017-09-13 삼성전자주식회사 모스-트랜지스터를 갖는 반도체 소자
CN109643715B (zh) * 2016-07-19 2023-05-12 东京毅力科创株式会社 三维半导体装置以及其制造方法
US10069015B2 (en) * 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US10453752B2 (en) * 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201642442A (zh) * 2015-05-19 2016-12-01 三星電子股份有限公司 半導體裝置
TW201715723A (zh) * 2015-10-27 2017-05-01 三星電子股份有限公司 半導體元件

Also Published As

Publication number Publication date
US11024548B2 (en) 2021-06-01
KR102072029B1 (ko) 2020-01-31
CN109524464B (zh) 2022-08-09
US11728222B2 (en) 2023-08-15
DE102017122830A1 (de) 2019-04-04
TW201916375A (zh) 2019-04-16
US10453752B2 (en) 2019-10-22
KR20190032150A (ko) 2019-03-27
US20190088553A1 (en) 2019-03-21
CN109524464A (zh) 2019-03-26
US20190148243A1 (en) 2019-05-16
US20230335446A1 (en) 2023-10-19
US20210287946A1 (en) 2021-09-16
DE102017122830B4 (de) 2020-11-26

Similar Documents

Publication Publication Date Title
TWI663734B (zh) 半導體元件製造方法以及半導體元件
KR102114761B1 (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
CN107017205B (zh) 半导体器件及其制造方法
US10943832B2 (en) Semiconductor device and manufacturing method thereof
TWI740447B (zh) 具有標準單元的半導體元件及其製造方法
CN106952956A (zh) 半导体器件及其制造方法
TWI787553B (zh) 半導體元件及其製造方法
US11177179B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
TWI658504B (zh) 半導體元件及其製造方法
KR102351303B1 (ko) 반도체 디바이스 및 그 제조 방법
TWI843531B (zh) 記憶體元件及其形成方法
TWI843400B (zh) 半導體裝置和互連結構