CN109524464A - 半导体器件的制造方法及半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件的制造方法及半导体器件。形成鳍，其中，鳍包括底部、设置在底部上方的第一牺牲层、设置在第一牺牲层上方的第一半导体层、设置在第一半导体层上方的第二牺牲层以及设置在第二牺牲层上方的第二半导体层。第二半导体层从第一绝缘层突出。在第二半导体层上方形成伪栅极。在伪栅极的侧面上形成侧壁间隔件层。在伪栅极和侧壁间隔件层上方形成第一介电层。去除伪栅极，从而形成栅极间隔。在栅极间隔中蚀刻第一绝缘层，由此暴露第一半导体层以及第一牺牲层和第二牺牲层。去除第一牺牲层和第二牺牲层。形成栅极介电层和栅电极层。

Description

半导体器件的制造方法及半导体器件
技术领域
本发明涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)和/或垂直堆叠的全环栅极FET的半导体器件的方法，以及半导体器件。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括FinFET和全环栅极(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与具有插接在其中的栅极介电层的沟道区的三个侧面相邻。由于栅极结构围绕(包裹)在鳍的三个表面上，晶体管本质上具有控制通过鳍或沟道区的电流的三个栅极。不幸的是，第四侧，沟道的底部远离栅电极并且因此不在栅极控制下。相反，在GAA FET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)导致了更少的短沟道效应。随着晶体管尺寸不断地按比例缩小至亚10-15nm技术节点，需要进一步提高GAA FET。
发明内容
根据本发明的一方面，提供了一种制造半导体器件的方法，所述方法包括：形成鳍结构，其中，所述鳍结构包括底部、设置在所述底部上方的第一牺牲层、设置在所述第一牺牲层上方的第一半导体层、设置在所述第一半导体层上方的第二牺牲层以及设置在所述第二牺牲层上方的第二半导体层，所述第二半导体层从第一绝缘层突出；在所述第二半导体层上方形成伪栅极结构；在所述伪栅极结构的侧面上形成侧壁间隔件层；在所述伪栅极结构和所述侧壁间隔件层上方形成第一介电层；去除所述伪栅极结构，从而形成栅极间隔；在所述栅极间隔中蚀刻所述第一绝缘层，由此暴露所述第一半导体层以及所述第一牺牲层和所述第二牺牲层；去除所述第一牺牲层和所述第二牺牲层；在所述第一半导体层和所述第二半导体层上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极层。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：形成包裹在第一半导体层和设置在所述第一半导体层之上的第二半导体层周围的全环栅极结构，所述全环栅极结构嵌入在第一介电层和设置在所述第一介电层上的第二介电层中；蚀刻所述第二介电层，从而形成暴露所述第二半导体层的源极/漏极区的第一开口；在所述第一开口中的第二半导体层的暴露的所述源极/漏极区上方形成保护层；在所述第一开口中蚀刻所述第一介电层，从而暴露所述第一半导体层的源极/漏极区；形成电接触所述第一半导体层的第一接触件层；在所述第一接触件层上方形成第三介电层，从而暴露由所述保护层覆盖的所述第二半导体层；以及去除所述保护层并形成与所述第二半导体层电接触的第二接触件层。
根据本发明的又一方面，提供了一种半导体器件，包括：第一全环栅极场效应晶体管(GAA FET)，设置在衬底上方；以及第二全环栅极场效应晶体管，设置在所述第一全环栅极场效应晶体管之上，其中：所述半导体器件还包括：隔离绝缘层，设置在所述衬底上方；第一介电层，设置在所述隔离绝缘层上方；以及第二介电层，设置在所述第一介电层上方，以及所述第一全环栅极场效应晶体管的第一沟道区，位于所述第一介电层的底面和所述第一介电层的上表面之间的层级处。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B、图1C和图1D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图2A、图2B、图2C和图2D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图3A、图3B、图3C和图3D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图4A、图4B、图4C和图4D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图5A、图5B、图5C和图5D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图6A、图6B、图6C和图6D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图7A、图7B、图7C和图7D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图8A、图8B、图8C和图8D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图9A、图9B、图9C和图9D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图10A、图10B、图10C和图10D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图11A、图11B、图11C和图11D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图12A、图12B、图12C和图12D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图13A、图13B、图13C和图13D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图14A、图14B、图14C和图14D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图15A、图15B、图15C和图15D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图16A、图16B、图16C和图16D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图17A、图17B、图17C和图17D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图18A、图18B、图18C和图18D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图19A、图19B、图19C和图19D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图20A、图20B、图20C和图20D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图21A、图21B、图21C和图21D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图22A、图22B、图22C和图22D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图23A、图23B、图23C和图23D示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
图24A示出垂直布置的互补FET(CFET)的概念图。
图24B和图24C示出半导体静态随机存取存储器(SRAM)的图案布局。
图25A、图25B、图25C和图25D示出采用CFET的SRAM的各个视图。
图26A、图26B、图26C、图26D、图26E和图26F示出根据本发明的实施例的各种沟道布置。
图27A、图27B、图27C、图27D、图27E、图27F和图27G示出根据本发明的实施例的各种沟道布置。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各种部件可以以不同比例任意绘制。。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可意指“包括”或“由...组成”。
在本发明中，公开了如图24A所示的互补FET(CFET)及其制造方法。在CFET中，在衬底上方设置第一全环栅极场效应晶体管110(GAA FET)，并且在第一GAA FET 110之上设置第二GAA FET 120。第一GAA FET 110包括第一源极110S和第一漏极110D，并且第二GAA FET120包括第二源极120S和第二漏极120D。在一些实施例中，第一GAA FET的源极/漏极与第二GAA FET的源极/漏极电隔离。包括栅极介电层和栅电极层的栅极结构100G共同形成在第一GAA FET和第二GAA FET的沟道区周围。在一些实施例中，第一GAA FET是第一导电类型(例如，n型)FET并且第二GAA FET具有与第一导电类型不同的第二导电类型(例如，p型)。在其他实施例中，第一GAA FET和第二GAA FET具有相同的导电类型。
图1A-图23D示出根据本发明的实施例的半导体FET器件的制造操作的各个阶段。在图1A-图23D中，图“A”(图1A、2A、...)是立体图，图“B”(图1B、图2B、...)是对应于图1A(栅极区)的线Y1-Y1的截面图，图“C”(图1C、图2C、...)是对应于图1A的线X1-X1的截面图，以及图“D”(图1D、2D、...)是对应于图1A(源极/漏极区)的线Y2-Y2的截面图。应当理解，可以在图1A-图23D所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或删除下面描述的一些操作。可以互换操作/工艺的顺序。
如图1A-图1D所示，在衬底10上方形成第一半导体层和第二半导体层的堆叠结构。在一些实施例中，衬底10包括位于至少其表面部分上的单晶半导体层。衬底10可以包括，但是不限于，诸如Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的单晶半导体材料。在特定实施例中，衬底10由晶体硅制成。
衬底10可以包括位于其表面区中的一个或多个缓冲层(未示出)。缓冲层可以用于逐渐改变从衬底至源极/漏极区的晶格常数。例如，缓冲层可以由(但不限于)Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP的外延生长的单晶半导体材料形成。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层中的锗浓度从最底部缓冲层的30％的锗原子比增加至最顶部缓冲层的70％的锗原子。
如图1A-图1D所示，通过外延生长方法在衬底10上方交替地形成第一半导体层20(20-1、20-2和20-3)和第二半导体层25(25-1和25-2)。在一些实施例中，第一半导体层20由SixGe1-x制成，其中0.1<x<0.9(以下可以称为SiGe)。在一些实施例中，第一半导体层20的厚度在约5nm至约30nm的范围内，并且在其他实施例中，该厚度在约10nm至约20nm的范围内。在一些实施例中，第一半导体层20-1的厚度等于或大于第一半导体层20-2的厚度，并且第一半导体层20-3的厚度小于第一半导体层20-1和第一半导体层20-2的厚度。第一半导体层20是随后将要去除的牺牲层。
第二半导体层25包括与第一半导体层20不同的半导体材料。在一些实施例中，例如，第二半导体层25可以由(但不限于)Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP的外延生长的单晶半导体材料制成。在一些实施例中，第二半导体层由SiyGe1-y制成，其中，x<y。在特定实施例中，第二半导体层由Si制成。在一些实施例中，第二半导体层的厚度在约10nm至约50nm的范围内，并且在其他实施例中，该厚度在约15nm至约30nm的范围内。在一些实施例中，第二半导体层25-1的厚度等于或不同于第二半导体层25-2的厚度。
在下面的实施例中，下部第二半导体层25-1用于p型GAA FET，并且上部第二半导体层25-2用于n型GAA FET。
然后，如图2A-图2D所示，形成鳍结构30。通过一个或多个光刻和蚀刻操作形成鳍结构30。可以通过任何合适的方法来图案化鳍结构30。例如，可以使用一个或多个光刻工艺来图案化鳍结构，其中，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺以其他方式可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成伪层并使用光刻工艺来图案化伪层。使用自对准工艺，在图案化的伪层旁边形成间隔件。然后去除伪层，并且然后可以使用剩余的间隔件来图案化鳍。
在其他实施例中，可以通过使用硬掩模图案15作为蚀刻掩模来图案化鳍结构30。在一些实施例中，硬掩模图案15包括第一掩模层15A和设置在第一掩模层15A上的第二掩模层15B。在一些实施例中，第一掩模层15A是由氧化硅制成的垫氧化物层，并且可以通过热氧化来形成该第二掩模层，以及第二掩模层15B是由氮化硅(SiN)制成，并且可以通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或其他合适的工艺来形成该第二掩模层。通过使用包括光刻和蚀刻的图案化操作将沉积的硬掩模层图案化为硬掩模图案15。然后，通过使用硬掩模图案15作为蚀刻掩模来将第二半导体层25、第一半导体层20和衬底10图案化为在X方向上延伸的鳍结构30。在图2A-图2D中，在Y方向上布置四个鳍结构30。但是，鳍结构的数量不限于四个，并且可以是一个、两个、三个或五个或更多个。在一些实施例中，在鳍结构30的两侧上形成一个或多个伪鳍结构以提高图案化操作中的图案精确度。
在一些实施例中，鳍结构30的上部在Y方向上的宽度在约5nm至约40nm的范围内，并且在其他实施例中，该宽度在约10nm至约20nm的范围内。
如图3A-图3D所示，在形成鳍结构30之后，在衬底10上方形成诸如浅沟槽隔离件(STI)的第一隔离绝缘层40。形成一个或多个绝缘材料层，从而使得鳍结构30完全嵌入在绝缘材料层中，并且然后实施回蚀操作以减小绝缘材料层的厚度，从而形成第一隔离绝缘层40。用于第一隔离绝缘层40的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料，并且通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD或任何其他合适的膜形成方法来形成。在一些实施例中，第一隔离绝缘层40由氧化硅制成。可以在形成第一隔离绝缘层40之后实施退火操作。在一些实施例中，在形成第一隔离绝缘层40之前，在鳍结构上方形成一个或多个鳍衬垫层(未示出)。鳍衬垫层可以由SiN或基于氮化硅的材料(例如，SiON或SiCN)制成。
在一些实施例中，如图3A-图3D所示，在形成第一隔离绝缘层40之后，从第一隔离绝缘层40暴露鳍结构30中的第一半导体层和第二半导体层，并且鳍结构30的底部11作为衬底10的部分，并嵌入在第一隔离绝缘层40中。在其他实施例中，从第一隔离绝缘层40暴露底部11的部分，或者第一半导体层20-1的部分嵌入在第一隔离绝缘层40中。
然后，如图4A-图4D所示，在第一隔离绝缘层40上方形成第二隔离绝缘层45。在第一隔离绝缘层40上方形成用于第二隔离绝缘层45的一个或多个层，从而使得鳍结构30是完全嵌入的，并且然后实施包括化学机械抛光(CMP)和回蚀刻操作的平坦化操作以减小第二隔离绝缘层的厚度。在一些实施例中，在平坦化操作期间，去除硬掩模图案15。在其他实施例中，在形成第一隔离绝缘层40期间，去除硬掩模层15。
用于第二隔离绝缘层45的绝缘材料不同于第一隔离绝缘层40的绝缘材料，并且可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiCON、SiCO、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料，其通过LPCVD(低压化学汽相沉积)、等离子体CVD、原子层沉积(ALD)或可流动CVD或者任何其他合适的膜形成方法来形成。在一些实施例中，第二隔离绝缘层45包括SiCO或SiCON。可以在形成第二隔离绝缘层45之后实施退火操作。在回蚀刻操作之后，从第二隔离绝缘层45暴露第二半导体层25-2和第一半导体层20-3。在一些实施例中，从第二隔离绝缘层暴露第二半导体层25-2的部分，并且在其他实施例中，第二半导体层25-2嵌入在第二隔离绝缘层45中。
图5A-图5D示出在形成一个或多个伪栅极结构之后的结构。每个伪栅极结构均包括伪栅极介电层52、伪栅电极54和硬掩模层56。在暴露的鳍结构上方形成伪栅极介电层52的毯式层(blanket layer，又称均匀覆盖层)。伪栅极介电层52包括氧化硅、氮化硅和/或氮氧化硅中的一层或多层。在一些实施例中，伪栅极介电层52的厚度在约1nm至约5nm的范围内。然后在伪栅极介电层52上沉积伪栅电极层，从而使得鳍结构完全嵌入伪栅电极层中。伪栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，伪栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，伪栅电极层经受平坦化操作。使用CVD(包括LPCVD和PECVD)、PVD、ALD或其他合适的工艺沉积伪栅极介电层52和伪栅电极层。随后，在伪栅电极层上方形成掩模层。在一些实施例中，掩模层包括垫SiN层和氧化硅掩模层。接下来，如图5A-图5D所示，对掩模层实施图案化操作，从而形成硬掩模图案56，并且将伪栅电极层图案化为伪栅电极54。在鳍结构的将成为沟道区的部分上方形成伪栅极结构。伪栅极结构限定了GAA FET的沟道区。在本发明中，互换地使用源极和漏极并且源极和漏极的结构大致相同。
在图5A-图5D所示的一个实施例中，在鳍结构上方形成四个伪栅极结构。伪栅极结构的数量不限于四个。在一些实施例中，伪栅电极54的宽度在约5nm至约25nm的范围内。
此外，如图6A-图6D所示，在伪栅电极54的侧面上形成侧壁间隔件53。在伪栅极结构上方形成绝缘材料的毯式层之后，使用例如反应离子蚀刻(RIE)对毯式层实施各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，将介电间隔件层保留在诸如伪栅极结构的侧壁和暴露的鳍结构的侧壁的垂直表面上。在蚀刻期间可以去除掩模层。在一个实施例中，侧壁间隔件53是基于氮化硅的材料，诸如SiN、SiON、SiCON或SiCN；以及它们的组合，或者任何其他合适的绝缘材料。
后续地，如图7A-图7D所示，形成第一层间介电(ILD)层60，并去除伪栅电极54。用于第一ILD层60的材料包括具有Si、O、C和/或H的化合物，例如氧化硅、SiCOH和SiCO。诸如聚合物的有机材料可用于第一ILD层60。在形成第一ILD层60之后，实施诸如CMP的平坦化操作，从而使得伪栅电极的顶部暴露。然后，去除伪栅电极54，从而形成栅极间隔58。可以使用等离子体干蚀刻和/或湿蚀刻去除伪栅极结构54。当伪栅电极54是多晶硅并且ILD层60是氧化硅时，可使用诸如TMAH溶液的湿蚀刻剂来选择性地去除伪栅电极54。在一些实施例中，在此阶段不去除伪栅极介电层52。在其他实施例中，在去除伪栅电极54之后去除伪栅极介电层52。
在一些实施例中，实施离子注入操作以将掺杂剂(杂质)引入在栅极开口58中暴露的第二半导体层25-2中。
后续地，如图8A-图8D所示，在栅极间隔58内蚀刻第二隔离绝缘层45，由此暴露包括第一半导体层20-1、20-2和20-3以及第二半导体层25-1和25-2的鳍结构。由于第二隔离绝缘层45由与第一ILD层60和第一隔离绝缘层40不同的材料制成，因此可以在没有抗蚀剂图案的情况下选择性地蚀刻第二隔离绝缘层45。通过使用各向异性蚀刻，大致垂直地蚀刻第二隔离绝缘层45。
如图9A-图9D所示，在栅极间隔58中暴露鳍结构之后，去除第一半导体层20，从而形成半导体布线结构(第二半导体层25-1、25-2)。
当第一半导体层20是Ge或SiGe并且第二半导体层25是Si时，可以使用诸如(但不限于)氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、氢氧化钾(KOH)溶液、盐酸(HCl)溶液或热氨水溶液的湿蚀刻剂选择性地去除第一半导体层20。如图9C和图9D所示，第一半导体层20-1、20-2和20-3保留在源极/漏极区中。
然后，如图10A-图10D所示，形成金属栅极结构。在形成第二半导体层25的半导体布线之后，在每个沟道层(第二半导体层25-1、25-2的布线)周围形成栅极介电层71，并且在栅极介电层71上形成栅电极层75。
在特定实施例中，栅极介电层71包括一层或多层的介电材料，例如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层71包括形成在沟道层和介电材料之间的界面层(未示出)。
可以通过CVD、ALD或任何合适的方法来形成栅极介电层71。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层71以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层71的厚度在约1nm至约6nm的范围内。
在栅极介电层71上形成栅电极层75以围绕每个沟道层。栅电极层75包括一层或多层的导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层75。还在第一ILD层60的上表面上方沉积栅电极层75，并且然后通过使用例如CMP平坦化形成在第一ILD层60上方的栅极介电层71和栅电极层75，直到露出第一ILD层60的顶面。
在本发明的特定实施例中，可在栅极介电层71和栅电极层75之间插接一个或多个功函数调整层73。功函数调整层73由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层。对于n沟道FET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函数调整层73，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函数调整层73。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成功函数调整层73。
在特定实施例中，功函数调整层73包括TiN。
如图11A-图11D所示，在形成金属栅极结构之后，通过CVD或其他合适的方法在第一ILD层60上方形成第二ILD层62。第二ILD层62的材料可以与第一ILD层60相同或不同。
然后，如图11A-图11D所示，形成第一源极/漏极开口78。如图11D所示，通过使用一个或多个光刻和蚀刻操作，蚀刻第一ILD层60和第二ILD层62以暴露第一半导体层20-3、第二半导体层25-2和第一半导体层20-2的部分。由于第一ILD层60和第二ILD层62由与第二隔离绝缘层45不同的材料制成，所以蚀刻大致停止在第二隔离绝缘层45的表面上。如图11D所示，第一源极/漏极开口78相对于鳍结构在Y方向上向左偏移。
后续地，如图12A-12D所示，形成至少保护第二半导体层25-2的保护层79。在一些实施例中，保护层79是热或化学形成的氧化硅和/或硅-锗氧化物。在一些实施例中，完全消耗第一半导体层20-3以形成保护层79。在其他实施例中，通过使用选择性CVD和/或ALD，在暴露的鳍结构上方选择性地形成氧化硅或氮化硅作为保护层79。
然后，如图13A-图13D所示，在第一源极/漏极开口78中选择性蚀刻第二隔离绝缘层45，由此暴露包括第一半导体层20-1和20-2以及第二半导体层25-1和25-2的鳍结构。由于第二隔离绝缘层45由与第一ILD层60和第二ILD层62以及第一隔离绝缘层40不同的材料制成，所以可以在没有抗蚀剂图案的情况下选择性地蚀刻第二隔离绝缘层45，并且蚀刻停止在第一隔离绝缘层40的表面上。此外，由于第二半导体层25-2由保护层79保护，因此可以避免对第二半导体层25-2的蚀刻损坏。通过使用各向异性蚀刻，大致垂直地蚀刻第二隔离绝缘层45。在特定实施例中，不形成保护层79。
接下来，如图14A-图14D所示，去除第一半导体层20-1和20-2，从而形成由间隔21-3和21-4分离的半导体布线结构(第二半导体层25-1、25-2)的源极/漏极区。
当第一半导体层20-1和20-2是Ge或SiGe并且第二半导体层25-1和25-2是Si时，可以使用诸如(但不限于)氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、氢氧化钾(KOH)溶液、盐酸(HCl)溶液或热氨溶液的湿蚀刻剂选择性地去除第一半导体层20-1和20-2。
在一些实施例中，如图15A-图15D所示，在第二半导体层25-1上方形成外延层26。外延层26包括用于p型GAA FET的掺杂有B的SiGe。还在鳍结构的底部11的上表面上形成外延层。
接下来，如图16A-图16D所示，在第一源极/漏极开口78中形成第一导电层80。如图16D所示，在第一源极/漏极开口78中和上方形成导电材料，然后实施诸如CMP操作的平坦化操作以形成导电层80。导电材料包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或者任何其他合适的材料的一层或多层。在一些实施例中，在形成导电材料之前，在外延层26上方形成硅化物层81。硅化物层81包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。当外延层包括Ge时，形成Ge与金属的合金(例如，TiGe、NiGe或CoGe)，并且当外延层包括Si和Ge时，形成Si、Ge和金属的合金(例如，NiSiGe或TiSiGe)。当外延层包括III-V族半导体时，形成诸如Ni-InAlAs的合金。
然后，如图17A-图17D所示，凹进导电层80以暴露具有保护层79的第二半导体层25-2。通过凹进操作，形成用于p型GAA FET的源极/漏极接触件80P。在一些实施例中，如图17D所示，第二半导体层25-1的上部从源极/漏极接触件80P突出。在其他实施例中，源极/漏极接触件层80P充分包裹第二半导体层25-1。
后续地，如图18A-图18D所示，在第一源极/漏极开口78中的源极/漏极接触件80P上方形成第三隔离绝缘层90。在一些实施例中，第三隔离绝缘层90由与第二隔离绝缘层45相同的材料制成。如图18D所示，可以通过使用CVD和/或ALD方法在第一源极/漏极开口78中和上方沉积绝缘材料来形成第三隔离绝缘层90并且通过实施回蚀刻操作，从而使得具有保护层79的第二半导体层25-2暴露。
如图19A-图19D所示，在形成第三隔离绝缘层90之后，通过CVD或其他合适的方法形成第三ILD层64以填充第一源极/漏极开口78。第三ILD层64的材料可以与第一ILD层和/或第二ILD层相同或不同。
然后，如图20A-图20D所示，通过蚀刻第三ILD层至第一ILD层形成第二源极/漏极开口84。如图20D所示，通过使用一个或多个光刻和蚀刻操作，蚀刻第三ILD层至第一ILD层64、62和60以暴露具有保护层79的第二半导体层25-2。由于第一ILD层至第三ILD层由与第二隔离绝缘层45不同的材料制成，所以蚀刻大致停止在第二隔离绝缘层45的表面上。如图20D所示，第二源极/漏极开口84相对于鳍结构在Y方向上向右偏移。
在一些实施例中，如图21A-图21D所示，在去除保护层79之后，在第二半导体层25-2上方形成外延层28。外延层28包括用于n型GAA FET的SiP(掺杂有P的Si)。
接下来，如图22A-图22D所示，在第二源极/漏极开口84中形成第二导电层95。如图22D所示，在第二源极/漏极开口84中和上方形成导电材料，并且然后实施诸如CMP操作的平坦化操作以形成第二导电层95。导电材料包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或者任何其他合适的材料中的一层或多层。在一些实施例中，在形成导电材料之前，在外延层28上方形成硅化物层91。硅化物层91包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。第二导电层95是用于n型GAA FET的源极/漏极接触件95N。
然后，如图23A-图23D所示，通过CVD或其他合适的方法在第二导电层95上方形成第四ILD层66。第四ILD层66的材料可以与第一、第二和/或第三ILD层相同或不同。
后续地，通过使用一个或多个光刻和蚀刻操作，形成第一源极/漏极接触孔以到达源极/漏极接触件80P，并且形成第二源极/漏极接触孔以到达源极/漏极接触件95N。然后，如图23A-图23D所示，用导电材料填充第一源极/漏极接触孔和第二源极/漏极接触孔，由此形成第一接触插塞92和第二接触插塞94。
如图23A-图23D所示，对具有多个水平排列的沟道区的p型GAA FET和具有多个水平排列的沟道区的n型GAA FET进行垂直排列(arrange，又称布置)。p型GAA FET和n型GAAFET共用栅电极，并且p型GAA FET和n型GAA FET的源极/漏极是分离的。
图24B和图24C示出半导体静态随机存取存储器(SRAM)的图案布局。在接下来的实施例中使用与先前相对于图1A-图23D描述的实施例相同或类似的材料、结构、尺寸和/或工艺，并且可以省略其详细说明。
图24B示出使用FinFET的SRAM的布局。在该布局中，在Y方向上布置n型FinFET、p型FinFET、其他n型FinFET和其他p型FinFET。在图24C中，在n型FET下面布置p型FET。
如图24C所示，SRAM单元包括第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输门晶体管PG1。在第一数据存储节点处电连接第一上拉晶体管PU1、第一下拉晶体管PD1和第一传输门晶体管PG1的源电极。SRAM单元还包括第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG2。在第二数据存储节点处电连接第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输门晶体管PG2的源电极。第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极层通过第一数据存储节点电连接至第一下拉晶体管PD1、第一传输门晶体管PG1和第一上拉晶体管PU1的源电极。第一上拉晶体管PU1和第一下拉晶体管PD1的栅电极层通过第二数据存储节点电连接至第二下拉晶体管PD2、第二传输门晶体管PG2和第二上拉晶体管PU2的源电极。第一上拉晶体管PU1和第二上拉晶体管PU2的漏电极连接至第一电源节点(例如，Vdd)，而第一下拉晶体管PD1和第二下拉晶体管PD2的漏电极连接至第二电源节点(例如，Vss)。根据一些实施例，在SRAM单元中，第一传输门晶体管PG1和第二传输门晶体管PG2以及第一下拉晶体管PD1和第二下拉晶体管PD2是n型晶体管，并且第一上拉晶体管PU1和第二上拉晶体管PU2是p型晶体管。
在本实施例中，第一上拉晶体管PU1设置在第一下拉晶体管PD1下面而形成CFET，以及第二上拉晶体管PU2设置在第二下拉晶体管PD2下面而形成另一CFET。类似地，第三上拉晶体管PU3设置在第三下拉晶体管PD3下面而形成CFET，并且第四上拉晶体管PU4设置在第四下拉晶体管PD4下面而形成CFET。因此，与图24B所示的布局相比，可以减小在Y方向上的单元高度。
图25A、图25B、图25C和图25D示出采用与图24C所示的布局相对应的CFET的SRAM的各个视图。图25A是SRAM的立体图，图25B是对应于图24C的线Y11-Y11的源极/漏极区的截面图，图25C是对应于图24C的线Y12-Y12的栅极区的截面图，以及图25D是对应于图24C的线Y13-Y13的源极/漏极区的截面图。
如图25B所示，晶体管PD1和PD2的源极/漏极区形成在包括第一ILD层至第四ILD层的ILD层69的层级中，并且连接至电位Vss。晶体管PG1和PG2的源极/漏极区形成在ILD层69的层级中，并且分别连接至位线BL。晶体管PU1的源极/漏极区和晶体管PU2的源极/漏极区形成在第二隔离绝缘层45的层级中，并通过源极/漏极接触件80P彼此电连接。晶体管PD1和PD2的源极/漏极区通过第二隔离绝缘层45与晶体管PU1和PU2的源极/漏极区分离。
在一些实施例中，通过GAA FET分别形成SRAM单元中的晶体管PU1、PU2、PD1和PD2，并且通过FinFET形成SRAM单元中的晶体管PG1和PG2。在其他实施例中，分别通过GAA FET形成SRAM单元中的所有晶体管。
如图25C所示，为晶体管PU1和PD1提供公共栅电极GA1，为晶体管PU2和PD2提供公共栅电极GA2。为属于相邻的SRAM单位单元的晶体管PG1和PG2分别提供另一公共栅电极GA3。
还如图25D所示，晶体管PD1和PD2的源极/漏极区分别通过源极/漏极接触件95连接至晶体管PU1和PU2的源极/漏极区，并且晶体管PU3和PU4的源极/漏极区分别连接至晶体管PD3和PD4的源极/漏极区。
图26A-图26E示出根据本发明的实施例的各种沟道布置。图26F示出在X方向上与图26A的结构相对应的截面图。图26A示出在p型GAA FET的沟道之上设置n型GAA FET的沟道的情况，并且p型GAA FET和n型GAA FET的沟道高度(沟道区(半导体布线)的垂直尺寸)是相同的。沟道区的沟道高度影响流过沟道的电流(驱动能力)。可以通过调整第二半导体层25的厚度来调整沟道高度。如图26B所示，条形沟道是堆叠的并且由栅极结构包裹在堆叠的条形沟道周围。沟道的端部分别连接至源极/漏极外延层，从而分别连接至接触件层。在图26B中，n型GAA FET的沟道高度大于p型GAA FET的沟道高度，并且在图26C中，n型GAA FET的沟道高度小于p型GAA FET的沟道高度。
此外，如图26D和图26E所示，可以将相同导电类型的GAA FET堆叠为CFET。在这种情况下，栅电极对于两个GAA FET是公用的，并且两个GAA FET的至少一些源极和漏极是电分离的。
图27A-图27E示出根据本发明的实施例的各种沟道布置。图27F示出在X方向上与图27A的结构相对应的截面图。在图27A-图27E中，每个GAA FET均包括多个垂直堆叠的沟道(布线)。在这些实施例中，可以通过垂直堆叠的沟道的数量来调整电流驱动能力。在图27A中，n型GAA FET和p型GAA FET的沟道(布线)的数量是相同的，而在图27B和图27C中，数量是不同的(更小或更大)。在图27B中，n型GAA FET包括三个沟道(半导体布线)，其中，垂直布置的三条布线的端部连接至n型GAA FET的源极/漏极区，而p型GAA FET的沟道包括两个沟道，其中，垂直布置的两条布线的端部连接至p型GAA FET的源极/漏极区。在一些实施例中，栅电极对于n型和p型GAA FET是公用的，并且电分离n型GAA FET和p型GAA FET的至少一些源极和漏极。在图27C中，p型GAA FET的沟道(布线)的数量大于n型GAA FET的沟道(布线)的数量。类似于图26D和图26E，可以堆叠相同导电类型的GAA FET。在这种情况下，栅电极对于两个GAA FET是公用的，并且电分离两个GAA FET的至少一些源极和漏极。此外，如图27G所示，在一些实施例中，纳米线布置为多列和多行。在图27G的情况中，三个垂直布置的n沟道或p沟道并排排列为两列。沟道(纳米线)的矩阵不限于3×2。它可以是3×3、2×3、2×2或任何其他合适的矩阵。
可以通过根据期望数量的沟道交替地堆叠第一(牺牲)半导体层和第二半导体层(沟道)来制造图27A至图27E所示的半导体布线。
本文描述的各个实施例或实例提供优于现有技术的一些优势。例如，在本发明中，由于不同导电类型的GAA FET是垂直地堆叠的，所以可以减小诸如SRAM的半导体器件的面积。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
根据本发明的一个方面，在制造半导体器件的方法中，形成鳍结构。鳍结构包括底部，设置在底部上方的第一牺牲层，设置在第一牺牲层上方第一半导体层，设置在第一半导体层上方的第二牺牲层以及设置在第二牺牲层上方的第二半导体层。第二半导体层从第一绝缘层突出。在第二半导体层上方形成伪栅极结构。在伪栅极结构的侧面上形成侧壁间隔件层。在伪栅极结构和侧壁间隔件层上方形成第一介电层。去除伪栅极结构，由此形成栅极间隔。在栅极间隔中蚀刻第一绝缘层，由此暴露第一半导体层以及第一牺牲层和第二牺牲层。去除第一牺牲层和第二牺牲层。在第一半导体层和第二半导体层上方形成栅极介电层，并且在栅极介电层上方形成栅电极层。在一个或多个前述和下面的实施例中，第一绝缘层包括覆盖鳍结构的底部的下部绝缘层和覆盖第一牺牲层和第二牺牲层以及第一半导体层的上部绝缘层，并且下部绝缘层由与上部绝缘层不同的材料制成。在一个或多个前述和下面的实施例中，上部绝缘层由SiCO制成。在一个或多个前述和下面的实施例中，在栅极间隔中蚀刻第一绝缘层选择性地蚀刻上部绝缘层。在一个或多个前述和下面的实施例中，通过在鳍结构上方沉积氧化硅层并且凹进沉积的氧化硅层来形成下部绝缘层，并且通过在凹进的氧化硅层上方沉积SiCO层并且凹进SiCO层以暴露第二半导体层来形成上部绝缘层。在一个或多个前述和下面的实施例中，通过凹进SiCO层，暴露第二牺牲层的部分。在一个或多个前述和下面的实施例中，鳍结构还包括设置在第二半导体层上的第三牺牲层。在一个或多个前述和下面的实施例中，第一半导体层用于第一类型的全环栅极场效应晶体管(GAAFET)，第二半导体层用于与第一类型不同的第二类型的GAA FET。在一个或多个前述和下面的实施例中，在该方法中，还形成电连接至第一半导体层的源极/漏极区的第一源极/漏极接触件，并且还形成电连接至第二半导体层的源极/漏极区的第二源极/漏极接触件。第一源极/漏极接触件与第二源极/漏极接触件电分离。在一个或多个前述和下面的实施例中，第一半导体层和第二半导体层由SixGe1-x制成，并且第一牺牲层和第二牺牲层由SiyGe1-y制成，其中，x<y。在一个或多个前述和下面的实施例中，第一半导体层和第二半导体层由Si制成，并且第一牺牲层和第二牺牲层由SixGe1-x制成，其中，0.1<x<0.9。
在实施例中，所述第一绝缘层包括覆盖所述鳍结构的底部的下部绝缘层和覆盖所述第一牺牲层和所述第二牺牲层以及所述第一半导体层的上部绝缘层，以及所述下部绝缘层由与所述上部绝缘层不同的材料制成。
在实施例中，所述上部绝缘层由SiCO制成。
在实施例中，在所述栅极间隔中蚀刻所述第一绝缘层选择性地蚀刻所述上部绝缘层。
在实施例中，通过在所述鳍结构上方沉积氧化硅层并且凹进沉积的所述氧化硅层来形成所述下部绝缘层，以及通过在凹进的所述氧化硅层上方沉积SiCO层并凹进所述SiCO层以暴露所述第二半导体层来形成所述上部绝缘层。
在实施例中，通过凹进所述SiCO层，暴露所述第二牺牲层的部分。
在实施例中，所述鳍结构还包括设置在所述第二半导体层上的第三牺牲层。
在实施例中，所述第一半导体层用于第一类型的全环栅极场效应晶体管(GAAFET)，以及所述第二半导体层用于与所述第一类型不同的第二类型的全环栅极场效应晶体管。
在实施例中，制造半导体器件的方法还包括：形成电连接至所述第一半导体层的源极/漏极区的第一源极/漏极接触件，以及形成电连接至所述第二半导体层的源极/漏极区的第二源极/漏极接触件，其中，所述第一源极/漏极接触件与所述第二源极/漏极接触件电分离。
在实施例中，所述第一半导体层和所述第二半导体层由SiyGe1-y制成，并且所述第一牺牲层和所述第二牺牲层由SixGe1-x制成，其中，x<y。
在实施例中，所述第一半导体层和第二半导体层由Si制成，并且所述第一牺牲层和第二牺牲层由SixGe1-x制成，其中，0.1<x<0.9。根据本发明的另一方面，在制造半导体器件的方法中，形成全环栅极结构。GAA结构包裹在第一半导体层和设置在第一半导体层之上的第二半导体层周围，并且嵌入在第一介电层和设置在第一介电层上的第二介电层中。蚀刻第二介电层，从而形成暴露第二半导体层的源极/漏极区的第一开口。在第一开口中的第二半导体层的暴露的源极/漏极区上方形成保护层。在第一开口中蚀刻第一介电层，从而暴露第一半导体层的源极/漏极区。形成与第一半导体层电接触的第一接触件层。在第一接触件层上方形成第三介电层，从而使得由保护层覆盖的第二半导体层暴露。去除保护层，并且形成与第二半导体层电接触的第二接触件层。在一个或多个前述和下面的实施例中，在形成全环栅极结构之前，形成鳍结构，鳍结构包括底部、设置在底部上方的第一牺牲层、设置在第一牺牲层上方第一半导体、设置在第一半导体层上方的第二牺牲层和设置第二牺牲层上方的第二半导体层，并且在蚀刻第一介电层和形成第一接触件层之间，从第一半导体层和第二半导体层的源极/漏极区去除第一牺牲层和第二牺牲层。在一个或多个前述和下面的实施例中，底部嵌入隔离绝缘层中，并且第一介电层由与第二介电层和隔离绝缘层不同的材料制成。在一个或多个前述和下面的实施例中，第一介电层由SiCO制成。在一个或多个前述和下面的实施例中，保护层由氧化硅制成。在一个或多个前述和下面的实施例中，在形成第一接触件层之前，在第一半导体层的暴露的源极/漏极区上形成外延层。在一个或多个前述和下面的实施例中，在形成第三介电层之后并且在去除保护层之前，在具有保护层的第二半导体层的源极/漏极区上方形成第四介电层，并且形成第二开口以暴露具有保护层的第二半导体层的源极/漏极区。在第二开口中去除保护层。在一个或多个前述和下面的实施例中，在形成第二接触件层之前，在第二半导体层的暴露的源极/漏极区上形成外延层。
在实施例中，制造半导体器件的方法还包括在形成所述全环栅极结构之前：形成鳍结构，其中，所述鳍结构包括底部、设置在所述底部上方的第一牺牲层、设置在所述第一牺牲层上方的所述第一半导体层、设置在所述第一半导体层上方的第二牺牲层和设置在所述第二牺牲层上方的第二半导体层；以及在蚀刻所述第一介电层和形成所述第一接触件层之间，从所述第一半导体层和所述第二半导体层的源极/漏极区去除所述第一牺牲层和所述第二牺牲层。
在实施例中，所述底部嵌入在隔离绝缘层中，以及所述第一介电层由与所述第二介电层和所述隔离绝缘层不同的材料制成。
在实施例中，所述第一介电层由SiCO制成。
在实施例中，所述保护层由氧化硅制成。
在实施例中，制造半导体器件的方法还包括：在形成所述第一接触件层之前，在所述第一半导体层的暴露的源极/漏极区上形成外延层。
在实施例中，制造半导体器件的方法还包括在形成所述第三介电层之后并且在去除所述保护层之前：在具有所述保护层的所述第二半导体层的源极/漏极区上方形成第四介电层；以及形成第二开口以暴露具有所述保护层的所述第二半导体层的源极/漏极区，其中，在所述第二开口中去除所述保护层。
在实施例中，制造半导体器件的方法还包括：在形成所述第二接触件层之前，在所述第二半导体层的暴露的源极/漏极区上形成外延层。
根据本发明的另一方面，在制造半导体器件的方法中，形成鳍结构。鳍结构包括底部、设置在底部上方的第一牺牲层、设置在第一牺牲层上方的第一半导体层、设置在第一半导体层上方的第二牺牲层以及设置在第二牺牲层上方的第二半导体层。形成全环栅极结构。GAA结构包裹在第一半导体层的沟道区和第二半导体层的沟道区周围，并且嵌入在第一介电层和设置在第一介电层上的第二介电层中。蚀刻第二介电层，并且蚀刻第一介电层，从而形成第一开口，其中，暴露第一牺牲层的部分、第一半导体层的源极/漏极区和第二牺牲层的部分。去除第一牺牲层的部分和第二牺牲层的部分。在第一开口中形成第一导电层，由此覆盖第一半导体层的源极/漏极区并暴露第二半导体层的源极/漏极区。在第一导电层上方形成第三介电层。形成第二导电层以覆盖第二半导体层的源极/漏极区。
根据本发明的一个方面，半导体器件包括设置在衬底上方的第一全环栅极场效应晶体管(GAA FET)以及设置在第一GAA FET之上的第二GAA FET。半导体器件还包括设置在衬底上方的隔离绝缘层、设置在隔离绝缘层上方的第一介电层以及设置在第一介电层上方的第二介电层。第一GAA FET的第一沟道区位于第一介电层的底面和第一介电层的上表面之间的层级处。在一个或多个前述和下面的实施例中，第一GAA FET和第二GAA FET具有彼此不同的导电类型。在一个或多个前述和下面的实施例中，第一介电层由与隔离绝缘层和第二介电层不同的材料制成。在一个或多个前述和下面的实施例中，第一介电层包括SiCO。在一个或多个前述和下面的实施例中，半导体器件还包括覆盖第一GAA FET的源极/漏极区并嵌入在第一介电层中的第一源极/漏极接触件，以及覆盖第二GAA FET的源极/漏极区并嵌入在第二介电层中的第二源极/漏极接触件。在一个或多个前述和下面的实施例中，通过第一介电层的部分将第一源极/漏极接触件与第二源极/漏极接触件隔离。在一个或多个前述和下面的实施例中，第一GAA FET的源极/漏极区包括第一外延层，并且第二GAA FET的源极/漏极区包括第二外延层。在一个或多个前述和下面的实施例中，半导体器件还包括：连接至第一源极/漏极接触件的第一接触插塞以及连接至第二源极/漏极接触件的第二接触插塞，并且第一接触插塞穿过第二介电层。在一个或多个前述和下面的实施例中，第一沟道区的垂直长度不同于第二沟道区的垂直长度。在一个或多个前述和下面的实施例中，第一GAA FET和第二GAA FET具有相同的导电类型。
根据本发明的另一方面，半导体器件包括设置在衬底上方的第一全环栅极场效应晶体管(GAA FET)以及设置在第一GAA FET之上的第二GAA FET。第一GAA FET包括横向排列的多个第一半导体布线，并且第二GAA FET包括横向排列的多个第二半导体布线。在一个或多个前述和下面的实施例中，半导体器件还包括设置在衬底上方的隔离绝缘层、设置在隔离绝缘层上方的第一介电层以及设置在第一介电层上方的第二介电层。第一GAA FET的第一沟道区位于第一介电层的底面和第一介电层的上表面之间的层级处。在一个或多个前述和下面的实施例中，第一GAA FET和第二GAA FET具有彼此不同的导电类型。在一个或多个前述和下面的实施例中，第一介电层包括SiCO或SiCON。在一个或多个前述和下面的实施例中，半导体器件还包括覆盖第一GAA FET的源极/漏极区并嵌入在第一介电层中的第一源极/漏极接触件，以及覆盖第二GAA FET的源极/漏极区并嵌入在第二介电层中的第二源极/漏极接触件。在一个或多个前述和下面的实施例中，通过第一介电层的部分将第一源极/漏极接触件与第二源极/漏极接触件隔离。在一个或多个前述和下面的实施例中，第一GAAFET的源极/漏极区分别包括第一外延层，并且第二GAA FET的源极/漏极区分别包括第二外延层。在一个或多个前述和下面的实施例中，半导体器件还包括连接至第一源极/漏极接触件的第一接触插塞以及连接至第二源极/漏极接触件的第二接触插塞。第一接触插塞穿过第二介电层。在一个或多个前述和下面的实施例中，第一沟道区的垂直长度不同于第二沟道区的垂直长度。
根据本发明的另一方面，半导体静态随机存取存储器包括第一传输门晶体管、第二传输门晶体管、第一上拉晶体管、第二上拉晶体管、第一下拉晶体管和第二下拉晶体管，每个晶体管都由全环栅极场效应晶体管(GAA FET)形成。第一上拉晶体管和第二上拉晶体管位于第一层级处，并且第一传输门晶体管和第二传输门晶体管以及第一下拉晶体管和第二下拉晶体管位于第一层级之上的第二层级处。第一上拉晶体管和第一下拉晶体管垂直地对准。第二上拉晶体管和第二下拉晶体管垂直地对准。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例或实例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
形成鳍结构，其中，所述鳍结构包括底部、设置在所述底部上方的第一牺牲层、设置在所述第一牺牲层上方的第一半导体层、设置在所述第一半导体层上方的第二牺牲层以及设置在所述第二牺牲层上方的第二半导体层，所述第二半导体层从第一绝缘层突出；
在所述第二半导体层上方形成伪栅极结构；
在所述伪栅极结构的侧面上形成侧壁间隔件层；
在所述伪栅极结构和所述侧壁间隔件层上方形成第一介电层；
去除所述伪栅极结构，从而形成栅极间隔；
在所述栅极间隔中蚀刻所述第一绝缘层，由此暴露所述第一半导体层以及所述第一牺牲层和所述第二牺牲层；
去除所述第一牺牲层和所述第二牺牲层；
在所述第一半导体层和所述第二半导体层上方形成栅极介电层；以及
在所述栅极介电层上方形成栅电极层。
2.根据权利要求1所述的制造半导体器件的方法，其中：
所述第一绝缘层包括覆盖所述鳍结构的底部的下部绝缘层和覆盖所述第一牺牲层和所述第二牺牲层以及所述第一半导体层的上部绝缘层，以及
所述下部绝缘层由与所述上部绝缘层不同的材料制成。
3.根据权利要求2所述的制造半导体器件的方法，其中，所述上部绝缘层由SiCO制成。
4.根据权利要求2所述的制造半导体器件的方法，其中，在所述栅极间隔中蚀刻所述第一绝缘层选择性地蚀刻所述上部绝缘层。
5.根据权利要求2所述的制造半导体器件的方法，其中：
通过在所述鳍结构上方沉积氧化硅层并且凹进沉积的所述氧化硅层来形成所述下部绝缘层，以及
通过在凹进的所述氧化硅层上方沉积SiCO层并凹进所述SiCO层以暴露所述第二半导体层来形成所述上部绝缘层。
6.根据权利要求5所述的制造半导体器件的方法，其中，通过凹进所述SiCO层，暴露所述第二牺牲层的部分。
7.根据权利要求1所述的制造半导体器件的方法，其中，所述鳍结构还包括设置在所述第二半导体层上的第三牺牲层。
8.根据权利要求1所述的制造半导体器件的方法，其中，
所述第一半导体层用于第一类型的全环栅极场效应晶体管(GAAFET)，以及
所述第二半导体层用于与所述第一类型不同的第二类型的全环栅极场效应晶体管。
9.一种制造半导体器件的方法，所述方法包括：
形成包裹在第一半导体层和设置在所述第一半导体层之上的第二半导体层周围的全环栅极结构，所述全环栅极结构嵌入在第一介电层和设置在所述第一介电层上的第二介电层中；
蚀刻所述第二介电层，从而形成暴露所述第二半导体层的源极/漏极区的第一开口；
在所述第一开口中的第二半导体层的暴露的所述源极/漏极区上方形成保护层；
在所述第一开口中蚀刻所述第一介电层，从而暴露所述第一半导体层的源极/漏极区；
形成电接触所述第一半导体层的第一接触件层；
在所述第一接触件层上方形成第三介电层，从而暴露由所述保护层覆盖的所述第二半导体层；以及
去除所述保护层并形成与所述第二半导体层电接触的第二接触件层。
10.一种半导体器件，包括：
第一全环栅极场效应晶体管(GAA FET)，设置在衬底上方；以及
第二全环栅极场效应晶体管，设置在所述第一全环栅极场效应晶体管之上，其中：
所述半导体器件还包括：
隔离绝缘层，设置在所述衬底上方；
第一介电层，设置在所述隔离绝缘层上方；以及
第二介电层，设置在所述第一介电层上方，以及
所述第一全环栅极场效应晶体管的第一沟道区，位于所述第一介电层的底面和所述第一介电层的上表面之间的层级处。
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