CN111834361B - 半导体器件及其制造方法 - Google Patents

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Abstract

具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)以及设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线位于彼此垂直不同的层级处。本发明的实施例还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
本发明涉及制造半导体集成电路的方法，并且更具体地涉及制造包括垂直堆叠的鳍式场效应晶体管(FinFET)和/或全环栅FET的半导体器件的方法以及半导体器件。随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战引起了诸如多栅极场效应晶体管(FET)的三维设计的发展，多栅极场效应晶体管(FET)包括FinFET和全环栅(GAA)FET。在FinFET中，栅电极与沟道区域的三个侧表面相邻，并且栅极介电层介于栅电极和沟道区域之间。因为栅极结构在三个表面上包围(包裹)鳍，所以晶体管本质上具有控制通过鳍或沟道区域的电流的三个栅极。不幸的是，第四侧(沟道的底部)远离栅电极，因此不受封闭栅极控制。相反地，在GAA FET中，沟道区域的所有侧面都由栅电极包围，这允许沟道区域中更充分的耗尽，并且由于较陡的亚阈值电流摆幅(SS)和较小的漏致势垒降低(DIBL)而产生较少的短沟道效应。随着晶体管尺寸不断缩小至10-15nm以下的技术节点，需要对GAA FET进行进一步的改进。
发明内容
本发明的一些实施例提供了一种具有标准单元的半导体器件，包括：第一电源线；第二电源线；第一全环栅场效应晶体管(GAA FET)，设置在衬底上方；以及第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上，其中：所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管共享栅极，以及所述第一电源线和所述第二电源线位于彼此垂直不同的层级处。
本发明的另一些实施例提供了一种具有标准单元的半导体器件，包括：第一全环栅场效应晶体管(GAA FET)，设置在衬底上方；第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上；第一电源线，连接至所述第一全环栅场效应晶体管；以及第二电源线，连接至所述第二全环栅场效应晶体管，其中：所述第一电源线掩埋在隔离绝缘层中，并且所述第二电源线位于所述第二GAA FET之上。
本发明的又一些实施例提供了一种制造具有标准单元的半导体器件的方法，所述方法包括：在设置在衬底上方的隔离绝缘层中的两个鳍结构之间形成掩埋电源线；形成垂直堆叠的互补MOS FET(CFET)，包括第一全环栅FET(GAA FET)和堆叠在所述第一全环栅场效应晶体管上方的第二全环栅场效应晶体管；在所述互补MOS FET上方形成上部电源线；将所述第一全环栅场效应晶体管的源极连接至所述掩埋电源线；以及将所述第二全环栅场效应晶体管的源极连接至所述上部电源线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了垂直布置的互补FET(CFET)的概念图。
图2A、图2B和图2C示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图3A、图3B和图3C示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图4示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图5示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图6示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图7示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图8示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图9示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。
图10A、图10B和图10C示出了根据本发明实施例的M0布线布局。
图11A、图11B和图11C示出了根据本发明实施例的M0布线布局。
图12A、图12B和图12C示出了根据本发明实施例的M0布线布局。
图13A、图13B和图13C示出了根据本发明实施例的M0布线布局。
图14A、图14B、图14C和图14D示出了根据本发明实施例的M0布线布局。
图15A、图15B和图15C示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图16A、图16B和图16C示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图17A、图17B和图17C示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图18A、图18B和图18C示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图19A和图19B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图20A和图20B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图21A和图21B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图22A、图22B和图22C示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图23A和图23B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图24A和图24B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图25A、图25B、图25C和图25D示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图26A和图26B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图27A和图27B示出了根据本发明实施例的示出CFET的制造操作的各个视图。
图28A和图28B示出了根据本发明另一实施例的示出CFET的制造操作的各个视图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，可以以不同比例任意地绘制各个部件。
而且，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包含”或“由…组成”。
随着半导体器件的尺寸变小，标准单元的单元高度也变小。单元高度通常被定义为两个电源线VDD和VSS之间的距离(节距)，并且通常由鳍结构和/或金属线的数量和节距确定。VDD提供的电势高于VSS。单元高度也称为轨道高度。典型的轨道高度为7.5T、6.5T或5.5T，其中T是在标准单元上方运行的金属线的最小节距。当前需要按比例缩小至4.5T或4T，以进一步减小半导体器件的尺寸。为了减小单元高度，已经提出了其中垂直堆叠有p型FET和n型FET的互补FET(CFET)。
如图1所示，在CFET中，第一全环栅场效应晶体管(GAA FET)11设置在衬底上方，而第二GAA FET 12设置在第一GAA FET 11之上。第一GAA FET 11包括第一源极11S和第一漏极11D，并且第二GAA FET 12包括第二源极12S和第二漏极12D。在一些实施例中，第一GAAFET的源极/漏极与第二GAA FET的源极/漏极电隔离。通常在第一和第二GAA FET的沟道区域周围形成包括栅极介电层和栅电极层的栅极结构10G。在一些实施例中，第一GAA FET 11是第一导电类型(例如，n型)FET，而第二GAA FET 12是与第一导电类型不同的第二导电类型(例如，p型)。在其它实施例中，第一和第二GAA FET具有相同的导电类型。
第二(上部)GAA FET 12的源极耦接至第一电源线，例如，VDD，而第一(底部)GAAFET 11的源极耦接至第二电源线，例如，VSS。应该注意，电源线由相邻单元共享(沿图10A至图14D所示的Y方向)。
图2A至图14D示出了根据本发明实施例的用于CFET的各个电源线(电源轨)布置。
图2A、图2B和图2C示出了根据本发明实施例的垂直布置的互补FET(CFET)的示意图。根据本发明的实施例，图2A是立体图，图2B是平面图，以及图2C是CFET的截面图。图2A至图2C示出了使用CFET的CMOS反相器电路。在以下结构中，可以避免深接触件(例如，将源极或漏极连接至位于CFET之下的掩埋电源线的接触件)。因此，可以减小寄生通孔电阻，并且可以避免形成通常难以实现的具有高高宽比的深通孔。
在一些实施例中，用于向CFET供电的电源线(电源轨)VDD 310(例如，正电势)和VSS 320(例如，负或地电势)中的一个位于CFET之下，而电源线中的另一个则位于CFET之上。
在图2A至图2C中，CFET包括NMOS 111和设置在NMOS 111之上的PMOS 112。NMOS111包括具有沟道区域和源极/漏极区域的鳍或线110、包裹鳍110的沟道区域的栅极结构120、包裹鳍110的源极区域的源极接触件130和包裹鳍110的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍或线210、包裹鳍210的沟道区域的栅极120、包裹鳍210的源极区域的源极接触件230和包裹鳍210的漏极区域的漏极接触件235。栅极120由NMOS 111和PMOS 112共享。
在一些实施例中，鳍110、210由晶体半导体材料制成，诸如Si、SiGe、Ge、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在某些实施例中，使用Si。
在一些实施例中，栅极120包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，栅极介电层包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅、或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层包括形成在沟道层和介电材料之间的界面层。可以通过CVD、ALD或任何合适的方法来形成栅极介电层。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一个实施例中，栅极介电层的厚度在从约1nm至约6nm的范围内。
栅电极层形成在栅极介电层上以围绕每个沟道层。栅电极层包括一个或多个导电材料层，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。可以通过CVD、ALD、电镀或其它合适的方法来形成栅电极层。
在本发明的某些实施例中，一个或多个功函调整层设置在栅极介电层上。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或两种或多种这些材料的多层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。
在一些实施例中，NMOS 111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图2A至图2C所示，NMOS 111的源极接触件130通过底部通孔接触件330耦接至电源线VSS，而PMOS 112的漏极接触件235通过顶部通孔接触件340耦接至电源线VDD 310。在一些实施例中，电源线VSS 320位于NMOS 111之下，而电源线VDD 310位于PMOS 112之上。在一些实施例中，底部通孔接触件330的垂直长度(高度)与顶部通孔接触件340的垂直长度(高度)基本相同。在一些实施例中，底部通孔接触件330的垂直长度(高度)为顶部通孔接触件340的高度的约0.5倍至2倍。在其它实施例中，底部通孔接触件330的垂直长度(高度)为顶部通孔接触件340的高度的约0.8倍至1.2倍。当尺寸差超出这些范围时，通孔接触件中的一个将是深接触件，并且因此寄生通孔电阻将增加，并且将需要形成通常难以形成的具有高高宽比的深通孔。
在一些实施例中，如图2A所示，信号线350、360和370设置在CFET上方。在一些实施例中，信号线350通过通孔接触件342耦接至PMOS 112的源极接触件230，并且信号线360通过通孔接触件344耦接至CFET的栅极(栅电极)120。在一些实施例中，信号线360是反相器的输入端，而信号线340是反相器的输出端。
在一些实施例中，电源线310和信号线350、360和370形成在同一金属线层级(M0)中，而顶部通孔接触件340和通孔接触件342、344形成在同一通孔层级中。
在一些实施例中，底部通孔接触件330、NMOS 111的源极接触件130和漏极接触件135、PMOS 112的源极接触件230和漏极接触件235、条形接触件125、顶部通孔接触件340和/或通孔接触件342、344由相同的导电材料或不同的导电材料制成。导电材料为Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或任何其它合适的材料的一层或多层。在一些实施例中，在形成导电材料之前，在鳍的源极/漏极区域上方形成硅化物层。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。在一些实施例中，电源线310和信号线350、360和370由Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或任何其它合适材料的一层或多层制成。
在一些实施例中，两个鳍110和两个鳍210分别水平布置，并且由栅极120包裹，如图2B和图2C所示。在一些实施例中，每个栅极的鳍的数量可以是三个或更多，并且多达10个。
在一些实施例中，NMOS 111的沟道由与PMOS 112的沟道相同的材料制成，例如，Si。在其它实施例中，NMOS 111的沟道由与PMOS 112的沟道不同的材料制成。在一些实施例中，NMOS 111的沟道由Si制成，而PMOS 112的沟道由SiGe制成。
在图2A至图2C中，由于电源线中的一个(例如，VSS 320)形成为掩埋电源线，因此可以减小单元高度。
图3A、图3B和图3C示出了根据本发明另一实施例的CFET的示意图。根据本发明实施例，图3A是立体图，图3B是平面图，并且图3C是CFET的截面图。在以下实施例中可以采用与参考图2A至图2C描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图3A至图3C中，CFET包括NMOS 111和设置在NMOS 111之下的PMOS 112。NMOS111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS 112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS 111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图3A至图3C所示，NMOS 111的源极接触件130通过顶部通孔接触件340耦接至电源线VSS 320，而PMOS 112的漏极接触件235通过底部通孔接触件330耦接至电源线VDD310。电源线VSS 320位于NMOS 111之上，而电源线VDD 310位于PMOS 112之下。在一些实施例中，底部通孔接触件330的垂直长度(高度)为顶部通孔接触件340的高度的约0.5倍至2倍。当尺寸差超出这些范围时，通孔接触件中的一个将是深接触件，并且因此寄生通孔电阻将增加，并且将需要形成通常难以形成的具有高高宽比的深通孔。在其它实施例中，底部通孔接触件330的垂直长度(高度)是顶部通孔接触件340的高度的约0.8倍至1.2倍。在图3A至图3C中，由于电源线中的一个(例如，VDD 310)形成为掩埋电源线，因此可以减小单元高度。
图4示出了根据本发明另一实施例的CFET的立体图。在以下实施例中可以采用与参考图2A至图3C描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图4中，CFET包括NMOS 111和设置在NMOS 111之上的PMOS 112。NMOS 111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域包裹的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹围绕鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS111的漏极接触件135和PMOS112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图4所示，NMOS 111的源极接触件130耦接至设置在与源极接触件130相同的布线层中的电源线VSS 320，而PMOS 112的漏极接触件235通过顶部通孔接触件340耦接至电源线VDD 310。电源线VSS 320位于与NMOS 111(源极/漏极接触件层)相同的层级并且直接连接至NMOS 111的源极(鳍110的源极区域)，而电源线VDD 310位于PMOS 112之上。利用这种结构，可以去除通孔形成工艺(例如，330)。在图4中，由于电源线中的一个(例如，VSS320)形成在与NMOS 111相同的层级处，因此可以减小单元高度。
在一些实施例中，电源线VSS 320由与NMOS 111的源极/漏极接触件130相同的材料制成。在其它实施例中，电源线VSS 320由与NMOS 111的源极/漏极接触件130不同的材料制成。在一些实施例中，电源线VSS 320是Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或任何其它合适的材料的一层或多层。
图5示出了根据本发明另一实施例的CFET的立体图。在以下实施例中可以采用与参考图2A至图4描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图5中，CFET包括NMOS 111和设置在NMOS 111之下的PMOS 112。NMOS 111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS 112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图5所示，NMOS 111的源极接触件130通过顶部通孔接触件340耦接至电源线VSS320，而PMOS 112的漏极接触件235耦接至设置在与漏极接触件235相同的布线层中的电源线VDD 310。电源线VSS 320位于NMOS 111之上，而电源线VDD 310位于与PMOS 112相同的层级(源极/漏极接触件层)，并且直接连接至PMOS 112的漏极(鳍210的漏极区域)。利用这种结构，可以去除通孔形成工艺(例如，330)。在图5中，由于电源线中的一个(例如，VDD 310)形成在与PMOS 112相同的层级处，因此可以减小单元高度。
在一些实施例中，电源线VDD 310由与PMOS 112的源极/漏极接触件235相同的材料制成。在其它实施例中，电源线VSS 320由与NMOS 111的源极/漏极接触件130不同的材料制成。在一些实施例中，电源线VSS 320是Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或任何其它合适的材料的一层或多层。
图6示出了根据本发明另一实施例的CFET的立体图。在以下实施例中可以采用与参考图2A至图5描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图6中，CFET包括NMOS 111和设置在NMOS 111之上的PMOS 112。NMOS 111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS 112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图6所示，NMOS 111的源极接触件130耦接至与源极接触件130设置在同一层的电源线VSS 320，而PMOS 112的漏极接触件235耦接至与漏极接触件235设置在同一层的电源线VDD 310。电源线VSS 320位于与NMOS 111相同的层级(源极/漏极接触件层)并且直接连接至NMOS 111的源极(鳍110的源极区域)，电源线VDD 310位于与PMOS 112相同的层级(源极/漏极接触件层)并且直接连接至PMOS 112的漏极(鳍210的漏极区域)。利用这种结构，可以去除通孔形成工艺(例如，330和340)。在图6中，由于电源线VDD 310和VSS 320分别形成在与PMOS 112和NMOS 111相同的层级处，因此可以使用附加的信号线380，并且由于信号线380比电源线窄，因此可以减小单元高度。
图7示出了根据本发明另一实施例的CFET的立体图。在以下实施例中可以采用与参考图2A至图6描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图7中，CFET包括NMOS 111和设置在NMOS 111之下的PMOS 112。NMOS 111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS 112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图7所示，NMOS 111的源极接触件130耦接至与源极接触件130设置在同一层的电源线VSS 320，而PMOS 112的漏极接触件235耦接至与漏极接触件235设置在同一层的电源线VDD 310。电源线VSS 320位于与NMOS 111相同的层级(源极/漏极接触件层)并且直接连接至NMOS 111的源极(鳍110的源极区域)，而电源线VDD 310位于与PMOS 112相同的层级(源极/漏极接触件层)并且直接连接至PMOS 112的漏极(鳍210的漏极区域)。利用这种结构，可以去除通孔形成工艺(例如，330和340)。在图7中，由于电源线VDD 310和VSS 320分别形成在与PMOS 112和NMOS 111相同的层级处，因此可以使用附加的信号线380，并且由于信号线380比电源线窄，因此可以减小单元高度。
图8示出了根据本发明另一实施例的CFET的立体图。在以下实施例中可以采用与参考图2A至图7描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图8中，CFET包括NMOS 111和设置在NMOS 111之上的PMOS 112。NMOS 111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS 112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。在其它实施例中，不使用条形接触件，并且NMOS 111的漏极接触件135和PMOS 112的源极接触件230直接连接，或者形成为单个连续层。
如图8所示，NMOS 111的源极接触件130通过底部通孔接触件330耦接至NMOS 111之下的电源线VSS 320，而PMOS 112的漏极接触件235耦接至与漏极接触件235设置在同一层级的电源线VDD310。电源线VDD310位于与PMOS 112相同的层级(源极/漏极接触件层)，并且直接连接至PMOS 112的漏极(鳍210的漏极区域)，而电源线VSS 320位于NMOS111之下。利用这种结构，可以去除通孔形成工艺(例如，340)。
在一些实施例中，由于VSS 320和VDD 310位于M0布线层(CFET之上的第一金属线层)之下，因此可以在标准单元中使用额外的布线，例如，信号线380，以用于电连接(布线)，并且由于信号线380比电源线窄，因此可以减小单元高度。
图9示出了根据本发明另一实施例的CFET的立体图。在以下实施例中可以采用与参考图2A至图8描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在图9中，CFET包括NMOS 111和设置在NMOS 111之下的PMOS 112。NMOS 111包括具有沟道区域和源极/漏极区域的鳍110、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件130和包裹鳍的漏极区域的漏极接触件135。PMOS 112包括具有沟道区域和源极/漏极区域的鳍210、包裹鳍的沟道区域的栅极120、包裹鳍的源极区域的源极接触件230和包裹鳍的漏极区域的漏极接触件235。栅极由NMOS 111和PMOS 112共享。在一些实施例中，栅极包括栅极介电层、一个或多个功函调整层和体栅电极层。在一些实施例中，NMOS111的漏极接触件135和PMOS 112的源极接触件230通过条形接触件125连接。
如图9所示，NMOS 111的源极接触件130耦接至与源极接触件130设置在同一层级的电源线VSS 320，而PMOS 112的漏极接触件235通过底部通孔330耦接至PMOS 112之下的电源线VDD 310。电源线VSS 320位于与NMOS 111相同的层级(源极/漏极接触件层)并且直接连接至NMOS111的源极(鳍110的源极区域)，并且电源线VDD 310位于PMOS 112之下。利用这种结构，可以去除通孔形成工艺(例如，340)。
在一些实施例中，由于VSS 320和VDD 310位于M0布线层(CFET之上的第一金属线层)之下，因此可以在标准单元中使用额外的布线，例如，信号线380，以用于电连接(布线或信号线)，并且由于信号线380比电源线窄，因此可以减小单元高度。
图10A至图14D示出了根据本发明实施例的M0布线布局(顶视图)。M0布线是CFET之上最低金属线层。在一些实施例中，CMOS单元是标准单元(单元库)中的一个，并且具有标准单元高度。单元高度由例如，鳍的数量和M0布线的数量确定。
图10A示出了其中电源线VDD 310和VSS 320都掩埋在CFET之下的布局。图10B对应于图2A至图2C和图3A至图3C，并且图10C对应于图3A和图4。
在图10A中，单元高度H1是包括在一个标准单元中的信号线沿Y方向的节距T的四倍，其称为4T(轨道)单元高度。在图10B中，通过将电源线中的一个(例如，VDD 310)放置在M0层上，而将电源线中的另一个(例如，VSS)放置在CFET之下，可以将单元高度H2从4T减小至3.5T。类似地，在图10C中，通过将电源线中的一个(例如，VDD 310)放置在M0层上，而将电源线中的另一个(例如，VSS)放置在与CFET的NMOS111或PMOS 112相同的层级，可以将单元高度从4T(轨道)减小至3.5T。在一些实施例中，位于M0布线层处的电源线具有与其余信号线相同的宽度。在其它实施例中，如图2A和图3A所示，位于M0布线层处的电源线具有比其余信号线宽的宽度，并且在这种情况下，单元高度H2为3.5T＜H2≤4T。
图11A示出了其中电源线VDD 310和VSS 320都掩埋在CFET之下的布局，类似于图10A。在图11B中，将电源线中的一个(例如，VDD 310)作为附加布线设置在M0布线层处，而将电源线中的另一个(例如，VSS 320)放置在CFET之下。在这种情况下，单元高度H3为4.5T。类似地，在图11C中，将电源线中的一个(例如，VDD 310)作为附加布线设置在M0布线层处，而将电源线中的另一个(例如，VSS 320)设置在与CFET的NMOS 111或PMOS 112相同的层级。在这种情况下，单元高度H3为4.5T。
图12A示出了其中电源线VDD 310和VSS 320都掩埋在CFET之下的布局。图12B对应于图2A至图2C和图3A至图3C，而图12C对应于图3A和图4。
在图12A中，单元高度H1是包括在一个标准单元中的信号线沿Y方向的节距T的四倍，称为4T(轨道)单元高度，类似于图10A。在图12B中，将电源线中的一个(例如，VDD 310)设置在M0层上，而将电源线中的另一个(例如，VSS)放置在CFET之下。在一些实施例中，位于M0布线层处的电源线的宽度比其余信号线的宽度宽，例如，四倍以保持相邻布线之间的间隔，并且在这种情况下，单元高度H4为4T。类似地，在图12C中，将电源线中的一个(例如，VDD310)设置在M0层上，而将电源线中的另一个(例如，VSS)放置在与CFET的NMOS 111或PMOS112相同的层级。当电源线的宽度是例如信号线的宽度的四倍时，单元高度H4为4T。
图13A示出了其中电源线VDD 310和VSS 320都掩埋在CFET之下的布局，类似于图10A。在图13B中，将电源线中的一个(例如，VDD 310)作为附加布线设置在M0布线层处，而将电源线中的另一个(例如，VSS 320)放置在CFET之下。当电源线的宽度为例如信号线的宽度的四倍时，单元高度H5为4.5T。类似地，在图13C中，将电源线中的一个(例如，VDD 310)作为附加布线设置在M0布线层处，而将电源线中的另一个(例如VSS 320)设置在与CFET的NMOS111或PMOS 112相同的层级。当电源线的宽度为例如信号线的宽度的四倍时，单元高度H5为4.5T。
图14A示出了其中电源线VDD 310和VSS 320都掩埋在具有3T单元高度的CFET之下的布局，该具有3T单元高度的CFET在一个单元中具有三条信号线。在图14B中，将用于宽度比信号线宽的电源线中的一个(例如，VDD 310)的额外电源线设置在M0布线层处，而将电源线中的另一个(例如，VSS 320)设置在与CFET的NMOS 111或PMOS 112相同的层级(见图4和图5)。在一些实施例中，位于M0布线层处的额外电源线的宽度是信号线宽度的四倍，以保持相邻布线之间的间隔。在这种情况下，单元高度为4T。在图14C中，将电源线中的一个(例如，VDD 310)设置在与CFET的NMOS 111或PMOS 112相同的层级，而将电源线中的另一个(例如，VSS 320)设置在CFET之下(见图8和图2A)，并且单元高度为4T。在图14D中，两个电源线都设置在与CFET的NMOS 111或PMOS112相同的层级(见图6和图7)，并且单元高度为4T。
图15A至图28B示出了根据本发明实施例的用于掩埋电源线的顺序制造操作。应当理解，对于该方法的其它实施例，可以在图15A至图28B所示的工艺之前、期间和之后提供附加的操作，并且可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。除非另外说明，否则半导体层和衬底是晶体。在以下实施例中可以采用与参考图1至图14D描述的以上实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图15A所示，一个或多个鳍结构1020形成在衬底1010上方，该鳍结构1020包括交替地堆叠在鳍底部结构1026上方的第一半导体层1022和第二半导体层1024。在一些实施例中，衬底1010由合适的元素半导体，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP))等制成。此外，衬底1010可以包括外延层(epi层)，其可以是应变的以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。
在一些实施例中，两个第二半导体层和两个第一半导体层交替外延地形成在衬底上方，并且然后被图案化为鳍结构1020。
在一些实施例中，第一半导体层1022由Si制成，并且第二半导体层1024由SiGe制成。在其它实施例中，第一半导体层1022由SiGe制成，并且第二半导体层1024由Si制成。在某些实施例中，第一半导体层1022由SiGe制成，并且第二半导体层1024由具有与第一半导体层1022不同的Ge浓度的SiGe制成。在一些实施例中，第一半导体层1022的厚度在从约5nm至约30nm的范围内，而在其它实施例中，在从约10nm至约20nm的范围内，这取决于设计和器件要求。在一些实施例中，第二半导体层1024的厚度在从约10nm至约50nm的范围内，而在其它实施例中，在从约15nm至约30nm的范围内，这取决于设计和器件要求。
鳍结构1020可以通过任何合适的方法图案化。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建例如节距小于使用单个直接光刻工艺可获得的节距的图案。例如，在一个实施例中，在衬底上方形成伪层并且使用光刻工艺图案化伪层。使用自对准工艺在图案化的伪层旁边形成间隔件。然后去除伪层，并且然后可以使用剩余的间隔件来图案化鳍。
在其它实施例中，可以通过使用硬掩模图案1025作为蚀刻掩模来图案化鳍结构1020。在一些实施例中，硬掩模图案1025包括第一掩模层和设置在第一掩模层上的第二掩模层。在一些实施例中，第一掩模层是由氧化硅制成的垫氧化物层，其可以通过热氧化形成，并且第二掩模层由氮化硅(SiN)制成，其通过包括低压CVD(LPCVD)和等离子增强CVD(PECVD)的化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其它合适的工艺形成。通过使用包括光刻和蚀刻的图案化操作将沉积的硬掩模层图案化为硬掩模图案1025。然后，通过使用硬掩模图案1025作为蚀刻掩模将第一半导体层1022、第二半导体层1024和衬底1010图案化为沿X方向延伸的鳍结构1020。在图15A至图15C中，四个鳍结构1020沿Y方向布置。但是，鳍结构的数量不限于并且可以是1个、2个、3个或5个或更多。在一些实施例中，在鳍结构1020的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。
然后，如图15B所示，用于浅沟槽隔离(STI)的绝缘层形成为将鳍结构1020嵌入其中。绝缘层1030包括一个或多个绝缘材料层，例如，通过LPCVD(低压化学汽相沉积)、等离子CVD或可流动CVD形成的二氧化硅、氮氧化硅和/或氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层1030由SOG、SiO、SiON、SiOCN和/或氟掺杂的硅酸盐玻璃(FSG)的一层或多层形成。在一些实施例中，在形成隔离绝缘层130之前，在衬底1010和鳍结构1020的底部分的侧壁上方形成一个或多个衬垫层(未示出)。
下一步，如图15C所示，通过使用一个或多个光刻和蚀刻操作在隔离绝缘层1030中形成沟槽开口1035。
在一些实施例中，在沟槽开口中形成衬垫绝缘层1040之后，如图16A所示，在沟槽开口中填充导电材料1050。衬垫层1040包括氧化硅、氮化硅、SiON、SiOC、SiOCN中的一种或多种或任何其它合适的材料。导电材料1050包括通过ALD、PVD、CVD、镀或任何其它合适的方法形成的一种或多种导电材料，诸如掺杂的多晶硅、W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr。在形成导电材料1050之后，，实施诸如化学机械抛光(CMP)操作的平坦化操作。
随后，如图16B所示，将导电材料1050向下凹进至给定深度以形成上部开口1045。如图16C所示，用绝缘材料1055填充上部开口1045。绝缘材料1055包括氧化硅、氮化硅、SiON、SiOC、SiOCN中的一种或多种或任何其它合适的材料。
在形成绝缘材料1055之后，实施回蚀操作以暴露鳍结构1020的上部，如图17A和图17B所示。在一些实施例中，使用单蚀刻工艺或包括干蚀刻、化学蚀刻或湿清洁工艺的多个蚀刻工艺使隔离绝缘层1030、衬垫层1040和绝缘材料1055凹进。在一些实施例中，硬掩模图案1025也被去除。
如图17A所示，部分绝缘材料1055保留在导电材料1050上，其对应于掩埋电源线310或320。图17C示出了形成掩埋电源线1050(310或320)之后的平面图。在一些实施例中，将掩埋电源线1050切割成用于不同电势的布线片。
下一步，如图18A至图18C所示，形成一个或多个栅极结构1060。在一些实施例中，栅极结构1060是随后由金属栅电极替换的牺牲栅极结构。在一些实施例中，牺牲栅极结构1060包括结构栅极介电层1062和结构栅电极层1064。此外，在牺牲栅电极的相对侧面上形成有栅极侧壁间隔件1065。
伪栅极介电层的毯式层形成在暴露的鳍结构上方。伪栅极介电层包括氧化硅、氮化硅和/或氧氮化硅的一层或多层。然后将伪栅电极层沉积在伪栅极介电层上，从而使得鳍结构完全嵌入在伪栅电极层中。伪栅电极层包括硅，诸如多晶硅或非晶硅。在一些实施例中，伪栅电极层经受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合适的工艺沉积伪栅极介电层1062和伪栅电极层1064。随后，在伪栅电极层上方形成掩模层。在一些实施例中，掩模层包括垫SiN层和氧化硅掩模层。下一步，对掩模层实施图案化操作，从而形成硬掩模图案，并且将伪栅电极层图案化成伪栅电极，如图18A和图18B所示。伪栅极结构形成在鳍结构的将成为沟道区域的部分上方。伪栅极结构限定CFET的沟道区域。
在形成牺牲栅极结构1060之后，形成层间介电(ILD)层1080，如图19A和图19B所示。在一些实施例中，在形成ILD层之前，形成蚀刻停止层(未示出)。蚀刻停止层由氮化硅或基于氮化硅的材料(例如，SiON、SiCN或SiOCN)制成。用于ILD层的材料包括含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于ILD层1080。在形成ILD层1080之后，实施诸如回蚀工艺和/或化学机械抛光(CMP)工艺的平坦化操作以暴露牺牲栅电极层1064。
然后，去除牺牲栅电极1064和牺牲栅极介电层1062，从而形成如图20A和图20B所示的栅极间隔1068。可以使用等离子干蚀刻和/或湿蚀刻来去除牺牲栅极结构1064。当牺牲栅电极1064是多晶硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极1064。伪栅极介电层1062也通过湿蚀刻和/或干蚀刻去除。
在栅极结构1068中暴露鳍结构之后，去除第二半导体层1024，从而形成半导体布线结构1022(第一半导体层)，如图21A和图21B所示。
当第一半导体层1022是Si并且第二半导体层1024是SiGe时，可以使用湿蚀刻剂选择性地去除第二半导体层1024，湿蚀刻剂诸如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、氢氧化钾(KOH)溶液、盐酸(HCl)溶液或热氨溶液。如图21B所示，第二半导体层1024保留在源极/漏极区域中。
然后，如图22A至图22C所示，形成金属栅极结构1090。在形成作为沟道区域的第一半导体层1022的半导体线(鳍)之后，在每个沟道区域(第一半导体层1022的线或鳍)的周围形成栅极介电层1092，并且在栅极介电层1092上形成栅电极层。
在某些实施例中，栅极介电层1092包括一个或多个介电材料层，介电材料诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层1092包括形成在沟道层和介电材料之间的界面层(未示出)。栅极介电层1092可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，使用诸如ALD的高度共形沉积工艺来形成栅极介电层1092，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。
栅电极层1096形成在栅极介电层1092上以围绕每个沟道层。栅电极层1096包括一个或多个导电材料层，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。可以通过CVD、ALD、电镀或其它合适的方法来形成栅电极层1096。栅电极层1096也沉积在第一ILD层1080的上表面上方，并且通过使用例如CMP平坦化形成在第一ILD层1080上方的栅极介电层1092和栅电极层1096，直至露出第一ILD层1080的顶面。
在本发明的某些实施例中，一个或多个功函调整层1094插入在栅极介电层1092和栅电极1906之间。功函调整层1094由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或两种或多种这些材料的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层1094，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层1094。功函调整层1094可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺形成。
在形成金属栅极结构之后，通过CVD或其它合适的方法在第一ILD层1080上方形成第二ILD层。第二ILD层的材料可以与第一ILD层相同或不同。在以下附图中，第一ILD层1080和第二ILD层的组合称为ILD层1085。
然后，如图23A和图23B所示，通过使用一个或多个光刻和蚀刻操作，图案化ILD层1085以暴露鳍结构的源极/漏极区域的一部分以形成开口1088。
随后，如图24A和图24B所示，去除源极/漏极区域中的第二半导体层1024。当第一半导体层1022是Si并且第二半导体层1024是SiGe时，可以使用湿蚀刻剂选择性地去除第二半导体层1024，湿蚀刻剂诸如但不限于NH4OH、TMAH、EDP、KOH溶液、HCl溶液或热氨溶液。在一些实施例中，内部间隔件1100形成在金属栅极结构的端面上。
此外，去除绝缘材料层1055，并且然后如图25A和图25B所示，在开口中形成一个或多个导电材料层1200作为源极/漏极电极，以与半导体线(鳍)的源极/漏极区域接触，该半导体线(鳍)在一些实施例中是NMOS的鳍110。图25C是平面图。导电材料层1200也与掩埋电源线1050接触，因此，NMOS的源极电连接至掩埋电源线1050。在一些实施例中，导电材料层(源极/漏极电极)1200是Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN或任何其它合适的材料的一层或多层。在一些实施例中，如图25D所示，在NMOS的漏极区域上方形成导电层(源极/漏极电极)1200。
然后，如图26A和图26B所示，在源极/漏极电极1200上方形成绝缘层1300。绝缘层1300是氧化硅、氮氧化硅、氮化硅、低k材料中的一种或多种或任何其它合适的绝缘材料。
下一步，如图27A所示，通过使用一个或多个光刻操作来图案化绝缘层1300以形成开口，并且用一个或多个导电材料层1350填充开口，以与NMOS的鳍110(第一半导体层1022)的源极/漏极区域和PMOS的鳍210(第一半导体层1022)的源极/漏极区域接触。
此外，如图27B所示，通过使用一个或多个光刻操作来图案化绝缘层1300以形成开口，并且用一个或多个导电材料层1400填充开口，以与PMOS的鳍210(第一半导体层1022)的源极/漏极区域接触。
如图25D所示，当在NMOS的鳍110的源极和漏极区域上形成源极/漏极接触件1200时，如图28A和图28B所示，源极/漏极接触件1350形成为与源极/漏极接触件1200接触。
本文描述的各个实施例或实例提供了超越现有技术的若干优势。例如，在本发明中，由于不同导电类型的GAA FET垂直堆叠，并且电源线VDD和VSS在垂直方向上设置在不同的层级处，可以减小诸如SRAM的半导体器件的面积。
应当理解，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的一个方面，具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)和设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线中的一个位于第一GAA FET之下，而第一电源线和第二电源线中的另一个位于第二GAA FET之上。在以上和以下的一个或多个实施例中，位于第一GAA FET之下的第一电源线和第二电源线中的一个通过底部通孔接触件耦接至第一GAAFET。在以上和以下的一个或多个实施例中，位于第二GAA FET之上的第一电源线和第二电源线中的另一个通过顶部通孔接触件耦接至第二GAA FET。在以上和以下的一个或多个实施例中，第一GAA FET为n型FET，而第二GAA FET为p型FET，第一电源线为VSS，而第二电源线为VDD，并且第一电源线位于第一GAA FET之下，第二电源线位于第二GAA FET之上。在以上和以下的一个或多个实施例中，第一GAA FET是p型FET，而第二GAA FET是n型FET，第一电源线是VDD，而第二电源线是VSS，并且第一电源线位于第一GAA FET之下，而第二电源线位于第二GAA FET之上。在以上和以下的一个或多个实施例中，第一GAA FET和第二GAA FET共享栅极，并且标准单元是反相器电路。
根据本发明的另一方面，具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)和设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线中的一个位于与第一GAA FET相同的层级，而第一电源线和第二电源线中的另一个位于第二GAA FET之上。在以上和以下的一个或多个实施例中，位于第二GAA FET之上的第一电源线和第二电源线中的另一个通过顶部通孔接触件耦接至第二GAA FET。在以上和以下的一个或多个实施例中，第一GAA FET为n型FET，而第二GAA FET为p型FET，第一电源线为VSS，而第二电源线为VDD，并且第一电源线位于与第一GAAFET相同的层级，而第二电源线位于第二GAA FET之上。在以上和以下的一个或多个实施例中，第一GAA FET包括与第一GAA FET的源极接触的源极接触件，并且第一电源线直接连接至源极接触件。在以上和以下的一个或多个实施例中，第一GAA FET是p型FET，而第二GAAFET是n型FET，第一电源线是VDD，而第二电源线是VSS，并且第一电源线位于与第一GAA FET相同的层级，而第二电源线位于第二GAA FET之上。在以上和以下的一个或多个实施例中，第一GAA FET包括与第一GAA FET的漏极接触的漏极接触件，并且第一电源线直接连接至漏极接触件。在以上和以下的一个或多个实施例中，第一GAA FET和第二GAA FET共享栅极，并且标准单元是反相器电路。
根据本发明的另一方面，具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)和设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线中的一个位于与第一GAA FET相同的层级，而第一电源线和第二电源线中的另一个位于与第二GAA FET相同的层级。在以上和以下的一个或多个实施例中，第一GAA FET为n型FET，而第二GAA FET为p型FET，第一电源线为VSS，而第二电源线为VDD，并且第一电源线位于与第一GAA FET相同的层级，而第二电源线位于与第二GAAFET相同的层级。在以上和以下的一个或多个实施例中，第一GAA FET包括与第一GAA FET的源极接触的源极接触件，第二GAA FET包括与第二GAA FET的漏极接触的漏极接触件，第一电源线直接连接至源极接触件，而第二电源线直接连接至漏极接触件。在以上和以下的一个或多个实施例中，第一GAA FET是p型FET，而第二GAA FET是n型FET，第一电源线是VDD，而第二电源线是VSS，并且第一电源线位于与第一GAA FET相同的层级，而第二电源线位于与第二GAA FET相同的层级。在以上和以下的一个或多个实施例中，第一GAA FET包括与第一GAA FET的漏极接触的漏极接触件，第二GAA FET包括与第一GAA FET的源极接触的源极接触件，第一电源线直接连接至漏极接触件，而第二电源线直接连接至源极接触件。在以上和以下的一个或多个实施例中，第一GAA FET和第二GAA FET共享栅极，并且标准单元是反相器电路。在以上和以下的一个或多个实施例中，第一GAA FET的沟道由与第二GAA FET的沟道相同的材料制成。
根据本发明的另一方面，具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)和设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线中的一个位于第一GAA FET之下，而第一电源线和第二电源线中的另一个位于与第二GAA FET相同的层级。在以上和以下的一个或多个实施例中，位于第一GAA FET之下的第一电源线和第二电源线中的一个通过底部通孔接触件耦接至第一GAA FET。在以上和以下的一个或多个实施例中，第一GAA FET为n型FET，而第二GAAFET为p型FET，第一电源线为VSS，而第二电源线为VDD，并且第一电源线位于第一GAA FET之下，而第二电源线位于与第二GAA FET相同的层级。在以上和以下的一个或多个实施例中，第二GAA FET包括与第二GAA FET的漏极接触的漏极接触件，并且第二电源线直接连接至源极接触件。在以上和以下的一个或多个实施例中，第一GAA FET是p型FET，而第二GAA FET是n型FET，第一电源线是VDD，而第二电源线是VSS，并且第一电源线位于第一GAA FET之下，而第二电源线位于与第二GAA FET相同的层级。在以上和以下的一个或多个实施例中，第二GAA FET包括与第二GAA FET的源极接触的源极接触件，并且第二电源线直接连接至源极接触件。在以上和以下的一个或多个实施例中，第一GAA FET和第二GAA FET共享栅极，并且标准单元是反相器电路。
根据本发明的另一方面，具有标准单元的半导体器件包括第一电源线、第二电源线、设置在衬底上方的第一全环栅场效应晶体管(GAA FET)和设置在第一GAA FET之上的第二GAA FET。第一电源线和第二电源线位于彼此垂直不同的层级处。
根据本发明的另一方面，在制造具有标准单元的半导体器件的方法中，在设置在衬底上方的隔离绝缘层中的两个鳍结构之间形成掩埋电源线，形成垂直堆叠的互补MOSFET(CFET)，包括第一全环栅FET(GAA FET)和堆叠在第一GAA FET上方的第二GAA FET，在CFET上方形成上部电源线，第一GAA FET的源极连接至掩埋电源线，并且第二GAA FET的源极连接至上部电源线。
在一些实施例中，具有标准单元的半导体器件，包括：第一电源线；第二电源线；第一全环栅场效应晶体管(GAA FET)，设置在衬底上方；以及第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上，其中：所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管共享栅极，以及所述第一电源线和所述第二电源线位于彼此垂直不同的层级处。
在以上和以下的一个或多个实施例中，所述第一电源线和所述第二电源线中的一个位于所述第一全环栅场效应晶体管之下，并且所述第一电源线和所述第二电源线中的另一个位于所述第二全环栅场效应晶体管之上。
在以上和以下的一个或多个实施例中，位于所述第一全环栅场效应晶体管之下的所述第一电源线和所述第二电源线中的一个通过底部通孔接触件耦接至所述第一全环栅场效应晶体管。
在以上和以下的一个或多个实施例中，位于所述第二全环栅场效应晶体管之上的所述第一电源线和所述第二电源线中的另一个通过顶部通孔接触件耦接至所述第二全环栅场效应晶体管。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管是n型FET，而所述第二全环栅场效应晶体管是p型FET，所述第一电源线提供的电势低于所述第二电源线，以及所述第一电源线位于所述第一全环栅场效应晶体管之下，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管是p型FET，而所述第二全环栅场效应晶体管是n型FET，所述第一电源线提供的电势高于所述第二电源线，以及所述第一电源线位于所述第一全环栅场效应晶体管之下，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
在以上和以下的一个或多个实施例中，所述第一电源线和所述第二电源线中的一个位于与所述第一全环栅场效应晶体管相同的层级，以及所述第一电源线和所述第二电源线中的另一个位于所述第二全环栅场效应晶体管之上。
在以上和以下的一个或多个实施例中，位于所述第二全环栅场效应晶体管之上的所述第一电源线和所述第二电源线中的另一个通过顶部通孔接触件耦接至所述第二全环栅场效应晶体管。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管是n型FET，而所述第二全环栅场效应晶体管是p型FET，所述第一电源线提供的电势低于所述第二电源线，以及所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的源极接触的源极接触件，以及所述第一电源线直接连接至所述源极接触件。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管是p型FET，而所述第二全环栅场效应晶体管是n型FET，所述第一电源线提供的电势高于所述第二电源线，以及所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的漏极接触的漏极接触件，以及所述第一电源线直接连接至所述漏极接触件。
在以上和以下的一个或多个实施例中，所述第一电源线和所述第二电源线中的一个位于与所述第一全环栅场效应晶体管相同的层级，并且所述第一电源线和所述第二电源线中的另一个位于与所述第二全环栅场效应晶体管相同的层级。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管是n型FET，而所述第二全环栅场效应晶体管是p型FET，所述第一电源线提供的电势低于所述第二电源线，以及所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于与所述第二全环栅场效应晶体管相同的层级。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的源极接触的源极接触件，所述第二全环栅场效应晶体管包括与所述第二全环栅场效应晶体管的漏极接触的漏极接触件，所述第一电源线直接连接至所述源极接触件，以及所述第二电源线直接连接至所述漏极接触件。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管是p型FET，而所述第二全环栅场效应晶体管是n型FET，所述第一电源线提供的电势高于所述第二电源线，并且所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于与所述第二全环栅场效应晶体管相同的层级。
在以上和以下的一个或多个实施例中，所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的漏极接触的漏极接触件，所述第二全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的源极接触的源极接触件，所述第一电源线直接连接至所述漏极接触件，并且所述第二电源线直接连接至所述源极接触件。
在以上和以下的一个或多个实施例中，所述第一电源线和所述第二电源线中的一个位于所述第一全环栅场效应晶体管之下，以及所述第一电源线和所述第二电源线中的另一个位于与所述第二全环栅场效应晶体管相同的层级。
在一些实施例中，具有标准单元的半导体器件，包括：第一全环栅场效应晶体管(GAA FET)，设置在衬底上方；第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上；第一电源线，连接至所述第一全环栅场效应晶体管；以及第二电源线，连接至所述第二全环栅场效应晶体管，其中：所述第一电源线掩埋在隔离绝缘层中，并且所述第二电源线位于所述第二GAA FET之上。
在一些实施例中，制造具有标准单元的半导体器件的方法，该方法包括：在设置在衬底上方的隔离绝缘层中的两个鳍结构之间形成掩埋电源线；形成垂直堆叠的互补MOSFET(CFET)，包括第一全环栅FET(GAA FET)和堆叠在所述第一全环栅场效应晶体管上方的第二全环栅场效应晶体管；在所述互补MOS FET上方形成上部电源线；将所述第一全环栅场效应晶体管的源极连接至所述掩埋电源线；以及将所述第二全环栅场效应晶体管的源极连接至所述上部电源线。
上面概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例或实例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种具有标准单元的半导体器件，包括：
第一电源线；
第二电源线；
第一全环栅场效应晶体管，设置在衬底上方；以及
第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上，其中：
所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管共享栅极，以及
所述第一电源线和所述第二电源线位于彼此垂直不同的层级处，所述第一电源线和所述第二电源线中的一个位于所述第一全环栅场效应晶体管之下，并且所述第一电源线和所述第二电源线中的另一个位于所述第二全环栅场效应晶体管之上。
2.根据权利要求1所述的半导体器件，其中，所述第一全环栅场效应晶体管是第一导电类型场效应晶体管，而所述第二全环栅场效应晶体管是与所述第一导电类型不同的第二导电类型场效应晶体管。
3.根据权利要求2所述的半导体器件，其中，位于所述第一全环栅场效应晶体管之下的所述第一电源线和所述第二电源线中的一个通过底部通孔接触件耦接至所述第一全环栅场效应晶体管。
4.根据权利要求2所述的半导体器件，其中，位于所述第二全环栅场效应晶体管之上的所述第一电源线和所述第二电源线中的另一个通过顶部通孔接触件耦接至所述第二全环栅场效应晶体管。
5.根据权利要求2所述的半导体器件，其中：
所述第一全环栅场效应晶体管是n型FET，而所述第二全环栅场效应晶体管是p型FET，
所述第一电源线提供的电势低于所述第二电源线，以及
所述第一电源线位于所述第一全环栅场效应晶体管之下，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
6.根据权利要求2所述的半导体器件，其中：
所述第一全环栅场效应晶体管是p型FET，而所述第二全环栅场效应晶体管是n型FET，
所述第一电源线提供的电势高于所述第二电源线，以及
所述第一电源线位于所述第一全环栅场效应晶体管之下，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
7.一种具有标准单元的半导体器件，包括：
第一电源线；
第二电源线；
第一全环栅场效应晶体管，设置在衬底上方；以及
第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上，其中：
所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管共享栅极，以及
所述第一电源线和所述第二电源线位于彼此垂直不同的层级处，
其中：所述第一电源线和所述第二电源线中的一个位于与所述第一全环栅场效应晶体管相同的层级，以及
所述第一电源线和所述第二电源线中的另一个位于所述第二全环栅场效应晶体管之上。
8.根据权利要求7所述的半导体器件，其中，位于所述第二全环栅场效应晶体管之上的所述第一电源线和所述第二电源线中的另一个通过顶部通孔接触件耦接至所述第二全环栅场效应晶体管。
9.根据权利要求7所述的半导体器件，其中：
所述第一全环栅场效应晶体管是n型FET，而所述第二全环栅场效应晶体管是p型FET，
所述第一电源线提供的电势低于所述第二电源线，以及
所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
10.根据权利要求9所述的半导体器件，其中：
所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的源极接触的源极接触件，以及
所述第一电源线直接连接至所述源极接触件。
11.根据权利要求7所述的半导体器件，其中：
所述第一全环栅场效应晶体管是p型FET，而所述第二全环栅场效应晶体管是n型FET，
所述第一电源线提供的电势高于所述第二电源线，以及
所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于所述第二全环栅场效应晶体管之上。
12.根据权利要求11所述的半导体器件，其中：
所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的漏极接触的漏极接触件，以及
所述第一电源线直接连接至所述漏极接触件。
13.一种具有标准单元的半导体器件，包括：
第一电源线；
第二电源线；
第一全环栅场效应晶体管，设置在衬底上方；以及
第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上，其中：
所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管共享栅极，以及
所述第一电源线和所述第二电源线位于彼此垂直不同的层级处，
其中：所述第一电源线和所述第二电源线中的一个位于与所述第一全环栅场效应晶体管相同的层级，并且
所述第一电源线和所述第二电源线中的另一个位于与所述第二全环栅场效应晶体管相同的层级。
14.根据权利要求13所述的半导体器件，其中：
所述第一全环栅场效应晶体管是n型FET，而所述第二全环栅场效应晶体管是p型FET，
所述第一电源线提供的电势低于所述第二电源线，以及
所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于与所述第二全环栅场效应晶体管相同的层级。
15.根据权利要求14所述的半导体器件，其中：
所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的源极接触的源极接触件，
所述第二全环栅场效应晶体管包括与所述第二全环栅场效应晶体管的漏极接触的漏极接触件，
所述第一电源线直接连接至所述源极接触件，以及
所述第二电源线直接连接至所述漏极接触件。
16.根据权利要求13所述的半导体器件，其中：
所述第一全环栅场效应晶体管是p型FET，而所述第二全环栅场效应晶体管是n型FET，
所述第一电源线提供的电势高于所述第二电源线，并且
所述第一电源线位于与所述第一全环栅场效应晶体管相同的层级，而所述第二电源线位于与所述第二全环栅场效应晶体管相同的层级。
17.根据权利要求16所述的半导体器件，其中：
所述第一全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的漏极接触的漏极接触件，
所述第二全环栅场效应晶体管包括与所述第一全环栅场效应晶体管的源极接触的源极接触件，
所述第一电源线直接连接至所述漏极接触件，并且
所述第二电源线直接连接至所述源极接触件。
18.一种具有标准单元的半导体器件，包括：
第一电源线；
第二电源线；
第一全环栅场效应晶体管，设置在衬底上方；以及
第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上，其中：
所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管共享栅极，以及
所述第一电源线和所述第二电源线位于彼此垂直不同的层级处，
其中，所述第一电源线和所述第二电源线中的一个位于所述第一全环栅场效应晶体管之下，以及所述第一电源线和所述第二电源线中的另一个位于与所述第二全环栅场效应晶体管相同的层级。
19.一种具有标准单元的半导体器件，包括：
第一全环栅场效应晶体管，设置在衬底上方；
第二全环栅场效应晶体管，设置在所述第一全环栅场效应晶体管之上；
第一电源线，连接至所述第一全环栅场效应晶体管；以及
第二电源线，连接至所述第二全环栅场效应晶体管，其中：
所述第一电源线掩埋在隔离绝缘层中，并且
所述第二电源线位于所述第二全环栅场效应晶体管之上。
20.一种制造具有标准单元的半导体器件的方法，所述方法包括：
在设置在衬底上方的隔离绝缘层中的两个鳍结构之间形成掩埋电源线；
形成垂直堆叠的互补MOS FET，包括第一全环栅场效应晶体管和堆叠在所述第一全环栅场效应晶体管上方的第二全环栅场效应晶体管；
在所述互补MOS FET上方形成上部电源线；
将所述第一全环栅场效应晶体管的源极连接至所述掩埋电源线；以及
将所述第二全环栅场效应晶体管的源极连接至所述上部电源线。
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