KR20090079513A - 3차원적으로 배열된 메모리 셀들을 갖는 메모리 장치 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 143
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims description 32
- 238000003860 storage Methods 0.000 claims description 28
- 230000008859 change Effects 0.000 claims description 13
- 239000007769 metal material Substances 0.000 claims description 11
- 230000000694 effects Effects 0.000 claims description 7
- 238000007667 floating Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 230000002093 peripheral effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000005290 antiferromagnetic effect Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 1
- 230000005291 magnetic effect Effects 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- General Physics & Mathematics (AREA)
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Abstract
3차원적으로 배열된 메모리 셀들을 갖는 메모리 장치를 제공한다. 이 장치는 반도체기판 상에 3차원적으로 배열되는 메모리 요소들, 메모리 요소들을 반도체기판에 실질적으로 평행한 방향으로 연결하는 제 1 배선들, 메모리 요소들을 반도체기판에 실질적으로 수직한 방향으로 연결하는 제 2 배선들 및 기판 상에 2차원적으로 배열되어 제 2 배선들에 접속하는 제어 소자들을 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 갖는 메모리 장치에 관한 것이다.
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는, 3차원적으로 배열된 메모리 셀들을 구비하는 메모리 장치에 관한 것이다.
메모리 장치의 집적도를 증가시키기 위한 다양한 시도들이 있어 왔다. 메모리 장치의 집적도는 단위 면적 당 집적되는 메모리 셀의 수로서 정의될 수 있기 때문에, 이러한 집적도의 증가를 위한 가장 대표적인 노력은 단위 메모리 셀의 크기를 줄이는 방식(즉, 패턴을 미세하게 형성하는 방식)으로 이루어져 왔으며, 무어(Moore)의 법칙은 이러한 패턴 미세화를 통한 집적도의 증가를 잘 설명해 왔다.
한편, 패턴의 선폭은 사진 공정 기술의 수준에 주로 결정된다. 하지만, x-선의 파장 대역보다 짧은 파장의 빛을 패턴 전사를 위한 노광 공정에 사용하기는 어렵기 때문에, 종래의 사진 공정 기술의 진보를 통한 메모리 장치의 집적도 증가는 더 이상 어려울 것으로 예견되고 있다. 비록, 전자 빔을 이용하는 기술들이 이 러한 한계를 극복하기 위해 제안되고 있지만, 전자 빔 장치가 고가일 뿐만 아니라 대면적 웨이퍼에 적용하기 어렵기 때문에 반도체 대량 생산에 적용되기 위해서는 더 많은 연구가 필요하다.
메모리 셀들을 3차원적으로 배열하는 방법들이, 메모리 장치의 집적도를 증가시키기 위한 또다른 방법으로, 최근 소개되고 있다. 하지만, 종래의 메모리 반도체 장치들은 우수한 반도체 특성을 제공하는 실리콘을 필요로 하기 때문에, 이 방법들은 실리콘 기판 상에 단결정 실리콘막을 별도로 형성하는 것이 요구된다. 이러한 요구는 알려진 에피택시얼 기술 또는 웨이퍼 본딩 기술 등을 통해 충족될 수 있지만, 이러한 기술들은 높은 제조 비용, 낮은 생산성 및 복잡하면서 어려운 제조 공정과 같은 문제들을 갖는다.
또한, 증착 공정을 통해 형성될 수 있는 다결정 실리콘을 트랜지스터의 채널로 사용하는 방법을 통해 3차원 메모리 셀들을 구현하는 기술들이 제안되고 있다. 하지만, 다결정 실리콘은 단결정 실리콘에 비해 전기적 특성이 좋지 않기 때문에, 이러한 기술을 통한 메모리 장치들은 우수한 전기적 특성을 제공하기 어렵다.
한편, 메모리 셀들 각각이 독립적으로 읽어질 수 있기 위해서는, 이들 각각에 연결되는 워드 라인들 및 비트라인들은 독립적으로 제어될 수 있어야 한다. 따라서, 메모리 셀들이 3차원적으로 배열될 경우, 워드라인들 및 비트라인들의 개수가 급격하게 증가되기 때문에, 이들을 제어하기 위한 드라이버 트랜지스터들의 수 역시 급격하게 증가한다. 드라이버 트랜지스터들은 우수한 전기적 특성을 제공할 수 있는 실리콘 기판 상에 형성되는 것이 요구되기 때문에, 이들의 개수 증가는 메 모리 장치의 집적 효율을 감소시킬 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화된 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 저렴하면서 단순한 제조 공정을 통해 제조할 수 있는 고집적화된 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 드라이버 트랜지스터들의 수를 줄일 수 있는 고집적화된 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 3차원적으로 배열되는 메모리 셀들을 구비하되 다층 단결정 실리콘 구조를 형성할 필요가 없는 메모리 장치를 제공하는 데 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 3차원적으로 배열된 메모리 요소들을 구비하는 메모리 소자를 제공한다. 이 소자는 반도체기판 상에 3차원적으로 배열되는 메모리 요소들; 상기 메모리 요소들을 상기 반도체기판에 실질적으로 평행한 방향으로 연결하는 제 1 배선들; 상기 메모리 요소들을 상기 반도체기판에 실질적으로 수직한 방향으로 연결하는 제 2 배선들; 및 상기 기판 상에 2차원적으로 배열되어 상기 제 2 배선들에 접속하는 제어 소자들을 포함한다.
본 발명에 따르면, 상기 메모리 요소는 전하 저장을 위한 구조체, 강유전 특성을 이용하는 정보 저장체, 상변화에 따른 저항 변화 특성을 이용하는 정보 저장체 및 자기저항 효과를 이용한 정보 저장체 중의 한가지를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제어 소자들 각각은 상기 제 2 배선과 외부 회로 사이의 전기적 연결 상태를 제어하는 접근 제어 회로를 구성할 수 있다. 이때, 상기 제 2 배선은 상기 제어 소자에 의해 상기 외부 회로에 전기적으로 연결되지 않을 경우 플로팅 상태가 되도록, 절연성 물질들, 절연성 물질에 둘러싸인 도전 패턴 및 pn 접합 중의 적어도 하나에 의해 전기적으로 고립될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제어 소자들은 읽기 단계에서 상기 제 2 배선의 전위 또는 상기 제 2 배선을 흐르는 전류를 센싱하는 센싱 회로를 구성할 수 있다. 이때, 상기 센싱 회로는 복수개의 상기 제어 소자들로 구성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 읽기 단계에서 상기 제 2 배선의 전위 또는 상기 제 2 배선을 흐르는 전류는, 해당 제 2 배선에 연결된 메모리 요소들에 연결되는, 소정의 선택된 제 1 배선에 인가되는 전압 및 상기 선택된 제 1 배선에 연결된 메모리 요소에 저장된 정보에 의해 결정된다.
본 발명의 일 실시예에 따르면, 상기 메모리 구조체들 각각은 상기 반도체기판에서 선택되는 소정의 기준점으로부터의 공간 좌표가 (x, y, z)인 위치들에 배치되고, 상기 제 1 배선들은 상기 반도체기판 상에 차례로 적층된 다층 배선 구조를 형성하면서, 그 각각은 동일한 z 좌표를 갖는 상기 메모리 구조체들 중의 적어도 하나를 연결할 수 있다. 이때, 하나의 상기 제 2 배선에는 동일한 x 좌표, 동일한 y 좌표 및 서로 다른 복수개의 z 좌표들을 갖는 복수개의 메모리 구조체들이 공 통으로 연결될 수 있다. 또는, 하나의 상기 제 2 배선에는 동일한 x 좌표, 서로 다른 복수개의 y 좌표들 및 서로 다른 복수개의 z 좌표들에 배치된 복수개의 메모리 구조체들이 공통으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 배선으로부터 상기 반도체기판의 상부면에 평행한 방향으로 연장되어 상기 메모리 요소에 연결되는 국부 배선을 더 포함하되, 하나의 상기 국부 배선에는 적어도 하나의 메모리 요소들이 병렬로 연결될 수 있다. 이때, 하나의 상기 제 2 배선에 공통으로 연결되는 메모리 구조체들 각각은 서로 다른 상기 제 1 배선들에 각각 연결된다.
본 발명의 일 실시예에 따르면, 소정의 제 2 배선에 연결된 소정의 메모리 구조체에 접속하는 제 1 배선 및 다른 제 2 배선에 연결된 다른 메모리 구조체에 접속하는 제 1 배선은 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 및 제 2 배선들은 금속 물질들 중의 적어도 하나를 포함할 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판 상에 3차원적으로 배열되는 국부 메모리 스트링들을 포함하는 셀 어레이 구조체; 상기 반도체기판 상에 2차원적으로 배열되는 제어 소자들을 포함하면서, 상기 셀 어레이 구조체가 배치되는 영역 아래에 배치되는 제어 구조체; 및 상기 반도체기판 상에 2차원적으로 배열되어 상기 제어 소자와 상기 국부 메모리 스트링을 연결하는 수직 배선들을 구비하되, 상기 국부 메모리 스트링 각각은 상기 수직 배선으로부터 연장된 국부 배선 및 상기 국부 배선에 병렬로 연결되는 복수개의 메모리 요소들을 구비하 고, 상기 제어 소자들은 상기 수직 배선의 전위 또는 상기 수직 배선을 흐르는 전류를 센싱하는 센스 앰프 회로를 구성하는 것을 특징으로 하는 메모리 소자를 제공한다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판 상에 3차원적으로 배열되되, 상기 반도체기판의 상부면에 실질적으로 평행한 길이 방향을 갖는 제 1 배선들; 반도체기판 상에 2차원적으로 배열되되, 상기 반도체기판의 상부면에 실질적으로 수직한 길이 방향을 갖는 제 2 배선들; 및 상기 제 2 배선들에 병렬로 연결되면서, 상기 반도체기판 상에 3차원적으로 배열되는 메모리 요소들을 포함하되, 소정의 메모리 요소에 연결된 소정의 제 1 배선 및 다른 메모리 요소에 연결된 다른 제 1 배선은 서로 전기적으로 연결되는 것을 특징으로 하는 메모리 소자를 제공한다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판 상에 3차원적으로 배열되는 국부 메모리 스트링들을 포함하는 셀 어레이 구조체; 상기 반도체기판 상에 2차원적으로 배열되는 제어 소자들을 포함하면서, 상기 셀 어레이 구조체가 배치되는 영역 아래에 배치되는 제어 구조체; 및 상기 반도체기판 상에 2차원적으로 배열되어 상기 제어 소자와 상기 국부 메모리 스트링을 연결하는 수직 배선들을 구비하되, 상기 국부 메모리 스트링 각각은 상기 수직 배선에 병렬로 연결되는 복수개의 메모리 요소들을 구비하고, 상기 국부 배선 및 상기 수직 배선은 금속 물질들 중의 한가지로 형성되는 것을 특징으로 하는 메모리 소자를 제공한다.
본 발명에 따르면, 메모리 셀들의 일 단들을 연결하는 제 2 배선들은 2차원적으로 배열되면서 그 각각의 전위는 독립적으로 제어될 수 있도록 구성된다. 이에 따라, 본 발명에 따르면, 저렴하면서 단순한 제조 공정을 통해 제조할 수 있는 고집적화된 메모리 장치를 제조할 수 있다. 또한, 본 발명에 따르면, 드라이버 트랜지스터들의 수를 줄일 수 있기 때문에, 메모리 장치의 집적도를 증가시킬 수 있다. 또한, 본 발명에 따르면, 반도체 기판의 상부에 트랜지스터의 채널을 위한 실리콘을 형성할 필요가 없기 때문에, 제조 비용 및 제조 방법에서 장점을 갖는다.
도 1은 본 발명에 따른 메모리 장치를 개략적으로 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 따른 메모리 장치는 반도체기판(100), 상기 반도체기판(100) 상에 집적되는 기능 회로 구조체(110) 및 상기 기능 회로 구조체(110) 상에 배치되는 메모리 셀 어레이 구조체(120)를 포함한다. 상기 반도체기판(100)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PPR)을 포함하며, 상기 메모리 셀 어레이 구조체(120)는 상기 셀 어레이 영역(CAR)의 내에 배치되며, 3차원적으로 배열되는 메모리 요소들을 구비한다. 상기 기능 회로 구조체(110)는 상기 셀 어레이 영역(CAR)에 배치되는 xy 회로 구조체(111) 및 상기 주변회로 영역(PPR)에 배치되는 z 회로 구조체(112) 및 주변회로 구조체(113)를 구비한다.
이때, 상기 z 회로 구조체(112)는 도시된 것처럼 상기 셀 어레이 영역(CAR) 주변에 배치되지만, 상기 z 회로 구조체(112)와 상기 셀 어레이 영역(CAR) 사이에 상기 주변회로 구조체(113)가 배치될 수도 있다. 이에 더하여, 본 발명의 일 실시예에 따르면, 이후 도 5를 참조하여 설명될 것처럼, 상기 z 회로 구조체(112)의 일부 또는 전부 또는 상기 주변회로 구조체(113)의 일부가 상기 셀 어레이 영역(CAR) 내에도 형성될 수 있다. 또한, 상기 xy 회로 구조체(111)는 일부분 상기 주변회로 영역(PPR)에 형성되거나 상기 주변회로 영역(PPR)으로 연장될 수도 있다.
도 2 및 도 3는 본 발명의 일 실시예에 따른 메모리 셀 어레이 구조체(120)를 설명하기 위한 단면도 및 사시도이다.
도 2 및 도 3를 참조하면, 상기 셀 어레이 구조체(120)는 상기 셀 어레이 영역(CAR) 상에 3차원적으로 배열되는 메모리 요소들, 상기 메모리 요소들(400)에 전기적으로 연결되는 복수개의 제 1 배선들(300) 및 복수개의 제 2 배선들(200)을 구비한다.
상기 메모리 요소들(400)은 상기 반도체기판(100)에서 선택되는 소정의 기준점으로부터의 공간 좌표가 (x, y, z)인 위치들에 배치될 수 있다. 이때, 알려진 것처럼, 고집적화를 위한 노력의 결과로서, 메모리 요소들을 연결하는 배선들이 반드시 직선일 필요는 없다. 즉, 상기 메모리 요소들은 서로 교차하지 않는 가상의 선들 상에 배치될 수 있으며, 이들 선들의 순서는 상기 메모리 셀의 위치를 기술하는 한 성분(즉, 하나의 좌표)로 해석될 수 있다. 이런 점에서, 메모리 요소들(400)의 좌표는 서로 수직(orthogonal)하면서 직선(straight line)인 x, y, z 축을 기준으로 정의될 필요는 없고, x, y, z 좌표들 각각은 서로 교차하지 않는 휘어진 라인 상에서의 위치를 기술하는 것으로 이해될 수 있다. 이에 더하여, 이후 사용될 "수 평적(lateral)" 및 "수직적(vertical)"의 용어들은 상기 반도체기판의 상부면(즉, xy 평면)에 대한 방향을 표현하는 것으로 이해될 수 있다.
상기 제 1 배선들(300) 각각은 상기 반도체기판(100)의 상부면에 평행한 길이 방향(즉, 장축 방향)을 가지면서 상기 메모리 요소들(400)을 수평적(laterally)으로 연결한다. 즉, 상기 제 1 배선들(300) 각각은 동일한 z 좌표를 갖는 복수개의 메모리 요소들(400)을 x 방향 또는 y 방향으로 연결한다. 결과적으로, 상기 제 1 배선(300)은 상기 반도체기판(100)에 평행한 방향을 따라 1차원적으로 배열되는 메모리 요소들(400)은 연결한다.
상기 제 2 배선들(200)은 상기 반도체기판(100) 상에 2차원적으로 배열되어 상기 메모리 요소들(400)을 상기 xy 회로 구조체(111)에 연결시킨다. 이때, 상기 제 2 배선(200)은 서로 다른 z 좌표를 갖는 복수개의 메모리 요소들(400)을 수직적(vertically)으로 연결한다. 이러한 수직적 연결을 위해, 상기 제 2 배선(200)은 차례로 적층된 플러그들(201)을 구비할 수 있다.
이에 더하여, 상기 제 2 배선(200)은 서로 다른 x 좌표들을 갖거나 서로 다른 y 좌표들을 갖는 복수개의 메모리 요소들(400)을 수평적으로 연결할 수 있다. 예를 들면, 같은 높이의 xy 평면 상에 배열되는 복수개의 메모리 요소들(400)이 하나의 제 2 배선(200)에 병렬로 연결될 수 있다. 이때, 상기 제 2 배선(200)에 병렬로 연결되는 복수개의 메모리 요소들(400)은 z 좌표는 동일하고, x 좌표 또는 y 좌표 중의 하나는 동일하고 다른 하나는 다를 수 있다.
상기 제 2 배선(200)에 의한 상기 메모리 요소들(400)의 수평적 연결들 위 해, 상기 제 2 배선(200)은 도시된 것처럼 상기 플러그(201)로부터 수평적으로 연장되는 국부 배선(202)을 더 포함할 수 있다. 하나의 플러그(201) 및 이에 연결되는 국부 배선(202)은 단위 배선 구조체(unit line structure)(210)를 구성한다. 이때, 상기 제 2 배선(200)은 상술한 것처럼 서로 다른 z 좌표를 갖는 복수개의 메모리 요소들(400)을 수직적으로 연결하도록, 서로 다른 높이에 배치되면서 서로 전기적으로 연결되는 복수개의 단위 배선 구조체들(210)을 구비할 수 있다. 한편, 상기 단위 배선 구조체(210)를 구성하는 상기 플러그(201) 및 상기 국부 배선(202)은 한번의 증착 및 패터닝 공정을 통해 일체(one body)로 형성될 수도 있다.
상술한 바에 따르면, 하나의 xz 평면 또는 하나의 yz 평면 상에 배치되는 복수개의 메모리 요소들(400)이 하나의 상기 제 2 배선(200)에 병렬로 연결된다. 예를 들면, 도 2 및 도 3은 하나의 yz 평면에 배치되는 복수개의 메모리 셀들(400)이 상기 제 2 배선(200)에 병렬로 연결되는 실시예를 도시한다. 한편, 하나의 평면과 이에 평행하지 않은 직선은 해당 평면 상의 한 점을 유니크(unique)하게 결정한다. 따라서, 상기 제 1 배선(300)이 상기 제 2 배선(200)에 의해 정의되는 상기 제 2 배선(200)에 중첩되는 yz 평면을 관통하는 방향으로 배치된다면, 상기 제 1 배선(300) 및 상기 제 2 배선(200)은 상기 메모리 요소들(400) 중의 하나를 유니크하게 선택할 수 있다. 본 발명에 따르면, 상기 제 1 배선들(300) 및 상기 제 2 배선들(200)은 이러한 조건을 충족시키도록 배치된다. 예를 들면, 상기 제 1 배선(300)은 상기 반도체기판(100)에 수직한 상기 플러그(201)의 길이 방향에 수직할 뿐만 아니라 상기 반도체기판(100)에 수평한 상기 국부 배선(202)의 길이 방향에도 수직 하게 형성된다.
한편, 본 발명에 따르면, 상기 제 2 배선(200)은 금속성 물질들 중의 적어도 한가지로 형성된다. 이 경우, 하나의 제 2 배선(200)이 복수개의 단위 배선 구조체들(210)로 구성되는 경우에조차, 금속성 물질의 낮은 비저항 특성에 의해 그 전기적 저항은 실리콘을 사용하는 경우에 비해 크게 감소될 수 있다. 이에 더하여, 단결정 실리콘막을 다층으로 형성하기 위해서는, 고비용이면서 제조 공정이 복잡하고 어려운 에피택시얼 기술 또는 웨이퍼 본딩 기술이 요구되지만, 금속성 물질들은 통상적인 화학적 기상증착 또는 스퍼터링 등과 같은 통상적인 물리적 기상 증착을 통해 형성될 수 있다. 상기 제 2 배선(200)을 위한 금속성 물질들로는, 텅스텐, 알루미늄 및 구리 등이 사용될 수 있으며, 알려진 베리어 금속막들 중의 적어도 하나를 더 포함할 수 있다. 하지만, 예시되지 않은 금속성 물질들 역시 본 발명을 위해 사용될 수 있음을 자명하다. 이에 더하여, 상기 제 1 배선(300) 역시 금속성 물질들 중의 적어도 한가지로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 메모리 요소(400)는 소정의 전위 우물(potential well) 내에 전하들을 가둘 수 있는 전하 저장을 위한 구조체일 수 있다. 예를 들면, 상기 메모리 요소(400)는 SONOS 및 TANOS 비휘발성 메모리들의 경우처럼, 풍부한 전하-트랩 사이트들을 갖는 실리콘 질화막 또는 실리콘 산화질화막을 포함하거나, 나노-크리스탈, 나노-도트 및 부유 폴리실리콘 등과 같은 비휘발성 메모리의 부유 전극을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 메모리 요소(400)는 상기 강유전 특 성을 제공하는 강유전막들 중의 하나를 포함하는 정보 저장체일 수 있다. 예를 들면, 상기 메모리 요소(400)는 알려진 FeRAM에서 사용되는 정보 저장체일 수 있으며, 상기 강유전막으로는 알려진 것처럼 PZT막이 가능하다.
본 발명의 또다른 실시예에 따르면, 상기 메모리 요소(400)는 물질의 상태에 따른 저항 특성의 변화를 이용하는 정보 저장체일 수 있다. 예를 들면, 상기 메모리 요소(400)는 물질의 결정 상태에 따라 저항 상태가 변하는 상변화막을 구비하는 정보저장체일 수 있다. 상기 상변화막은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 물질일 수 있다. 예를 들면, 상기 상변화막은 GST로 알려진 물질들 중의 한가지일 수 있다. 이에 더하여, 상기 메모리 요소(400)는 RRAM으로 알려진 반도체 장치들에서 사용되는 정보저장막을 포함하는 구조일 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 메모리 요소(400)는 자기 저항 효과를 이용하는 정보 저장체일 수 있다. 예를 들면, 상기 메모리 요소(400)는 거대자기저항 효과를 이용하는 GMR 소자 및 터널자기저항 효과를 이용하는 TMR 소자 중의 적어도 한가지를 포함할 수 있다. 보다 구체적으로, 상기 GMR 소자는 반강자성막들, 강자성막들 및 비자성막들을 이용하여 형성될 수 있고, 이때, 상기 비자성막은 한 쌍의 강자성막들 사이에 개재될 수 있다. 상기 TMR 소자는 한쌍의 강자성막들 사이에 개재되는 터널 절연막 및 상기 강자성막들 중의 하나에 접촉하는 반강자성막을 포함할 수 있다. 이때, 상기 터널 절연막은 알루미늄 산화막 또는 마그네슘 산화막일 수 있다.
본 발명에 따르면, 상기 메모리 요소들(400)은 공지된 문헌들에서 개시되는 다양한 정보 저장체들일 수 있다. 이때, 본원 발명의 기술적 사상은 이들 공지된 문헌에 개시되는 정보 저장체의 동작 원리 또는 제조 방법을 변경할 것을 요구하지 않는다는 점에서, 이 분야에 종사하는 통상의 지식을 가진 자가 본원 발명에 따른 메모리 장치를 구현하기 위해 본원이 출원하는 시점에서 공지된 문헌들에 개시되는 정보 저장체들 각각을 이용하거나 이들을 조합할 수 있음은 자명하다.
도 4 및 도 5는 본 발명에 따른 xy 회로 구조체(111)를 설명하기 위한 평면도들이다.
도 4를 참조하면, 본 발명에 따른 xy 회로 구조체(111)는 상기 반도체기판(100) 상에 2차원적으로 배열되는 단위 xy 회로들(UXYC)을 구비한다. 상기 단위 xy 회로들(UXYC) 각각은 상기 제 2 배선(200)의 최하단의 플러그들(201) 각각과 전기적으로 연결된다.
도 5를 참조하면, 본 발명에 따르면, 상기 xy 회로 구조체(111)의 상부에 3차원적으로 배열된 상기 메모리 요소들(400)의 효율적인 제어를 위해, 상기 메모리 셀 어레이 구조체(120)는 복수개의 메모리 요소들(400)을 포함하되 2차원적으로 배열되는 소정의 셀 블록들을 포함할 수 있다. 이 경우, 각 셀 블록들 사이의 셀 어레이 영역(CAR)에는 보조 영역(AR)이 형성될 수 있다. 한편, 상기 보조 영역(AR)이 상기 셀 블록들 사이에 정확하게 정렬될 필요는 없음은 자명하다. 즉, 이들이 서로 쉬프트되는 구성 역시 가능하다.
본 발명의 일 실시예에 따르면, 상기 보조 영역(AR)에는 상기 z 회로 구조 체(112)를 구성하는 회로들 또는 상기 주변회로 구조체(113)를 구성하는 회로들이 배치될 수도 있다. 예를 들면, 상기 보조 영역(AR)에는 상기 제 1 배선들(300) 및/또는 상기 제 2 배선들(200)에 연결되는 전류 또는 전압 증폭 회로들, 전압 생성 회로들 및 드라이버 소자들이 배치될 수 있다. 또는, 상기 보조 영역(AR)에는 상기 제 1 배선들(300) 또는 상기 제 2 배선들(200)의 효율적인 연결을 위한 배선 구조체들이 배치될 수 있다.
이때, 상기 단위 xy 회로(UXYC)는 도 6에 도시된 것처럼 이에 연결되는 상기 플러그(201)와 상기 주변 회로 구조체(113) 같은 외부 회로와의 전기적 연결 상태를 제어하기 위한 접근 제어 회로(Access control circuit)를 구비할 수 있다. 다른 실시예에 따르면, 상기 단위 xy 회로(UXYC)는 도 7에 도시된 것처럼 상술한 접근 제어 회로뿐만이 아니라 이에 연결되는 상기 제 2 배선(200)의 전기적 상태를 센싱할 수 있는 센싱 회로를 구비할 수 있다. 또다른 실시예에 따르면, 도 8에 도시된 것처럼, 상기 제 2 배선(200)의 일단에 연결되는 상기 단위 xy 회로(UXYC)는 상기 접근 제어 회로 또는 상기 센싱 회로 중의 하나를 포함하고, 다른 하나는 상기 제 2 배선(200)의 타단에 형성될 수 있다.
상기 접근 제어 회로를 구비하는 실시예를 위해, 상기 단위 xy 회로(UXYC)는 트랜지스터 또는 다이오드와 같은 능동 소자를 구비할 수 있다. 예를 들면, 상기 xy 회로 구조체(111)는 도 9 및 도 10에 도시된 것처럼 2차원적으로 배열되는 선택 트랜지스터들(STR), 상기 선택 트랜지스터들(STR)의 게이트 전극들을 일 방향으로 연결하는 워드 라인들(WL) 및 상기 워드라인(WL)을 가로지르면서 상기 선택 트랜지스터들(STR)의 소오스 전극들을 연결하는 비트 라인들(BL)을 구비할 수 있다. 이때, 상기 제 2 배선(200)에 연결되는 복수개의 메모리 요소들(400)은 상기 플러그들(201)을 통해 상기 선택 트랜지스터들(STR) 각각의 드레인 전극들에 연결된다. 이에 따라, 상기 제 2 배선(200)의 전위는 상기 선택 트랜지스터(STR)의 스위칭을 제어하는 상기 워드 라인(WL)의 전압 및 상기 외부 회로에 연결되는 상기 비트라인(BL)의 전압에 의해 제어될 수 있다. 한편, 여기에서 예시되지 않더라도, 상기 접근 제어 회로가 공지된 문헌들에 개시되는 기술들을 통해 구성될 수 있음은 자명하다.
한편, 본 발명의 실시예들에 따르면, 상기 제 2 배선(200)은 상기 접근 제어 회로에 의해 상기 외부 회로에 전기적으로 연결되지 않을 경우 플로팅 상태가 되도록, 절연성 물질들, 절연성 물질에 둘러싸인 도전 패턴 및 pn 접합 중의 적어도 하나에 의해 전기적으로 플로팅될 수 있다.
상술한 것처럼, 상기 단위 xy 회로(UXYC)는 이에 연결되는 상기 제 2 배선(200)의 전기적 상태를 센싱하는 센싱 회로를 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 단위 xy 회로(UXYC)는 상기 제 2 배선(200)의 전위를 센싱하도록 구성될 수 있다. 예를 들면, 상기 메모리 요소(400)가 전하 저장을 위한 구조체를 구비하는 경우, 상기 제 1 배선(300)에 소정의 읽기 전압이 인가될 때 상기 제 2 배선(200)에 유도되는 전위는 이들 사이에 개재되는 메모리 요소(400)에 저장된 전하의 양에 따라 달라질 수 있다. 따라서, 상기 제 2 배선(200)의 전위를 센싱할 경우, 상기 메모리 요소(400)에 저장된 정보를 판단할 수 있다.
보다 구체적으로, 상기 메모리 요소(400)가 플래시 메모리의 정보 저장체인 경우, 읽기 단계는 상기 제 2 배선(200)을 플로팅 상태로 만든 후, 상기 제 1 배선(300)에 인가되는 읽기 전압에 따른 상기 제 2 배선(200)의 전위 변동을 센싱하는 단계를 포함할 수 있다. 이때, 상기 제 2 배선(200)의 플로팅 상태는 상기 선택 트랜지스터(STR)를 턴-오프시킴으로써 구현될 수 있다. 또한, 도 11에 도시된 것처럼, 상기 제 2 배선(200)을 트랜지스터의 게이트 전극에 연결할 경우, 상기 트랜지스터의 온/오프 상태는 상기 제 2 배선(200)의 전위 변동 및 그것의 문턱 전압에 의해 결정된다. 따라서, 상기 제 1 배선(300) 및 제 2 배선(200) 사이의 커플링 비율 및 상기 트랜지스터의 문턱 전압을 조절할 경우, 상기 메모리 요소(400)에 저장된 정보는 상기 센싱 트랜지스터의 온/오프 상태로 변환될 수 있다.
한편, 상술한 전압 센싱을 위한 회로는, 도 11에 예시된 방법에 한정되지 않고, 알려진 다양한 방법들을 통해 구현될 수 있다. 또한, 상기 메모리 요소(400)가 상술한 FeRAM에서 사용되는 정보 저장체인 경우에도, 상기 단위 xy 회로(UXYC)는 전압 센싱을 위한 회로를 구비할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 단위 xy 회로(UXYC)는 상기 제 2 배선(200)을 흐르는 전류를 센싱하도록 구성될 수 있다. 예를 들면, 상기 메모리 요소(400)가 물질의 상태에 따른 저항 특성의 변화를 이용하는 정보 저장체 또는 자기 저항 효과를 이용하는 정보 저장체일 경우, 상기 제 1 배선(300)에 인가되는 전압과 상기 제 2 배선에 인가되는 전압 사이의 차이는 이들 사이에 개재된 메모리 요소(400)를 흐르는 전류를 생성할 수 있으며, 이러한 전류는 상기 메모리 요소(400)에 저장된 정보(예를 들면, 물질의 상태 또는 자화 방향)에 따라 달라질 수 있다. 이 경우, 상기 단위 xy 회로(UXYC)는 상기 제 2 배선(200)을 흐르는 전류를 증폭하는 센스 앰프일 수 있다.
도 8을 참조하여 설명된 실시예는 상기 메모리 요소(400)의 정보를 변경하기 위해 전류를 흘리는 단계가 요구되는 경우에 적용될 수 있다. 예를 들면, MRAM의 경우, 정보 변경을 위한 자기장은 전류의 흐름을 통해 생성되기 때문에, 상기 메모리 요소(400)가 MTJ 소자인 경우, 도 8을 참조하여 설명된 실시예가 채용될 수 있다. 하지만, 상기 메모리 요소(400)가 스핀-토크 트랜스퍼 현상을 이용하도록 구성되는 경우, 도 7을 참조하여 설명된 실시예가 채용될 수 있다.
한편, 2차원적으로 배열되는 메모리 셀들을 갖는 종래의 메모리 장치의 경우, 이러한 센스 앰프들은 필수적으로 셀 어레이 영역의 외부에 배치돼야만 한다. 하지만, 본 발명에 따르면, 상기 제 2 배선(200)이 그 아래의 반도체 기판(100)에 집적된 대응되는 센스 앰프에 직접 연결된다. 이러한 본 발명의 실시예들에 따르면, 센스 앰프와 메모리 요소들 사이의 거리가 짧기 때문에, 센싱 감도가 증가될 수 있다. 특히, 상술한 것처럼, 상기 제 2 배선(200)이 비저항이 작은 금속성 물질들로 형성되기 때문에, 이러한 기술적 효과는 더욱 증대된다. 또한, 센스 앰프를 셀 어레이 영역의 외부에 형성하는 경우에 비해, 본 발명은 반도체기판의 면적을 보다 효율적으로 이용할 수 있기 때문에, 증가된 집적도를 갖는 메모리 장치의 구현이 가능하다.
한편, 센싱 회로는 통상적으로 복수개의 트랜지스터들로 구성되기 때문에, 상기 제 2 배선들(200) 각각을 대응되는 센스 앰프에 연결하기 위해서는 상기 센스 앰프를 집적할 수 있는 기판 면적을 확보하는 것이 필요하다. 본 발명에 따르면, 하나의 제 2 배선(200)에 복수개의 메모리 요소들(400)이 연결되기 때문에, 아래에서 도 12 내지 도 15를 참조하여 설명될 것처럼 이러한 기판 면적의 확보가 가능하다.
도 12 내지 도 15는 상기 단위 xy 회로(UXYC)의 배치를 설명하기 위한 평면도이다.
도 12 내지 도 15를 참조하면, 하나의 단위 xy 회로(UXYC)을 위한 면적(이하, 단위 셀 면적)은 하나의 국부 배선(202) 상에 연결되는 메모리 요소들(400)의 수가 증가할수록 증가한다. (복잡성을 피하기 위해, 메모리 요소들(400)이 도면들에 도시되지 않았다. 하지만, 상술한 것처럼, 상기 메모리 요소들(400)은 상기 국부 배선(202)과 상기 제 1 배선(300) 사이에 개재된다.) 예를 들면, 하나의 국부 배선(202)을 가로지르는 상기 제 1 배선들(300)의 수가 2인 경우(도 12 참조) 상기 단위 셀 면적은 대략 20F2이고, 그 수가 8인 경우(도 13 참조) 상기 단위 셀 면적은 대략 50F2이고, 그 수가 16인 경우(도 14 참조) 대략 90F2일 수 있다. (이때, F는 패턴들의 최소 선폭 크기(minimum feature size)를 나타낸다.)
따라서, 본 발명이 제안하는 것처럼, 상기 제 2 배선(200)을 구성하는 하나의 국부배선(202)에 복수개의 제 1 배선들(300)이 교차할 경우, 각각의 제 2 배 선(200) 아래에서는, 상기 센싱 회로를 구성하기 위한 면적이 확보될 수 있다.
한편, 복수개의 트랜지스터들로 회로를 구성하기 위해서는, 통상적으로 트랜지스터들 및 이들을 연결하는 배선들을 2차원적으로 배열하는 것이 필요할 수 있다. 이러한 요구는 도 13 내지 도 14에 도시된 것처럼, 하나의 단위 xy 회로(UXYC)를 그에 연결되는 제 2 배선(200)과 동일한 평면적 배치를 갖지 않도록 형성함으로써 달성될 수 있다. 즉, 상기 단위 xy 회로(UXYC)와 상기 제 2 배선(200)은 상기 제 2 배선(200)의 플러그(201)를 통해 국소적인 영역에서만 연결되기 때문에, 하나의 단위 xy 회로(UXYC)와 이에 연결되는 제 2 배선(200)이 동일한 평면적 배치 구조를 가질 필요는 없다. 따라서, 상기 단위 xy 회로(UXYC)은 도 13 내지 도 14에 도시된 것처럼 횡 및 종 방향에서 모두 2F보다 큰 길이를 갖도록 형성될 수 있고, 이 경우 상술한 복수개의 트랜지스터들로 회로를 구성하기 위한 기술적 요구는 충족될 수 있다.
상기 제 2 배선(200)의 전기적 연결 상태를 독립적으로 제어하기 위해, 상기 단위 xy 회로(UXYC) 각각은 하나의 상기 접근 제어 회로를 구비할 수 있다. 하지만, 하나의 센스 앰프가 복수개의 상기 제 2 배선들(200)의 전기적 상태를 센싱하기 위해 사용될 수 있다. 즉, 본 발명의 변형된 실시예에 따르면, 복수개의 단위 셀 면적 내에 형성되는 소자들이 하나의 센스 앰프를 구성할 수 있다. 또는, 도 15에 도시된 것처럼, 인접하는 단위 xy 회로들(UXYC)은 적어도 하나의 비트 라인 또는 워드 라인을 공유할 수 있다.
도 16은 제 1 배선들과 z 회로 구조체 사이의 연결을 설명하기 위한 사시도 이다.
도 16을 참조하면, 상기 메모리 셀 어레이 구조체(120)의 제 1 배선들(300)은 상기 주변회로 영역(PPR)으로 연장되어 상기 z 회로 구조체(112)에 연결된다. 상기 제 1 배선들(300)은 상술한 것처럼 3차원적으로 배열되므로, 이들을 상기 z 회로 구조체(112)에 연결시키는 제 1 플러그들(305)이 상기 z 회로 구조체(112) 상에 형성된다. 이때, 상기 상기 제 1 플러그들(305)은 도시된 것처럼 서로 다른 높이를 가질 수 있다.
한편, 도 16은 상기 메모리 셀 어레이 구조체(120)의 일측에 형성되는 상기 z 회로 구조체(112)를 도시하고 있지만, 상기 z 회로 구조체(112)는 상기 셀 어레이 영역(CAR)의 둘레에 형성될 수 있다. 이에 더하여, 도 5를 참조하여 설명한 것처럼, 상기 z 회로 구조체(112)는 상기 셀 어레이 영역(CAR)(예를 들면, 상기 보조 영역(AR)) 내에 형성될 수도 있다.
종래 기술에서 설명한 것처럼, 메모리 셀들 각각이 독립적으로 읽어질 수 있기 위해서는, 이들 각각에 연결되는 워드 라인들 및 비트라인들은 독립적으로 제어될 수 있어야 하다. 따라서, 메모리 셀들이 3차원적으로 배열될 경우, 드라이버 트랜지스터들의 수가 급격한 증가될 수 있다. 하지만, 본 발명에 따르면, 상술한 것처럼, 독립적으로 제어될 수 있는 하나의 상기 제 2 배선(200)에 복수개의 메모리 셀들이 공통으로 연결되기 때문에, 이러한 드라이버의 수의 증가는 완화될 수 있다. 이에 더하여, 본 발명의 일 실시예에 따르면, 상기 제 1 배선들(300)의 제어를 위한 드라이버들의 수 역시 줄이는 것이 가능하다.
도 17 및 도 18은 상기 제 1 배선들(300)의 제어를 위한 드라이버들의 개수를 줄이기 위한 방법을 설명하기 위한 도면들이다.
도 17 및 도 18을 참조하면, 본 발명의 일 실시예에 따르면, 하나의 제 2 배선에 커플되는 한 세트의 제 1 배선들(300) 각각은 다른 적어도 하나의 제 2 배선에 커플되는 한 세트의 제 1 배선들(300) 각각에 전기적으로 연결될 수 있다. 예를 들면, 서로 다른 세트들의 대응되는 제 1 배선들은 도시된 것처럼 상기 제 1 배선들(300)을 가로지르는 스트래핑 라인들(250)에 의해 전기적으로 연결될 수 있다.
이 경우, 서로 다른 세트들에서 대응되는 복수개의 상기 제 1 배선들(300)은 등전위를 형성하지만, 상기 제 2 배선(200)의 전위는 그 하부의 단위 xy 회로(UXYC)에 의해 독립적으로 제어될 수 있기 때문에, 서로 다른 세트들의 대응되는 제 1 배선들(300)이 서로 전기적으로 연결되더라도, 3차원적으로 배열되는 메모리 요소들 각각은 독립적으로 선택될 수 있다. 이처럼 서로 다른 세트들의 대응되는 제 1 배선들이 등전위를 갖는 경우, 제 1 배선들(300)의 전위를 제어하기 위해 요구되는 드라이버들의 수가 감소될 수 있음은 자명하다. 즉, 상기 z 회로 구조체(112)를 위한 기판 면적을 줄일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 반도체기판 상에 배치되되, 제 1 및 제 2 전극들 그리고 이들 사이에 개재된 정보 저장막을 구비하는 적어도 하나의 메모리 구조체; 상기 반도체기판의 소정영역에 배치되되, 제어, 내부 및 외부 단자들을 구비하는 적어도 하나의 스위칭 수단(switching element); 상기 메모리 구조체의 제 1 전극과 상기 스위칭 수단의 내부 단자를 연결하는 내부 배선; 상기 스위칭 수단의 제어 단자에 연결되어, 상기 스위칭 수단의 온/오프 상태를 제어하는 제 1 선택 라인; 상기 메모리 구조체의 제 2 전극에 연결되어, 상기 제 1 선택 라인을 가로지르는 제 2 선택 라인; 및 상기 내부 배선에 병렬로 연결된 센싱 수단을 포함할 수 있다.
이때, 상기 메모리 구조체는 상기 반도체기판 상에 3차원적으로 배열되고, 상기 내부 배선은 상기 반도체기판의 상부면에 실질적으로 수직하게 배치되어 복수개의 상기 제 1 전극들과 하나의 상기 내부 단자를, 실질적으로 수직한 방향에서, 전기적으로 연결할 수 있다.
상기 센싱 수단은, 읽기 동작에서 상기 정보 저장막에 저장된 정보의 차이에 따른, 상기 제 2 선택 라인에 인가되는 읽기 전압에 의해 발생되는 상기 내부 배선의 전위 변동의 차이 또는 상기 정보 저장막의 저항 차이를 센싱하는 센싱 회로를 포함할 수 있다.
상기 센싱 회로는 상기 내부 배선에 병렬로 연결된 게이트 전극을 구비하는 증폭 트랜지스터를 포함하되, 상기 증폭 트랜지스터는 상기 증폭 트랜지스터의 온/오프 상태가 읽기 동작에서 상기 정보 저장막에 저장된 정보에 의해 초래되는 상기 내부 배선의 전위 변동의 크기에 의해 결정될 수 있는 문턱 전압을 갖도록 형성될 수 있다.
상기 스위칭 수단은 상기 제어 단자의 일 측에 배치되되, 상기 제어 단자의 제어에 의해 상기 내부 단자 및 상기 내부 배선에 전기적으로 연결되는 외부 단자 를 더 포함하고, 상기 메모리 장치는 외부 단자 및 상기 제 2 배선에 각각 제 1 및 제 2 동작 전압들을 인가하기 위한 제 1 및 제 2 전압 소스들을 더 포함할 수 있다.
상술한 메모리 장치의 동작 방법은 쓰기 동작 및 읽기 동작을 포함할 수 있다. 상기 메모리 장치의 쓰기 동작은 상기 제 1 및 제 2 전극들 사이에 소정의 전압 차이를 생성하여 상기 정보 저장막에 저장된 정보를 바꾸는 단계를 포함하되, 상기 제 1 및 제 2 전극들 사이에 소정의 전압 차이를 생성하는 단계는 상기 외부 단자와 상기 제 2 전극 사이에 서로 다른 전압을 인가하면서, 상기 제 1 선택 라인에 상기 스위칭 수단을 온 상태로 만드는 턴-온 전압을 인가하는 단계를 포함할 수 있다.
상기 메모리 장치의 읽기 동작은 상기 제 1 선택 라인에 상기 스위칭 수단을 오프 상태로 만드는 턴-오프 전압을 인가하여 상기 내부 배선을 전기적 부유 상태로 만들면서, 상기 제 2 선택 라인에 읽기 전압을 인가함으로써 발생되는 상기 내부 배선의 전위 변동을 센싱하는 단계를 포함할 수 있다. 이에 더하여, 상기 메모리 장치의 읽기 동작은 상기 정보 저장막의 저항에 따른 상기 정보 저장막을 흐르는 전류의 전압 강하의 차이를 상기 센싱 수단에서 센싱하는 단계를 포함할 수 있다.
도 1은 본 발명에 따른 메모리 장치를 개략적으로 설명하기 위한 단면도이다.
도 2 및 도 3는 본 발명의 일 실시예에 따른 메모리 셀 어레이 구조체를 설명하기 위한 단면도 및 사시도이다.
도 4 및 도 5는 본 발명에 따른 xy 회로 구조체를 설명하기 위한 평면도들이다.
도 6 내지 도 11은 본 발명의 실시예들에 따른 단위 xy 회로의 가능한 예들을 설명하기 위한 도면들이다.
도 12 내지 도 15은 본 발명의 실시예들에 따른 단위 xy 회로를 설명하기 위한 평면도들이다.
도 16은 제 1 배선들과 z 회로 구조체 사이의 연결을 설명하기 위한 사시도이다.
도 17 및 도 18은 상기 제 1 배선들의 제어를 위한 드라이버들의 개수를 줄이기 위한 방법을 설명하기 위한 도면들이다.
Claims (17)
- 반도체기판 상에 3차원적으로 배열되는 메모리 요소들;상기 메모리 요소들을 상기 반도체기판에 실질적으로 평행한 방향으로 연결하는 제 1 배선들;상기 메모리 요소들을 상기 반도체기판에 실질적으로 수직한 방향으로 연결하는 제 2 배선들; 및상기 기판 상에 2차원적으로 배열되어 상기 제 2 배선들에 접속하는 제어 소자들을 포함하는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 메모리 요소는 전하 저장을 위한 구조체, 강유전 특성을 이용하는 정보 저장체, 상변화에 따른 저항 변화 특성을 이용하는 정보 저장체 및 자기저항 효과를 이용한 정보 저장체 중의 한가지를 포함하는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제어 소자들 각각은 상기 제 2 배선과 외부 회로 사이의 전기적 연결 상태를 제어하는 접근 제어 회로를 구성하는 것을 특징으로 하는 메모리 소자.
- 제 3 항에 있어서,상기 제 2 배선은 상기 제어 소자에 의해 상기 외부 회로에 전기적으로 연결되지 않을 경우 플로팅 상태가 되도록, 절연성 물질들, 절연성 물질에 둘러싸인 도전 패턴 및 pn 접합 중의 적어도 하나에 의해 전기적으로 플로팅되는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제어 소자들은 읽기 단계에서 상기 제 2 배선의 전위 또는 상기 제 2 배선을 흐르는 전류를 센싱하는 센싱 회로를 구성하는 것을 특징으로 하는 메모리 소자.
- 제 5 항에 있어서,상기 센싱 회로는 복수개의 상기 제어 소자들로 구성되는 것을 특징으로 하는 메모리 소자.
- 제 5 항에 있어서,상기 읽기 단계에서 상기 제 2 배선의 전위 또는 상기 제 2 배선을 흐르는 전류는, 해당 제 2 배선에 연결된 메모리 요소들에 연결되는, 소정의 선택된 제 1 배선에 인가되는 전압 및 상기 선택된 제 1 배선에 연결된 메모리 요소에 저장된 정보에 의해 결정되는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 메모리 구조체들 각각은 상기 반도체기판에서 선택되는 소정의 기준점으로부터의 공간 좌표가 (x, y, z)인 위치들에 배치되고,상기 제 1 배선들은 상기 반도체기판 상에 차례로 적층된 다층 배선 구조를 형성하면서, 그 각각은 동일한 z 좌표를 갖는 상기 메모리 구조체들 중의 적어도 하나를 연결하는 것을 특징으로 하는 메모리 소자.
- 제 8 항에 있어서,하나의 상기 제 2 배선에는 동일한 x 좌표, 동일한 y 좌표 및 서로 다른 복수개의 z 좌표들을 갖는 복수개의 메모리 구조체들이 공통으로 연결되는 것을 특징으로 하는 메모리 소자.
- 제 8 항에 있어서,하나의 상기 제 2 배선에는 동일한 x 좌표, 서로 다른 복수개의 y 좌표들 및 서로 다른 복수개의 z 좌표들에 배치된 복수개의 메모리 구조체들이 공통으로 연결되는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제 2 배선으로부터 상기 반도체기판의 상부면에 평행한 방향으로 연장 되어 상기 메모리 요소에 연결되는 국부 배선을 더 포함하되, 하나의 상기 국부 배선에는 적어도 하나의 메모리 요소들이 병렬로 연결되는 것을 특징으로 하는 메모리 소자.
- 제 11 항에 있어서,하나의 상기 제 2 배선에 공통으로 연결되는 메모리 구조체들 각각은 서로 다른 상기 제 1 배선들에 각각 연결되는 것을 특징으로 하는 메모리 소자.
- 제 11 항에 있어서,소정의 제 2 배선에 연결된 소정의 메모리 구조체에 접속하는 제 1 배선 및 다른 제 2 배선에 연결된 다른 메모리 구조체에 접속하는 제 1 배선은 전기적으로 연결되는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 제 1 및 제 2 배선들은 금속 물질들 중의 적어도 하나를 포함하는 것을 특징으로 하는 메모리 소자.
- 반도체기판 상에 3차원적으로 배열되는 국부 메모리 스트링들을 포함하는 셀 어레이 구조체;상기 반도체기판 상에 2차원적으로 배열되는 제어 소자들을 포함하면서, 상 기 셀 어레이 구조체가 배치되는 영역 아래에 배치되는 제어 구조체; 및상기 반도체기판 상에 2차원적으로 배열되어 상기 제어 소자와 상기 국부 메모리 스트링을 연결하는 수직 배선들을 구비하되,상기 국부 메모리 스트링 각각은 상기 수직 배선으로부터 연장된 국부 배선 및 상기 국부 배선에 병렬로 연결되는 복수개의 메모리 요소들을 구비하고,상기 제어 소자들은 상기 수직 배선의 전위 또는 상기 수직 배선을 흐르는 전류를 센싱하는 센싱 회로를 구성하는 것을 특징으로 하는 메모리 소자.
- 반도체기판 상에 3차원적으로 배열되되, 상기 반도체기판의 상부면에 실질적으로 평행한 길이 방향을 갖는 제 1 배선들;반도체기판 상에 2차원적으로 배열되되, 상기 반도체기판의 상부면에 실질적으로 수직한 길이 방향을 갖는 제 2 배선들; 및상기 제 2 배선들에 병렬로 연결되면서, 상기 반도체기판 상에 3차원적으로 배열되는 메모리 요소들을 포함하되,소정의 메모리 요소에 연결된 소정의 제 1 배선 및 다른 메모리 요소에 연결된 다른 제 1 배선은 서로 전기적으로 연결되는 것을 특징으로 하는 메모리 소자.
- 반도체기판 상에 3차원적으로 배열되는 국부 메모리 스트링들을 포함하는 셀 어레이 구조체;상기 반도체기판 상에 2차원적으로 배열되는 제어 소자들을 포함하면서, 상기 셀 어레이 구조체가 배치되는 영역 아래에 배치되는 제어 구조체; 및상기 반도체기판 상에 2차원적으로 배열되어 상기 제어 소자와 상기 국부 메모리 스트링을 연결하는 수직 배선들을 구비하되,상기 국부 메모리 스트링 각각은 상기 수직 배선에 병렬로 연결되는 복수개의 메모리 요소들을 구비하고,상기 국부 배선 및 상기 수직 배선은 금속 물질들 중의 한가지로 형성되는 것을 특징으로 하는 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080005553A KR20090079513A (ko) | 2008-01-18 | 2008-01-18 | 3차원적으로 배열된 메모리 셀들을 갖는 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080005553A KR20090079513A (ko) | 2008-01-18 | 2008-01-18 | 3차원적으로 배열된 메모리 셀들을 갖는 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090079513A true KR20090079513A (ko) | 2009-07-22 |
Family
ID=41290693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080005553A KR20090079513A (ko) | 2008-01-18 | 2008-01-18 | 3차원적으로 배열된 메모리 셀들을 갖는 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090079513A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US11201214B2 (en) | 2019-08-26 | 2021-12-14 | SK Hynix Inc. | Semiconductor device and manufacturing method of the semiconductor device |
-
2008
- 2008-01-18 KR KR1020080005553A patent/KR20090079513A/ko not_active Application Discontinuation
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