KR940010356A - 메모리셀의 정보소거방법 - Google Patents

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KR940010356A
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세이지 야마다
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사토 후미오
가부시키가이샤 도시바
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    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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Abstract

본 발명은 소거에 필요한 시간이 짧고, 또 소거시의 임계치의 분포를 좁게 하는 메모리셀의 정보소거수단을 제공함에 그 목적이 있는 것이다.
상기 목적을 달성하기 위해 본 발명은, 제1워드선(W2n-1)을 공유하는 제1메모리셀열과 제2워드선(W2n)을 공유하는 제2메모리셀열을 갖추고, 상기 제1메모리셀열 및 상기 제2메모리셀열이 하나의 소오스를 공유하며 당해 소오스에 대해 대칭적으로 배열되어 있는 불휘발성 반도체 기억장치에 있어서, 먼저 상기 제1메모리셀열의 각 메모리셀의 정보를 동시에 소거한다. 그 후, 상기 제2메모리셀열의 각 메모리셀의 정보를 동시에 소거한다. 그에 따라, 메모리셀의 소거를 행할 때의 시간이 짧고, 또 소거시의 임계치의 분포가 좁아지게 된다.

Description

메모리셀의 정보소거방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 플레시 EEPROM의 나타낸 회로도,
제2도는 본 발명의 메모리셀의 소거방법을 나타낸 도면.

Claims (7)

  1. 제1워드선을 공유하는 제1메모리셀열과 제2워드선을 공유하는 제2메모리셀열을 갖추고, 상기 제1메모리셀열 및 제2메모리셀열이 하나의 소오스를 공유하며 당해 소오스에 대해 대칭적으로 배열되어 있는 불휘발성 반도체 기억장치에 있어서, 상기 제1메모리셀열의 각 메모리셀의 정보를 동시에 소거하고, 그 후 상기 제2메모리셀열의 각 메모리셀의 정보를 동시에 소거하는 것을 특징으로 하는 메모리셀의 정보소거방법.
  2. 제1항에 있어서, 상기 불휘발성 반도체 기억장치가 각각의 메모리셀의 부유게이트내의 전자를 배출하기 위한 소거전극을 갖추고 있고, 상기 메모리셀의 정보 소거는 당해 소거전극에 일정전위를 인가함으로써 상기 부유 게이트로부터 상기 소거전극으로의 전자의 F-N터널링현상을 이용하여 실시되는 것을 특징으로 하는 메모리셀의 정보`소거방법.
  3. 제2항에 있어서, 상기 소거전극에는 정의 전위가 인가되고, 상기 제1 또는 제2워드선에는 부의 전위가 인가되는 것을 특징으로 하는 메모리셀의 정보소거방법.
  4. 제1항에 있어서, 상기 메모리셀의 정보소거는 상기 제1 및 제2메모리셀열에 공통의 소오스에 일정의 전위를 인가함으로써 사이 제1 또는 제2메모리셀열의 각 메모리셀의 부유게이트로부터 상기 소오스로의 전자의 F-N터널링현상을 이용하여 실시되는 것을 특징으로 하는 메모리셀의 정보소거방법.
  5. 제4항에 있어서, 상기 소오스에는 정의 전위가 인가되고, 상기 제1 또는 제2워드선에는 부의 전위가 인가되는 것을 특징으로 하는 메모리셀의 정보소거방법.
  6. 제1항에 있어서, 상기 하나의 소오스를 공유하는 제1 및 제2메모리셀열에 하나의 단위로되고, 복수 단위가 통합되어 메모리셀 어레이가 구성되어 있는 불휘발성 반도체 기억장치에 있어서, 당해 소오스에 대해 대칭적으로 배열되어 있는 제1 및 제2메모리셀열의 제1메모러셀열만 또은 제2메모리셀열만으로 블럭을 구성하는 것을 특징으로 하는 메모리셀의 정보소거방법.
  7. 제1항에 있어서, 상기 불휘발성 반도체 기억장치는 불량셀을 치환하기 위한 용장셀열을 갖추고 있고, 당해 용장셀열은 제3비트선을 공유하는 제1용장셀열과 제4비트선을 공유하는 제2용장셀열 및 상기 제1, 제2용장셀열에 공유하는 하나의 소오스로 구성되며, 상기 제1 또는 제2메모리셀열은 상기 제1 또는 제2용장셀열로 치환될 수 있는 것을 특징으로 하는 메모리셀의 정보소거방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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