KR20000036391A - 불 휘발성 반도체 메모리의 과소거 구제 방법 - Google Patents

Abstract

본 발명은 불 휘발성(non-volatile) 반도체(semiconductor) 메모리(memory)장치에 관한 것으로, 메모리 셀 유니트(unit)의 컨트롤(control) 게이트(gate) 전극을 연결하는 복수개의 워드라인(word line)들로 구성된 행 유니트로 구성된 복수개의 섹터 행 블록과, 상기 셀(cell)의 드레인(drain) 영역을 연결하는 복수개의 비트 라인(bit line)들로 구성된 복수개의 아이오(I/O) 블록(block)을 구비하는 노어(NOR)형 불 휘발성 반도체 메모리 소자에 관한 것이다. 좀더 구체 적으로는 상기 불 휘발성 반도체 메모리의 소거(erase)방법에 관한 것으로, 불 휘발성 NOR 반도체 메모리 셀의 소거 동작에서 과 소거(over erase)된 셀에 의한 오 동작을 방지하기 위한 구제(repair) 방법에 관한 것으로 종래의 셀 데이터(data) 소거 시 과 소거된 셀의 분포는 정상 분포의 꼬리(tail)를 형성하며 전체 셀 중의 미소한 부분을 차지함에도 불구하고 각각의 셀에 대하여 과 소거 검증을 수행하여야 하는 단점을 극복하여 섹터 내의 하나의 비트 라인에 접속된 셀에 대하여 동시에 소거 검증을 수행함으로써 셀의 소거 동작 시간을 줄일 수 있는 기술이다.

Description

불 휘발성 반도체 메모리의 과소거 구제 방법{Method of repairing over erased cell in non-volatile memory}

본 발명은 노어 형태의 메모리 셀 구조를 가지는 반도체 메모리 장치의 과 소거 검증시 섹터 내의 한 개의 비트 라인에 연결된 셀에 대하여 동시에 과 소거 검증을 수행함으로써 과 소거 검증 시간을 단축하는 불 휘발성 반도체 메모리 장치에 관한 것이다.

첨부된 도면을 참조하여 노어형 반도체 메모리 장치의 기본적인 설명과 함께 기존 기술을 소개한다. 제1도는 노어형 플레쉬 반도체 메모리 장치의 단위 셀 구조가 예시되어 있다.

제 1도를 참조하면, 노어형 반도체 메모리 장치의 단위 셀은, p형 반도체 기판(10)과 이 위에 형성된 소정의 소스(source) 영역과 소오스 영역과 일정 거리를 두고 형성된 드레인 영역(12), 상기 소스와 일정 거리 이격 된 거리에 위치한 드레인 영역과 상기 소스와 드레인 사이의 채널 형성영역에 형성되어 전위 장벽(potential well)역할을 하는 얇은 터널 산화막(tunnel oxide)(13)과 그 위에 형성되어 전하를 저장하는 부유 게이트(floating gate)(15)와 상기 부유 게이트 위에 형성된 또 다른 절연막(14)에 의해 절연된 컨트롤 게이트(control gate)(16) 전극으로 구성된다.

일반적인 노어형 반도체 메모리 장치의 쓰기 동작은 컨트롤 게이트에 고전압을 인가한 상태에서 소스-드레인 사이에 또 다른 고 전압을 인가하여, 드레인 부근에서 발생하는 핫 케리어(hot carrier)를 상기 플로팅 게이트로 주입(injection)하는 작용이며 이때의 전압 바이어스(bias) 조건을 예로 들면 Vg=10V, Vd=6~9V, Vs=0V, Vb=0V이다. 이러한 전자의 주입은 상기 메모리 셀의 문턱전압(threshold voltage)을 상승시키는 일련의 작용이다.

이때의 조건을 제2(a), 제2(b)도에 도시하였다.그리고, 상기의 메모리 셀은 그 특성상 데이터 쓰기 동작이전에 반드시 데이터 소거 동작을 수행하여야 하며, 통상 이는 F-N 터널링(Fowler-Nordheim tunneling) 현상을 이용한다. F-N 터널링은 그 전류량이 미세하여 상대적으로 긴 시간이 필요한 동작이므로 통상적으로 소정의 셀 묶음인 섹터 단위로 수행한다.

소거 동작은 상기 컨트롤 게이트 전극(16)에 소정의 음의 고 전압(예를 들면 -10V)을 인가하고, 소스 영역(11)에 소정의 양의 고전압(예를 들면 +5V)을 인가하여, 컨트롤 게이트와 소스 영역 사이의 절연막(13)에는 7MV/cm 이상의 고 전계를 유발시켜 상기 플로팅 게이트 내의 전자가 상기 고전계에 의해 절연막을 통해 F-N 터널링 작용으로 상기 소스 영역으로 방출(ejection)하여 상기 셀의 문턱 전압을 낮추는 동작이다. 이때 드레인(12) 영역은 상기의 소거 동작의 효율 향상을 위하여 프로팅(floating) 상태로 만든다.

이때의 조건을 제3(a), 제3(b)도에 도시하였다.

상기한 반도체 메모리 셀은 그 특성상 상기의 터널 산화막질이 균일하지 못할 수 있으며, 특히 상대적으로 얇은 터널 산회막 두께를 가지는 셀의 경우 동일한 바이어스 조건에서 더 높은 전계가 인가되어 소거 동작시 음의 방향으로 이동되는 정도가 커지는 문제가 발생한다. 이러한 셀을 통상 빠른 셀(fast cell)이라 하며 이 상태를 과 소거(over erase)되었다고 하며, 특히 노어 플레쉬 반도체 메모리에서는 큰 문제로 대두되고 있다.

통상 플레쉬 반도체 메모리에서 일기 동작시 선택되지 않은 워드라인(word line)은 0V로 전압이 인가되는데 이때 상기 과 소거 셀이 만일 음의 문턱 전압을 가질 경우 비 선택 메모리 셀을 통하여 비트 라인의 로드 전류(load current)가 방출 되게 되어 정상 적인 읽기 동작에 영향을 미치기 때문이다. 이러한 상기 과 소거 셀의 분포를 제 4도에 도시하였다.

소거 동작시 일정 전압 이하가 되면 소거 완료된 것으로 판정하기 위한 소거 판정 전압(erase verify) 수준(40)과 쓰기 동작시 일정 전압 이상이 되면 쓰기 완료된 것으로 판정하기 위한 쓰기 판정 전압(program verify) 수준(41)과 읽기 동작시 가질 수 있는 마진(margin) 수준(41)이 도시되어 있다.

그림에서 보듯이 과 소거 검증 작용이 없을 경우 상기 빠른 셀들에 의해 정상적인 가우스(gauss) 분포를 가지지 못하는 소거 셀 분포가 존재한다. 이러한 과 소거 셀들에 의한 문제점을 방지하기 위하여 소거 동작 후 과 소거 검증 작업을 수행하며 이때 소프트 프로그램(soft program)을 통해 일정의 과 소거 검증 수준(42) 이상으로 셀의 분포를 모은다.

기존 기술에서 이러한 과 소거 검증 동작시의 과 소거 읽기 동작은 개개의 셀에 대해서 수행되며, 일정하게 정해진 루틴(routine)을 수행한 후 완료된다. 이러한 기존 기술에 의한 루틴의 예를 제5도에 도시하였으며 출처는 대한미국 특허청 공개특허 공보 공개번호 특1999-0042720, 출원 번호 제 10-1997-0063619이다.

제 5 도에 도시되었듯이 기존 기술의 과 소거 구제 방법은 소거 섹터 내의 로우 어드레스에 대하여 비트 바이 비트(bit by bit) 방식으로 순차적인 과 소거 검증을 거친 후 과 소거 된 셀이 발견되면 그 셀에 대하여 소프트 프로그램을 수행하고, 섹터 내 로우 어드레스의 끝에 도달하면, 컬럼 어드레스를 한 개 증가시킨 후 다시 섹터 로우 첫 번째 어드레스에서 상기의 루틴을 반복하는 과정을 수행한다.

따라서 본 발명에서는 기존의 노어형 플레쉬 반도체 메모리 장치에서의 과 소거 검증 수행시 개개의 비트에 대해서 따로 수행하던 과 소거 검증 읽기 과정을 소정의 소거 섹터 단위내의 워드라인 개수의 셀 수만큼 동시에 수행함으로써 과 소거검증 읽기에 걸리는 시간을 줄이는데 그 목적이 있다.

일반적으로 노어형 플레쉬 반도체 메모리 장치의 셀에 있어서 부분적 터널 절연막의 얇아짐에 의해 소거가 빨리 되는 fast cell의 비율은 0.01 % 미만인 정도인 것으로 보고되고 있다. 따라서 동일 섹터 내에서 섹터내의 워드라인이 16개라고 가정하면 인접한 16개의 셀들 중 한 개가 과 소거 상태일 확률은 1% 미만이 된다. 과 소거 검증 읽기 과정은 과 소거 검증 레벨의 기준이 되는 셀 보다 전류 용량이 커서 비트 라인을 로우(low) 준위로 유지하는 셀을 검색하는 작업이므로 상기 소정의 워드라인에 연결된 셀들중 과 소거 된 셀이 없을 경우는 비트 라인을 하이(high)준위로 차징(charging) 하므로 쉽게 구분 할 수 있다.

제 1 도 : 통상의 노어형 프레쉬 반도체 메모리 장치의 단위셀을 나타내는 개략적 수직 도면.

제 2 도 : 통상의 노어형 프레쉬 반도체 메모리 장치의 쓰기(program) 동작을 나타내는 개략적 도면.

제 3 도 : 통상의 노어형 프레쉬 반도체 메모리 장치의 소거(erase) 동작을 나타내는 개략적 도면.

제 4 도 : 통상의 노어형 프레쉬 반도체 메모리 장치에서 셀의 문턱 전압 분포를 나타내는 대표적인 도면.

제 5 도 : 종래 기술에서 노어형 프레쉬 반도체 메모리 장치에서의 과 소거 리페어 동작 수행을 설명하는 플로우 차트.

제 6도 : 노어형 프레쉬 반도체 메모리 장치에서의 메모리 셀 어레이 구성 및 동작을 설명하기 위한 개략적 블록도.

제 7 도 : 본 발명에 의한 노어형 프레쉬 반도체 메모리 장치에서의 과 소거 리페어 동작 수행을 설명하는 플로우 차트.

제 6 도는 본 발명에 의한 과 소거 검증 일기 동작을 설명하기 위한 메모리 어레이 구성도 이다. 각각의 구성은 소정의 워드라인 묶음인 섹터(61)와 열 프리 디코더(62)에 의해 구분되는 소정의 서브 비트 라인(sub bit line)(B/L0 ~B/Li), 셀의 데이터를 읽기 위한 센스 블록(67) 등으로 구성된다.

과 소거 검증 읽기 동작이 시작되면 제 6도의 행 프리 디코더(60-2)에 연결된 모든 워드라인은 소정의 전압으로 동시에 인에이블 된다. 기존의 순차적인 워드라인 인에이블 방식과 가장 구별되는 특징이 바로 이러한 동시 워드라인 인에이블 부분이다. Sector 0 의 경우를 예로 들면, sector 0 (61)의 B/L0에 연결된 모든 워드라인(W/L 0 ~ W/L i)은 동시에 인에이블 되어 섹터내의 B/L 0에 연결된 모든 셀에 대하여 동시에 과 소거 검증 읽기 동작을 수행한다. 과 소거 검증 읽기 동작 한 개라도 과 소거된 셀이 있을 경우 셀 전류를 흘리게 되어 비트 라인을 로우 상태로 유지한다. 그러나 과 소거된 셀이 없을 경우 상기의 셀들은 오프(off) 상태가 되어 비트 라인은 소정의 레벨로 차징되어 하이 레벨로 독출 된다. 과 소거된 셀이 존재할 확률은 1 % 미만이므로 대부분 검증 성공으로 읽혀진다. 만일 검증 성공으로 판정되면 다음 비트 라인에 대하여 상기의 과 소거 검증 읽기 동작을 수행한다.

만일 상기의 과 소거 검증 읽기동작중 특정 비트 라인에 대하여 과 소거 셀이 존재하여 비트 라인 로우 레벨이 검출되면 개개의 워드라인에 대하여 비트 바이 비트(bit by bit)검증 방법을 수행한다. 이러한 비트 바이 비트(bit by bit)검증 방법은 특정 비트 라인에 대하여 워드라인 어드레스를 순차적으로 증가시키는 방법이든, 특정 워드라인에 대하여 컬럼 어드레스를 순차적으로 증가시키는 방법이든 동일한 결과를 얻는다.

제 7 도는 본 발명에 의한 상기의 과 소거 검증 읽기 방법에 대한 플로우 차트를 도시한 그림이다.

과 소거 리페어(repair) 동작에 진입하면 모든 열 어드레스를 "0"으로 세팅(setting)한다.(70) 그후, 선택 섹터의 모든 워드라인을 인에이블 한 후(71 : 예를 들면 제6도의 W/L 0 ~ W/L i) 과 소거 검증 읽기 동작(72)을 수행하며, 읽혀진 데이터를 기준으로 과 소거 셀의 존재 유무를 판정한다.(73) 만일 과 소거 셀이 없으면 다음 열에 대하여 상기의 동작을 반복하고, 과 소거 셀이 존재 할 경우 섹터 내의 첫 번째 열 어드레스만 인에이블 하고(74) 소프트 프로그램 횟수를 지정하는 카운터를 "0"으로 리셋 한다.(75) 그 후 첫 번째행 첫 번째 열에 대한 과 소거 여부를 읽고(76) 만일 과 소거가 되었으면 소프트 프로그램을 수행(78)한다. 여기서 과 소거 셀이 없으면 같은 다음 행에 대하여 상기의 동작을 반복 수행한다. 상기 (78)동작 후 다시 과 소거 여부를 읽어서 역시 과 소거 된 상태이면 정해진 소프트 프로그램 횟수만큼 소프트 프로그램 과정을 반복한다(78, 79, 7-1, 7-6, 7-5)

만일 상기의 동작들이 선택된 비트 라인의 전체 셀에 대하여 완료되면 열 어드레스는 한 단계 증가하고 다시 상기의 동작을 반복한다. 이러한 동작은 마지막 비트 라인에 대하여 완료 될 때까지 반복 수행된다.

노어형 불 휘발성 반도체 메모리 장치의 과 소거 검증 시간 단축을 위한 본 발명은 과 소거된 셀이 전제 정규 분포의 0.01 % 미만으로 존재한다는 통계학적 고찰에서 출발하여, 기존의 과 소거 리페어 동작에 있어서 과 소거 검증 읽기 시간을 약 1/15 수준으로 단축 할 수 있는 기술이다.

본 발명을 노어형 불 휘발성 반도체 메모리 장치에 적용할 경우 상기의 과 소거 검증 읽기 시간을 감소시켜 상기 장치의 소거 퍼포먼스(performance)를 향상시킬 수 있다.

Claims (7)

1. 복수개의 워드라인들과 복수개의 비트 라인들 및 상기 워드라인들과 비트라니 교차하는 영역에 배열된 복수개의 메모리 셀들을 가지는 일반적인 노어형 반도체 메모리 소자에 있어서 동일 비트 라인에 연결된 다수개의 셀들에 대하여 복수개의 워드라인이 인에이블(활성화 : enable)되어 한 개의 비트 라인을 통하여 복수개의 워드라인에 연결된 여러 셀의 상태를 동시에 읽어내는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서 상기의 복수개의 워드라인 구조가 트리 형태의 서브 워드라인 드라이버(sub word line driver) 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
3. 제 1항에 있어서 상기의 비트 라인 구조가 트리 형태의 서브 비트 라인 드라이버(sub bit line driver) 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
4. 제 1항에 있어서 상기의 복수개의 워드라인 구조가 트리 형태의 서브 워드라인 드라이버(sub word line driver) 구조를 가지거나 비트 라인 구조가 트리 형태의 서브 비트 라인 드라이버(sub bit line driver) 구조를 가지거나 혹은 두 가지의 복합 형태를 가지는 것을 특징으로 하는 반도체 메모리 장치.
5. 전기적으로 데이터를 쓰고, 읽고, 소거가 가능하며, 복수개의 워드라인들과 복수개의 비트 라인들 및 상기 워드라인들과 비트라니 교차하는 영역에 배열된 복수개의 메모리 셀들을 가지며, 상기 워드라인을 선택하기 위한 워드라인 선택 수단과; 상기 비트 라인을 선택하기 위한 비트 라인 선택 수단을 구비하는 반도체 메모리 장치에 있어서 데이터의 소거후 과 소거된 셀의 리페어를 위한 수단으로 과 소거 여부를 판정하기 위한 과 소거 여부 검증 읽기 동작을 수행하며, 과 소거 판정시 약한 프로그램을 통하여 셀의 문턱 전압 변화를 꾀하고, 이러한 과정을 소정의 횟수만큼 반복하는 단계를 구비하며, 또한 상기의 과정을 각각의 셀에 대하여 수행하기 위하여 소정의 프로그램 카운터와 행 및 열 어드레스 카운터를 구비하는 반도체 메모리 장치에 있어서 과 소거 검증 읽기 동작을 수행함에 있어서 동일 비트 라인에 연결된 복수개의 셀들에 대하여 동시에 상기 과 소거 검증 읽기 동작을 수행함으로써 상기 과 소거 검증 읽기 동작 시간을 단축하는 반도체 메모리 장치.
6. 상기 1항에 있어서 상기 복수의 워드라인 묶음이 섹터 워드라인 개수와 동일함을 특징으로 하는 반도체 메모리 장치.
7. 상기 5항에 있어서 상기 복수의 워드라인 묶음이 섹터 워드라인 개수와 동일함을 특징으로 하는 반도체 메모리 장치.