JP2008536248A - メモリセルの部分集合を個別に検証してさらにソフトプログラミングすることによる不揮発性メモリのソフトプログラミング - Google Patents
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Abstract
Description
本出願は、2005年3月31日に提出されたヘミンク(Hemink)らによる「過剰消去を防止して不揮発性メモリを消去する動作」という名称の米国暫定特許出願第60/667,043号に基づく優先権を請求する。本出願は、その全体を参照してここに組み込む。
以下の出願はクロスリファレンスされ、また、それらの全体を参照してここに組み込む。
Claims (34)
- 不揮発性記憶素子の第1部分集合と不揮発性記憶素子の第2部分集合を含む不揮発性記憶素子の集合と、
不揮発性記憶素子の前記集合と通信している管理回路とを備えており、
前記管理回路は、
前記集合がソフトプログラムされたと検証されるまで、前記集合の各不揮発性記憶素子に1回以上のソフトプログラミングパルスを印加する工程と、
前記集合がソフトプログラムされたと検証された後に、不揮発性記憶素子の前記第1部分集合のソフトプログラミングを禁止する工程と、
前記第1部分集合のソフトプログラミングを禁止した状態で、不揮発性記憶素子の前記第2部分集合に1回以上の追加のソフトプログラミングパルスを印加する工程とを実施することによって不揮発性記憶素子の前記集合をソフトプログラムする不揮発性メモリシステム。 - 前記管理回路は、
前記1回以上のソフトプログラミングパルスの印加間ごとに不揮発性記憶素子の前記集合がソフトプログラムされたかどうか検証しており、前記集合がソフトプログラムされたかどうかは、前記第2部分集合を検証対象から除外した状態で、前記第1部分集合がソフトプログラムされたかどうか検証することによって検証する請求項1に記載の不揮発性メモリシステム。 - 前記管理回路は、
前記1回以上の追加のソフトプログラミングパルスの印加間ごとに不揮発性記憶素子の前記第2部分集合がソフトプログラムされたかどうか検証しており、前記第2部分集合がソフトプログラムされたかどうかを検証している間は、前記第1部分集合を検証対象から除外する請求項1に記載の不揮発性メモリシステム。 - 前記1回以上のソフトプログラミングパルスを印加する工程は、前記1回以上のソフトプログラミングパルスの印加間ごとに、第1のステップサイズだけ前記1回以上のソフトプログラミングパルスのサイズを増加させる工程を含んでおり、
前記1回以上の追加のソフトプログラミングパルスを印加する工程は、前記1回以上の追加のソフトプログラミングパルスの印加間ごとに、第2のステップサイズだけ前記1回以上の追加のソフトプログラミングパルスのサイズを増加させる工程を含んでいる請求項1に記載の不揮発性メモリシステム。 - 前記1回以上のソフトプログラミングパルスは、前記集合が成功裏にソフトプログラムされたと検証される以前に前記集合に印加される最後のソフトプログラミングパルスを含んでおり、
前記1回以上の追加のソフトプログラミングパルスを印加する工程は、前記1回以上の追加のソフトプログラミングパルスのうちの最初のパルスを印加する以前に、第3のステップサイズだけ前記最後のソフトプログラミングパルスを増加させて、前記1回以上の追加のソフトプログラミングパルスの前記最初のパルスとする請求項4に記載の不揮発性メモリシステム。 - 前記第1のステップサイズと前記第2のステップサイズが同じステップサイズである請求項5に記載の不揮発性メモリシステム。
- 前記1回以上のソフトプログラミングパルスを印加する工程は、
最初のソフトプログラミングパルスを印加しても前記集合がソフトプログラムされたと検証されなかった場合に、前記最初のソフトプログラミングパルスを印加した後に、第1のステップサイズだけ前記1回以上のソフトプログラミングパルスのサイズを減少させる工程と、
第2のソフトプログラミングパルスを印加しても前記集合がソフトプログラムされたと検証されなかった場合に、前記第2のソフトプログラミングパルスを印加した後に、第2のステップサイズだけ前記1回以上のソフトプログラミングパルスの前記サイズを増加させる工程とを含む請求項1に記載の不揮発性メモリシステム。 - 不揮発性記憶素子の前記第1部分集合が、前記集合の内部の不揮発性記憶素子であり、
不揮発性記憶素子の前記第2部分集合が、前記集合の端部の不揮発性記憶素子である請求項1に記載の不揮発性メモリシステム。 - 前記第2部分集合が、前記集合の第1の選択ゲートに隣接した第1の不揮発性記憶素子と、前記集合の第2の選択ゲートに隣接した第2の不揮発性記憶素子を含む請求項8に記載の不揮発性メモリシステム。
- 前記第2部分集合が、前記第1の不揮発性記憶素子に隣接した第3の不揮発性記憶素子と、前記第2の不揮発性記憶素子に隣接した第4の不揮発性記憶素子をさらに含む請求項10に記載の不揮発性メモリシステム。
- 不揮発性記憶素子の前記集合が、NANDストリングである請求項1に記載の不揮発性メモリシステム。
- 不揮発性記憶素子の前記集合が、多状態のフラッシュメモリデバイスの集合である請求項1に記載の不揮発性メモリシステム。
- 前記管理回路が、少なくとも1つのコントローラを含む請求項1に記載の不揮発性メモリシステム。
- 不揮発性記憶素子の集合が目標レベルに到達したと検証されるまで、不揮発性記憶素子の前記集合の各不揮発性記憶素子をプログラミングする工程と、
不揮発性記憶素子の前記集合が前記目標レベルに到達したと検証された後に、前記集合の第1部分集合の各不揮発性記憶素子のプログラミングを停止する工程と、
前記第1部分集合の各不揮発性記憶素子のプログラミングを停止した後に、不揮発性記憶素子の前記集合の第2部分集合の各不揮発性記憶素子のプログラミングを継続する工程と、を備える不揮発性記憶素子をソフトプログラミングする方法。 - 前記プログラミングする工程は、
前記集合が前記目標レベルに到達したと検証されるまで、前記集合の各不揮発性記憶素子に1回以上のソフトプログラミングパルスを印加する工程と、
前記1回以上のソフトプログラミングパルスの印加間ごとに、前記集合が前記目標レベルに到達したかどうか検証する工程とを含む請求項14に記載の方法。 - 前記集合が前記目標レベルに到達したかどうか検証する工程は、
不揮発性記憶素子の前記第2部分集合を検証対象から除外した状態で、不揮発性記憶素子の前記第1部分集合が前記目標レベルに到達したかどうか検証する工程を含む請求項15に記載の方法。 - 前記第1部分集合が前記目標レベルに到達したかどうかを検証する工程は、
検証電圧を前記第1部分集合の各不揮発性記憶素子に印加するとともに、前記検証電圧より大きい電圧を前記第2部分集合の各不揮発性記憶素子に印加する工程を含む請求項16に記載の方法。 - 1回以上のソフトプログラミングパルスを印加する工程は、
前記1回以上のソフトプログラミングパルスの印加間ごとに前記1回以上のプログラミングパルスのサイズを第1のステップサイズだけ増加させる工程を含んでおり、
前記第2部分集合の各不揮発性記憶素子を継続してプログラムする工程は、
前記集合が前記目標レベルに到達したと検証されるまで、前記第2部分集合の各不揮発性記憶素子に対して1回以上の追加のソフトプログラミングパルスを印加する工程と、
前記1回以上の追加のソフトプログラミングパルスの印加間ごとに、前記1回以上の追加のソフトプログラミングパルスのサイズを第2のステップサイズだけ増加させる工程とを含む請求項15に記載の方法。 - 前記1回以上のソフトプログラミングパルスは、前記集合が前記目標レベルに到達したと検証される以前に前記集合に印加される最後のソフトプログラミングパルスを含んでおり、
前記1回以上の追加のソフトプログラミングパルスを印加する工程は、前記1回以上の追加のソフトプログラミングパルスのうちの最初のパルスを印加する以前に、第3のステップサイズだけ前記最後のソフトプログラミングパルスを増加させて、前記1回以上の追加のソフトプログラミングパルスの前記最初のパルスとする工程を含んでいる請求項18に記載の方法。 - 前記第1のステップサイズと前記第2のステップサイズが同じステップサイズである請求項18に記載の方法。
- 前記1回以上のソフトプログラミングパルスを印加する工程は、
前記集合が消去されたと検証されなかった場合に、第1のプログラミングパルスを印加した後に、第1のステップサイズだけ前記1回以上のソフトプログラミングパルスのサイズを減少させる工程と、
第2のプログラミングパルスを印加しても前記集合が消去されたと検証されなかった場合に、前記第2のソフトプログラミングパルスを印加した後に、第2のステップサイズだけ前記1回以上のソフトプログラミングパルスのサイズを増加させる工程とを含む請求項15に記載の方法。 - 前記第2部分集合の各不揮発性記憶素子を継続してプログラムする工程は、
前記第2部分集合の各不揮発性記憶素子に1回以上の追加のプログラミングパルスを印加する工程と、
前記1回以上の追加のソフトプログラミングパルスの印加間ごとに、前記1回以上の追加のソフトプログラミングパルスのサイズを第3のステップサイズだけ増加させる工程とを含む請求項21に記載の方法。 - 前記第2のステップサイズと前記第3のステップサイズが同じステップサイズである請求項22に記載の方法。
- 前記1回以上のソフトプログラミングパルスは、前記集合が前記目標レベルに到達したと検証される以前に前記集合に印加される最後のソフトプログラミングパルスを含んでおり、
前記1回以上の追加のソフトプログラミングパルスを印加する工程は、前記1回以上の追加のソフトプログラミングパルスのうちの最初のパルスを印加する以前に、第4のステップサイズだけ前記最後のソフトプログラミングパルスを増加させて、前記1回以上の追加のソフトプログラミングパルスの前記最初のパルスとする工程を含んでいる請求項22に記載の方法。 - 前記第2部分集合の各不揮発性記憶素子を継続してプログラムする工程は、
不揮発性記憶素子の前記集合が前記目標レベルに到達したかどうかを、不揮発性記憶素子の前記第1部分集合を検証対象から除外した状態で、不揮発性記憶素子の前記第2部分集合が前記目標レベルに到達したかどうかを検証することによって検証する工程を含んでおり、
前記第2部分集合の各不揮発性記憶素子を継続してプログラムする工程は、前記第2部分集合が前記目標レベルに到達したと検証されるまで継続する請求項14に記載の方法。 - 前記不揮発性記憶素子の前記第2部分集合が前記目標レベルに到達したかどうかを検証する工程は、
前記第2部分集合の少なくとも1つの不揮発性記憶素子が前記目標レベルに到達したことをもって前記第2部分集合が前記目標レベルに到達したと検証する工程を含む請求項25に記載の方法。 - 前記第1部分集合を検証対象から除外した状態で前記第2部分集合が前記目標レベルに到達したかどうか検証する工程は、
検証電圧を前記第2部分集合の各不揮発性記憶素子に印加する工程と、
前記検証電圧より大きい電圧を前記第1部分集合の各不揮発性記憶素子に印加する工程とを含む請求項25に記載の方法。 - 前記プログラミングする工程は、1回以上のソフトプログラミングパルスを印加する工程を含んでおり、
前記目標レベルがソフトプログラミングの目標レベルである請求項14に記載の方法。 - 不揮発性記憶素子の前記第1部分集合が、前記集合の内部の不揮発性記憶素子を含んでおり、
不揮発性記憶素子の前記第2部分集合が、前記集合の端部の不揮発性記憶素子を含んでいる請求項14に記載の方法。 - 前記第2部分集合が、前記集合の第1の選択ゲートに隣接した第1の不揮発性記憶素子と、前記集合の第2の選択ゲートに隣接した第2の不揮発性記憶素子を含む請求項29に記載の方法。
- 前記第2の部分集合が、前記第1の不揮発性記憶素子に隣接した第3の不揮発性記憶素子と、前記第2の不揮発性記憶素子に隣接した第4の不揮発性記憶素子をさらに含む請求項30に記載の方法。
- 不揮発性記憶素子の前記集合が、不揮発性記憶素子のNANDストリングである請求項14に記載の方法。
- 不揮発性記憶素子の前記集合が、複数のNANDストリングを含んでおり、
前記複数のNANDストリングのうちの所定の数のNANDストリングが、前記目標レベルに到達した不揮発性記憶素子を少なくとも1つ含むと判定されたことをもって、前記集合が前記目標レベルに到達したと検証される請求項14に記載の方法。 - 不揮発性記憶素子の前記集合が、多状態のフラッシュメモリデバイスの集合である請求項14に記載の方法。
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