CN1199194C - 用于位线软编程(blisp)的方法与集成电路 - Google Patents

Abstract

用于集成电路(105)的一种软编程方法，它被应用于连续的各主体位线，并且向在各位线上的被过分擦除的各浮栅存储器单元提供有效的收敛，它包括BLISP方法。跟整体软编程方法相比，BLISP方法适用于低电流消耗的情形。软编程被施加到已选定的各一致位线以及取代各失效位线的各冗余位线。在软编程过程中，在第1存储器阵列(110)之中的各失效位线可以失去作用，并且被配置于第2存储器阵列(170)之中的对应的各冗余位线所取代，使得软编程(脉冲)不被施加到各失效位线上。通过避免将软编程施加到各失效位线上，BLISP方法就能避免消耗过多的电流，否则，这样的电流将会被配置在各失效位线上的具有很低阈值电压的各存储器单元所消耗。过大的电流将会使软编程方法的效率大为降低。

Description

用于位线软编程(BLISP)的方法与集成电路

发明背景

发明领域

本发明涉及浮栅存储器器件，例如闪烁存储器，特别是涉及用于修复被过分擦除的浮栅存储器单元的各种方法与电路。

相关技术的说明

基于集成电路技术的非易失性存储器设计展现了一个正在不断扩大的领域。几种普及类型的非易失性存储器基于可电擦除和编程的浮栅存储器晶体三极管的阵列。

在一个普及的方案中，对浮栅存储器晶体三极管的存储器阵列进行编程的动作涉及将电子注入到已编址的各单元的浮动栅极(简称浮栅)，它导致在浮动栅极中积累负电荷，并使该存储器单元的导通阈值增加。因此，在编程时，各单元将不导通，这就是说，当把读出电位施加到控制栅极进行寻址时，它们将保持不导通状态。擦除具有负电荷的浮动栅极的单元的动作涉及从浮动栅极中去除电子以降低阈值。降低阈值以后，当向控制栅极施加读出电位进行寻址时，该单元将进入导通状态。对相反极性的阵列来说，编程涉及从被寻址的各单元的浮动栅极中选择性地去除电子。

浮栅存储器单元存在过分擦除的问题，特别是在擦除涉及通过从浮动栅极中去除电子来降低阈值的情况下。在擦除步骤中，若从浮动栅极中去除的电子太多而留下些许正电荷，则会发生过分擦除。正电荷使存储器单元因受到偏置而稍微地导通，使得即使它没有被寻址，也会有一个小的漏电流流过存储器。沿着一根给定的数据线的许多个被过分擦除的单元可能引起漏电流的积累，足以导致读出错误。

除了导致读出错误以外，当各浮动栅极单元被过分擦除时，就难以使用热电子编程方法，特别是使用被嵌入到集成电路里面的各种算法，成功地对各单元进行再编程。由于编程电流变大，并且由于串联电阻，使得跨在单元之上的有效的V_DS降低，从而使电子注入效率降低，所以更增加了这方面的困难。

还有，由于擦除和编程操作可能会对处于一个单独的阵列之中的不同单元产生不同的影响，所以浮栅存储器装置通常包括用于对擦除和编程步骤的成功与否进行校验的电路。例如，参看由Jungroth发明的题为《用于闪烁存储器的电压容限电路》的美国专利第4,875,118号。若该阵列不能通过擦除校验，则整个阵列通常会被重新擦除。重新擦除过程可能会使在阵列中被过分擦除的单元更加恶化。

在1995年5月9日授予Lin等人的题为《用于过分擦除防护的具有块擦除标志的闪烁存储器》的美国专利第5,414.664号中，公开了与擦除校验过程有关的过分擦除问题的一个解决方案，该专利展现了一种方法与一种器件，在其中，只有那些没有通过擦除校验操作的块才被重新擦除。相应地，不需要在每一次校验操作之后对整个阵列进行重新擦除。这缓解了过分擦除现象，但是没有完全解决这个问题。

因此，已经研制出一种修复过程，用以纠正过分擦除的各单元。授予Ong等人的题为《在电可擦除和电可编程的存储器器件中用于修复场效应单元的方法》的美国专利第5,233,562号中，描述了使用所谓漏极打扰、源极打扰或栅极打扰技术进行这样的修复的过程。在Ong的专利中，在每一次修复之后，提供了对整个阵列进行费时的修复校验操作。还可以参看授予Shrivastava的美国专利第5,416,738号，以便得到进一步的背景信息。

在授予Hu等人的题为《采用过分擦除纠正方法的非易失性存储器阵列》的美国专利第5,546,340号中，描述了为解决过分擦除问题所作的另一种尝试。Hu描述了一种负偏置的基底。Hu描述了对阵列中过多擦除的器件进行体纠正。Hu描述了对一个被过分擦除器件的阵列所进行的体纠正方法，该方法采用一种利用较高的浮动栅极注入电流的融合技术。

在授予Keeney等人的题为《用于闪烁型EEPROM的低电流编程的结构与方法》的美国专利第5,487,033号中，描述了用于对闪烁型EEPROM进行低电流编程的方法。Keeney指出，对多电平闪烁型EEPROM单元的应用场合来说，控制栅极电压可以采取阶梯方式或斜坡方式从最小值变到最大值，以便进一步地降低峰值沟道电流，并允许闪烁单元阈值电压被置于一个准确的数值上。

为了进一步地讨论用于纠正闪烁型EEPROM的过分擦除的技术，请参看授予Kaya等人的题为《使用源极偏置来提高阈值电压和/或纠正闪烁型EPROM的过分擦除的方法》的美国专利第5,467,306号。

对于现有技术中的许多修复过程来说，软编程被实现为在同一时间被施加到一个特定的存储器的所有已擦除的单元之上的体操作。这样的体操作软编程所消耗的电流超出了低功率应用场合。

在擦除循环之后的修复(或软编程)处理过程中，由于软编程循环在同一时间内被施加到所有已擦除的单元，而不考虑一根特定的位线是否具有一个或多个因被过分擦除而进入失效状态的单元，所以就产生了另一个问题。在几个擦除循环之后，被失效地过分擦除的各单元可能具有极低的阈值电压。含有如此低的阈值电压的各单元的位线被认为是失效的，因为它们在软编程过程中消耗极大的电流。在软编程循环中，可以用泵电路来提供数据线电压。由于这种泵电路有限的电流能力，所以，当由泵电路来提供数据线电压时，由于向被过分擦除的各单元提供电流的损失所导致的效率低下被加重。

在任何情况下，修复和修复校验都是费时的。因此，在闪烁存储器和其他浮栅存储器中，都需要一种能更快地和更有效地修复被过分擦除的各单元的方法和器件。

                     本发明的概要

本发明的一个方面就是在具有浮栅存储器单元阵列的集成电路中，提供一种用于对连续的各位线进行软编程的方法。这种软编程方法适于快速地和有效地修复被过分擦除的各单元。软编程适用于被配置在集成电路中的集成电路闪烁存储器器件和其他浮栅存储器的一种嵌入式擦除算法或其他擦除工序。根据本发明，在逐根位线的基础上，软编程电压被施加到在一个集成电路存储器阵列之中的连续的各主体位线(subject bit line)上。在本文中，位线软编程方法也被称为BLISP方法。

BLISP方法是在浮栅集成电路中实现的。该集成电路包括具有多根位线的第1存储器阵列。各位线均对应于各浮栅存储器单元。各存储器单元都被配置成可编程和可擦除的状态。每一个单元都有一个漏极、一个源极和一个控制栅极。各单元的控制栅极都可以跟各字线进行通信。

BLISP方法包括将各字线保持在预定的字线电平上。该方法还包括产生一个具有软编程电平的软编程脉冲，选择一根被选定的位线，并且在保持过程中，将软编程电平施加到被配置在与所选定的位线相对应的一根主体位线的各单元之上。这种基本的BLISP方法典型地用于没有失效位线的各存储器阵列，在这种情况下，主体位线包括已选定的位线。

在某些实施例中，第1存储器阵列包括各一致位线和各失效位线，并且BLISP方法适于以逻辑方式取代各失效的位线。上述选择包括指定对应于已选定的位线的一种位线类型。集成电路包括一个冗余系统，其中包括第2存储器阵列以及各处理资源。第2存储器阵列具有各冗余位线。处理资源适于执行该项指定。位线类型包括一致位线类型和失效位线类型。响应于指定一致位线类型，主体位线包括已选定的位线。响应于指定失效位线类型，主体位线包括一根主体冗余位线，主体冗余位线以逻辑方式取代已选定的位线。

对适于以逻辑方式取代各失效位线的BLISP方法来说，第1存储器阵列包括许多块。每一块都有至少1根位线。在软编程之前，本方法包括对被配置在各一致位线之上的各单元进行擦除，而各一致位线则被配置在已经设置擦除标志的各块之中，还包括对被配置在以逻辑方式取代各失效位线的主体冗余位线之上的各单元进行擦除，而各失效的位线则被配置在已经设置擦除标志的各块之中。

对适于以逻辑方式取代各失效位线的BLISP方法来说，该项施加包括：响应于指定失效的位线类型，冗余系统关闭主体冗余位线，使得软编程电平不被施加到被配置在已选定位线之上的各单元。该项施加还包括：冗余系统接通主体冗余位线，使得软编程电平被施加到被配置在主体冗余位线之上的各单元。

对适于以逻辑方式取代各失效位线的BLISP方法来说，在第1存储器阵列中的各位线都具有地址。冗余系统各处理资源包括一个冗余位线解码系统，后者具有第1组单元以及一个逻辑阵列。在第1组中的每一个单元都能存储对应于一个预定的位线地址的位线类型指定。该项指定可以包括一个解码系统，它接收与所选定位线相对应的一个位线地址输入。该项指定还可以包括一个逻辑阵列，它将所输入的位线地址跟与输入地址相对应的位线的位线类型指定加以比较。该项施加可以包括：通过产生一个信号，关闭用于第1存储器阵列所有单元的软编程脉冲，来响应失效位线类型的指定。该信号还可以接通用于主体冗余位线的软编程脉冲。该项施加可以包括：通过产生一个信号，接通送往已选定位线的软编程脉冲，来响应一致位线类型的指定。

对于某些具有第1组单元的实施例来说，冗余位线解码系统可以包括一个异或非门(exclusive NOR gate)，它被连接到位线地址输入端以及相应的位线类型指定。该项施加可以包括，响应于失效位线类型的指定，对应的异或非门在一组已连接的冗余位线使能信号的触发下发生反转。

在某些实施例中，被选定的各位线具有相应的软编程标志。本方法包括：在保持之前，为已选定的各位线设置软编程标志。对某些具有软编程标志的实施例来说，在第1存储器阵列中的各位线都有地址。在施加之后，本方法包括确定所选定的位线地址是否对应于末地址。响应于与末地址相对应的已选定的位线地址，对已选定的各位线的软编程标志进行清除。响应于与末地址不相对应的已选定的位线地址，令位线地址增加，并针对与已增加的地址相对应的下一根位线，重复进行保持、产生、选择和施加等步骤。

本发明的第2方面提供一种在非易失性存储器阵列中用于纠正过分擦除状态的方法。本方法包括在一片集成电路中，提供第1非易失性存储器阵列。该阵列具有多个存储器单元。每一个存储器单元都包括放置在介于源极与漏极之间的一个沟道区域之上的由控制栅极与浮动栅极组成的一个堆叠式栅极对。各存储器单元被安排在各位线之中。本方法包括：选择一根被选定的位线。本方法还包括：向被配置在与已选定的位线相对应的一根主体位线之上的各存储器单元施加下列各种电压：向控制栅极施加一个第1电压，向源极区域施加一个有源限流器，向沟道区域施加一个非正电压，向漏极区域施加一个正的第2电压。

在第2方面的某些实施例中，主体位线包括已选定的位线。在某些实施例中，第1电压介于-1V与6V之间。

在第2方面的某些实施例中，第1非易失性存储器阵列包括各一致位线和各失效位线。该项选择包括指定与已选定的位线相对应的位线类型。本集成电路包括一个冗余系统，其中包括含有多个存储器单元的第2非易失性存储器阵列以及各处理资源。第2非易失性存储器具有冗余位线。各处理资源适于进行指定，各位线类型包括一致位线类型和失效位线类型。响应于指定一致位线类型，主体位线包括已选定的位线。响应于指定失效位线类型，第2电压不被施加到所选定的位线，并且主体位线包括一根主体冗余位线，它以逻辑方式取代已选定的位线。

本发明的第3方面提供一种能实现BLISP方法的集成电路。本集成电路包括：一个第1存储器阵列，各处理资源，各字线，以及一个控制电路。第1存储器阵列含有被配置在各位线之上的各浮栅存储器单元。在第1存储器阵列中，每一个单元都有一个漏极、一个源极、一个浮动栅极以及一个控制栅极。各处理资源适于选择用于软编程的被选定的各位线。各字线跟各控制栅极进行通信。控制电路被连接到各处理资源，以便向被配置在各主体位线之上的各浮栅存储器单元施加一个软编程，各主体位线均对应于已选定的各位线。

在集成电路的某些实施例中，各主体位线包括已选定的各位线。在某些实施例中，已选定的各位线都具有相应的软编程标志；并且在保持之前，控制电路适于为已选定的各位线设置软编程标志。

在某些实施例中，集成电路包括一个状态机电路。第1存储器阵列被安排在由各存储器单元块之中。每一块都有至少一根位线，以及对应于该块的一个块擦除标志。在软编程之前，状态机电路以及各处理资源被连接在一起，以便对被配置在各主体位线之上的各单元进行擦除，上述各主体位线则被配置在已设置擦除标志的各块之中。在施加之后，状态机电路适于确定所选定的位线地址是否对应于末地址。响应于与末地址相对应的被选定的位线地址，状态机电路重置各软编程标志。对于某些这样的实施例来说，集成电路包括一个地址计数器。响应于与末地址不相对应的已选定的位线地址，地址计数器令位线地址增加，并针对与已增加的地址相对应的下一根位线，使集成电路重复进行软编程。

在本集成电路的某些实施例中，控制电路适于将各字线保持在一个预定的电平上。被设置在各字线上的电平介于略高于地电位与0.5V之间。该项施加包括在保持字线电压的同时，向各主体位线施加一个软编程脉冲。在某些实施例中，软编程脉冲对被过分擦的各单元进行修复，使得在没有事先采取修复校验操作的条件下，可以对被过分擦除的各单元进行再编程。

在本集成电路的某些实施例中，第1存储器阵列包括排列成各行和各列的许多块。每一块都包括各位线，各字线，以及各源极线。控制电路被连接到各位线，各源极线，以及各字线。控制电路适于将被选定的各块中的各单元的阈值电压设置为一个低阈值电压。控制电路包括电压供电电路，它提供一个电压序列，用以降低在每一个已选定的块中的单元的阈值电压。该电压序列导致第1组单元具有已降低到低于为阈值电压选定的一个限值以下的阈值电压。在软编程时间间隔内，电压供电电路向被配置在每一个被选定的块中的各主体位线(跨在各源极线和各位线之间)施加一个软编程脉冲，同时将在各字线上的电压设置到一个低于选定限值的电平上。

在本集成电路的某些实施例中，第1存储器阵列排列成各行和各列。集成电路包括各阱线，它们被连接到第1存储器阵列中各单元的各自的行的各个阱上。控制电路包括电压供电电路，它们向对应于已选定的各位线的各阱线提供阱电压。控制电路将一个有源限流器连接到与已选定的各位线相对应的各源极线上。在某些实施例中，各处理资源包括一个软编程修复状态机以及一个地址计数器。

在本集成电路的某些实施例中，第1存储器阵列的各位线包括各失效位线和各一致位线。本集成电路包括一个冗余系统，它具有由被配置在各冗余位线之上的各浮栅存储器单元组成的第2阵列，以及各处理资源。在第2存储器阵列中的每一个单元都有一个漏极、一个源极以及一个控制栅极。各冗余位线以逻辑方式取代各失效位线。各处理资源适于指定在第1存储器阵列中的已选定位线的位线类型，并且被配置在冗余系统之中。各主体位线包括已选定的各一致位线以及以逻辑方式取代已选定的各失效位线的各主体冗余位线。控制电路适于与冗余系统配合工作，以避免将软编程施加到被被配置在各失效位线中的各浮栅存储器单元之上。

对于具有冗余系统的集成电路的某些实施例来说，该项施加包括施加一个软编程脉冲。在第1存储器阵列中的各位线都有地址。冗余系统各处理资源都包括一个冗余位线解码系统。该冗余位线解码系统包括一个第1组单元，一个逻辑阵列，以及各处理资源。在第1组中的每一个单元都存储着与预定的位线地址相对应的位线类型指定。逻辑阵列适于将已输入的每一根位线的地址跟对应于已输入地址的位线类型指定进行比较。各处理资源适于接收与选定的位线对应的位线地址输入。处理资源通过产生一个信号，为第1存储器阵列的各位线关闭软编程脉冲，来响应失效位线类型的指定。通过产生一个信号，为已选定的位线接通软编程脉冲，来响应一致位线类型的指定。

对于具有冗余系统的集成电路的某些实施例来说，该项施加包括施加一个软编程脉冲。响应于一致位线类型的指定，冗余系统各处理资源适于向已选定的各位线施加软编程脉冲。响应于失效位线类型的指定，冗余系统各处理资源适于不向已选定的各位线施加软编程脉冲，并且向以逻辑方式取代已选定的各位线的各主体冗余位线施加软编程脉冲。

对于具有冗余系统的集成电路的某些实施例来说，第1存储器阵列被安排在由各存储器单元块之中，每一块都有至少一根位线，以及对应于该块的一个块擦除标志。在软编程之前，控制电路以及冗余系统各处理资源被连接在一起，对被配置在已经设置擦除标志的各块之中的已选定的各一致位线上的各单元进行擦除。在软编程之前，控制电路以及冗余系统各处理资源被连接在一起，对被配置在以逻辑方式取代各失效位线的各主体冗余位线上的各单元进行擦除，各失效位线被配置在已经设置擦除标志的各块之中。

对于具有冗余系统的集成电路的某些实施例来说，第1存储器阵列和第2存储器阵列都被排列成各行和各列。本集成电路包括各阱线，它们被连接到在第1存储器阵列中的各单元的各自的行的各个阱，并且被连接到在第2存储器阵列中的各单元的各自的行。控制电路电压供给电路向对应于已选定的各位线的各阱线提供阱电压。控制电路将一个有源限流器连接到与已选定的各位线相对应的各源极线。

对于具有冗余系统的集成电路的某些实施例来说，该项施加包括施加一个软编程脉冲。冗余系统各处理资源包括一个冗余位线解码系统，该解码系统含有第1组单元，在第1组中的每一个单元都存储着与预定的位线地址相对应的位线类型的指定。冗余位线解码系统还有一个逻辑阵列。该逻辑阵列适于将已输入的每一根位线的地址跟对应于已输入地址的位线类型指定进行比较。冗余位线解码系统还有各处理资源，适于接收与已选定的各位线相对应的各位线地址输入。

冗余位线解码系统各处理资源适于：通过产生一个信号，为第1存储器阵列的各位线关闭软编程脉冲；并且为各主体冗余位线接通软编程脉冲，来响应失效位线类型的指定。冗余位线解码系统各处理资源还适于：通过产生一个信号，为已选定的位线接通软编程脉冲，来响应一致位线类型的指定。冗余位线解码系统可以包括一个异或非门(exclusive NOR gate)，它被连接到位线地址的各输入端以及对应的位线类型指定。响应于失效的、已选定的位线类型指定，异或非门适于在已连接的冗余位线各使能信号的触发下发生反转。

本发明的第4方面提供一个浮栅存储器，它包括：各浮栅单元，第1电路和第2电路。各浮栅单元都有一个漏极、一个控制栅极、一个浮动栅极、一个阱以及一个源极。各浮栅单元都被配置在第1存储器阵列中的各位线之上。第1电路适用于选择已选定的各位线。第2电路适用于对各主体位线上的各浮栅单元进行软编程。各主体位线均对应于已选定的各位线。第2电路还适于向各主体位线中的各浮栅单元提供各种电压，即：向控制栅极提供一个栅极电压，向漏极提供一个有源限流器，向阱提供一个阱电压，向源极提供一个源极电压。

对某些实施例来说，该存储器所包括的各浮栅单元都有一个漏极、一个控制栅极、一个浮动栅极、一个阱以及一个源极。各浮栅单元都被配置在第2存储器阵列的各位线之上。第2电路适于向在第2存储器阵列的各单元中的控制栅极提供一个栅极电压，向漏极提供一个有源限流器，向阱提供一个阱电压，向源极提供一个源极电压。各主体浮栅单元还被配置于各冗余位线之上。各冗余位线则被配置在第2存储器阵列之中。各冗余位线以逻辑方式取代在第1存储器阵列之中的各失效位线。

                 附图的简要说明

图1A是一份简略图，给出根据本发明的一个集成电路实施例的纵览，该实施例在阈值电压收敛于较低的电压V_cc的条件下，用于由基底电流诱发热电子注入(SCIHE)的方案。

图1B是一份简略图，给出一个集成电路实施例的纵览，该集成电路适于以逻辑方式替代失效的各位线。

图2A是一份电路图，表示在其中可以实施SCIHE方案的浮栅存储器单元器件的分段的阵列结构。

图2B是一份电路图，表示在其中可以实施SCIHE方案的、含有一根公共阱线和一个限流器的分段的阵列结构。

图2C是一份电路图，表示在其中可以实施BLISP方案的、一般化的分段的阵列结构。

图3A是一份流程图，表示使用根据SCIHE方案的软编程步骤的、用于芯片、块或位线擦除过程的一种方法。

图3B是一份流程图，表示使用一般的软编程步骤的、用于芯片、块或位线擦除过程的一种方法。

图4是一份电路图，表示具有偏置电压和电流吸收器的浮栅存储器单元。

图5是一份图，表示浮栅存储器单元和限流器。

图6是一份流程图，表示一种两阶段式软编程过程。

图7是一个编程序列的定时图。

图8A是一份流程图，说明位线软编程(BLISP)方法。

图8B是一份流程图，说明适于以逻辑方式替代各失效位线的位线软编程(BLISP)方法。

图8C是一份流程图，说明包括BLISP方法的一种块擦除过程。

图9A是一份简略的电路图，说明被连接到各地址输入端的位线地址解码系统。

图9B是一份简略的电路图，说明配置于一个冗余系统之中的冗余位线地址解码电路。

图9C是一份简略的电路图，说明从位线解码信号到第1单元阵列和第2存储器阵列之间的连接。

                       详细说明

下面，参照诸附图来给出对本发明的各优选实施例的详细说明。本发明的软编程可以成为浮栅存储器单元器件的嵌入式擦除序列的一程在逐根位线的基础上产生多个脉冲，用于快速地修复被过分擦除的各单元，同时对在这个过程中所产生的电流的数值加以限制。对于不含有失效的各存储器单元的各存储器阵列来说，本发明提供了一种有效的修复方法，由于在使用逐根位线的方法的条件下，同时向其施加软编程脉冲的已擦除的单元的数目要少得多，所以跟整体操作方法相比，本方法能够在较低的电流下工作。

对某些存储器阵列来说，某种失效现象使得其中的某些位线不能使用或“失效”。对高密度的存储器阵列来说，失效位线的数目特别成为问题。在本文中，可用的各位线被称为“一致的(conforming)”。

位线的各种失效可能是生产过程的结果，其中包括在位线中失效的各存储器单元，位线与位线之间的金属短路，位线金属开路，位线漏电，以及其他各种电气故障。由于不管单元的状况如何，这样的失效位线仍将是不能使用的，所以，让具有涉及浮栅充电以外的各种故障的各位线去经受擦除、编程和软编程循环并没有什么明显的好处。同样，这些位线的各种故障很可能导致不能进行擦除、编程以及软编程循环，这样就不能对配置于各位线上的各单元达到预期的效果。

在软编程循环期间，被过分擦除的各单元需要更强的电子注入以及更大的漏极电流。对于具有实质上被过分擦除的各单元的各位线来说，较高的软编程漏极电流需求限制了软编程的效率。在软编程循环期间，用于被过分擦除的各单元的较大的漏极电流可能产生电压尖峰信号。电压尖峰信号是由于集成电路不能维持足够高的数据线电压而导致的。由于失效的各存储器单元不能被包容在正确的阈值电压范围内，这也会导致较大的漏极电流。在各失效位线中针对低阈值电压各单元的较强的电子注入要求导致：(1)用于各失效位线的较长的软编程循环时间，(2)若软编程算法服从于超时标准，则将重复出现更多的超时和循环，和/或(3)在软编程期间，较大的漏极线电流需求。

    在V_T收敛于低V_cc电压的条件下基底电流诱发的

              热电子注入(SCIHE)方案

在软编程过程中，向控制栅极施加栅极电压，向漏极施加漏极电压，向阱施加阱电压，并将源极连接到有源限流器。本发明的各实施例具有这样的优点，即，从电流源流出的有用的电子被引导到具有较低V_T的各单元，这些单元的电导很高，从而提高了软编程效率。在1997年9月10日申请的题为《在V_T收敛于较低的V_cc电压的条件下用于基底电流诱发的热电子注入(SCIHE)方案的方法与电路》的第08/926,554号专利申请中描述了SCIHE的发明，该项专利申请已作为参考被收入本文。

与使用地线或恒压电源连接源极的方法相比，或者与使用二极管连接方法相比，使用连接源极的有源限流器有更多的优点。有源限流器也优于通过二极管连接、串联电阻、或者用监测闪烁单元的漏极和栅极的反馈电路来构成的源极偏置的方法。与现有各种方法不同的是，使用有源限流器有助于保持恒定的电子流。

图1A是一份基本结构图，给出了包含SCIHE发明的一个实施例的浮栅存储器集成电路。SCIHE集成电路100包括一个第1存储器阵列，它通常是110，被分成许多的块(图中是32块)，每一块都有用于读出、编程、预编程、擦除和软编程处理的唯一地址。第1存储器阵列110的分段结构，使本发明的修复脉冲可以单独地施加到各存储器单元的各块，这样就可以一块块地修复被过分擦除的各单元。下面结合图2A详细说明第1存储器阵列110的结构，图2A图解了SCIHE方案200A的一个分段阵列结构。SCIHE方案200A的分段阵列结构，在包括第1存储器阵列110的一部分的浮栅存储器电路的漏极源极漏极的结构中表示出来。有关图1B的讨论详见后面位线软编程方法部分。

依然参照图1A，与第1存储器阵列110连接在一起的是电压偏置/有源限流器，通常是160，以及一个读出/编程控制/块擦除/擦除校验/修复电路，通常是120。电压偏置/有源限流器160在软编程期间提供了更高的效率。读出/编程控制/块擦除/擦除校验/修复电路120被连接到块擦除标志130。为了针对擦除/擦除校验/修复序列通过各存储器单元、各块、各位线或整个阵列进行增加，引入了地址计数器140。在这里修复也指“软编程”。

芯片包括命令逻辑150，它被连接到地址、数据以及其它控制线，例如输出使能和芯片使能信号。命令逻辑150解释输入，以便设置电压偏置/有源限流器160和读出/编程控制/块擦除/擦除校验/修复电路120的运行方式。

命令逻辑150可以像标准浮栅存储器集成电路那样实现，例如位于加利福尼亚州Sunnyvale的Advanced Micro Devices公司生产的闪烁存储器芯片Am28F020，该芯片具有本发明的用于单元、块、位线或阵列擦除的各项附加命令。响应于命令逻辑150所发出的命令，由读出/编程控制/块擦除/擦除校验/修复电路120中的各状态机执行嵌入式擦除操作。用户通过主机CPU或者其它方式向命令逻辑150提供地址和数据信号，来指定更喜欢的工作方式。读出/编程控制/块擦除/擦除校验/修复电路120的执行方式包括一种芯片擦除方式，其中第1存储器阵列110中所有的块都将被擦除；以及块擦除方式，其中第1存储器阵列110中被选定的块将被擦除。响应于用户的输入，将要被擦除的各块，用存储在芯片内的块或扇区的擦除标志130加以标识。

图2A详细描述了可以实现本发明的浮栅存储器电路漏极-源极-漏极配置的分段阵列结构，就像1995年3月21日发布的题为《非易失性存储器单元与阵列结构》的美国专利第5,399,891号所描述的那样，该专利作为参考文献，已被收入本文。也可以使用其它各种阵列结构。

该电路包括第1局部位线203和第2局部位线206，它们通过掩埋的扩散导体来实现。也包括一个通过掩埋扩散来实现的公共源极连接线209。许多浮栅晶体管的漏极和源极被连接到局部位线203、206和公共源极连接线209。作为上所述擦除步骤的结果，在一个单独的块上的任何数目的这种浮栅晶体管，都可能在不同程度上受到过分擦除。

第1列各晶体管的各漏极通常是212，它们被连接到第1局部位线203，而第2列各晶体管的各漏极通常是215，它们被连接到第2局部位线206。各浮栅晶体管的各栅极被连接到各字线WL₀至WL_N，其中每一根字线(例如WL₁)都被连接到第1局部位线203的一个晶体管(例如，晶体管218)以及第2局部位线206的一个晶体管(例如，晶体管221)的栅极。晶体管218和221可以认为是一个具有共享源极扩散层的双晶体管单元。

浮栅充电的动作称为浮栅存储器单元的编程步骤。这是通过在栅极和源极之间建立一个高的正电压，例如12V，以及在漏极和源极之间建立一个正电压，例如6V，用热电子注入的方法在逐个字节的基础上完成的。

浮栅放电的动作称为浮栅存储器单元的擦除步骤。该步骤是通过介于浮栅和源极之间(源极擦除)或浮栅和基底之间(沟道擦除)的F-N(Fowler-Nordheim)隧道机制来完成的。源极擦除是通过在源极施加一个正偏压，例如12V或7V，来进行的，与此同时，栅极被接地或者被负偏置，例如-7V。在块基础上进行的沟道擦除，是通过向栅极施加一个负偏置和/或向基底施加正偏置来完成的。

各单元的单独的各块是通过选择信号来控制的，也就是说，由顶块选择信号TBSEL_A和TBSEL_B以及底块选择信号BBSEL_A和BBSEL_B进行控制。各块的单独控制能对选定的局部位线203和206施加一个修复脉冲。

依然参看图2A，第1全局位线224和第2全局位线227与每个漏极-源极-漏极块连接在一起。第1全局位线224通过金属到扩散层的接触点269被连接到顶块选择晶体管230的源极。类似地，第2全局位线227通过金属到扩散层的接触点272被连接到顶块选择晶体管233的源极。顶块选择晶体管230和233的漏极分别被连接到第1和第2局部位线203和206。因此顶块选择器晶体管230、233的栅极由线236上的顶块选择信号TBSEL_A控制。

类似地，晶体管285的栅极由跨越线242的底块选择信号BBSEL_A控制。局部公共源极连接线209通过晶体管285跨过导体263被连接到引出端。晶体管285的漏极被连接到公共源极连接线209。晶体管285的源极被连接到导体263。在这种结构中，导体263是一个掩埋扩散导体，它沿阵列在水平放置的位置处延伸到金属扩散层的接触点281。金属到扩散层的接触点281提供了通往垂直的金属总线239的接触点。

对于结构中的各读出放大器和编程数据来说，数据线245被连接到全局位线224和227，这些全局位线垂直地通过阵列延伸到各自的列(或全局位线)选择晶体管293和294。这样，列选择晶体管293的源极被连接到全局位线224，列选择晶体管293的栅极被连接到列(或全局位线)解码信号Y_n0，列选择晶体管293的漏极被连接到数据线导体245。

图1A和1B所示的浮栅存储器单元的各块被配置成如图2A所示的许多子阵列，图2A图解了处于一个大的集成电路之中的两个子阵列。子阵列表示存储器阵列的物理布局的划分。子阵列通常是沿着虚线248被分开，其中子阵列251通常在虚线248之上，而子阵列254通常在虚线248之下。各单元的第1组257，沿着给定的位线对(例如，224，227)，跟各单元的第2组260形成镜像排列。当人们沿着位线对从下向上看时，存储器各子阵列就好像被折叠过来一样，以便共享导体263、266(掩埋扩散)和金属到金属各扩散接触点269、272、275、278。导体263、266通过金属到扩散层的接触点281、284跨过阵列水平地延伸到垂直的金属线239。各子阵列在金属总线239的相对一侧重复出现，以便相邻的各子阵列能共享同一个金属总线239。金属总线239被连接到阵列地线以及用于擦除的高电压电路。这样，子阵列的布局要求在全局位线中，每个双晶体管单元的列都有两个金属接触点节距，以及在金属总线239中有一个金属接触点节距。

各浮栅存储器单元都包括阱296A-296L。阱线295A-295C见图2。阱线295A-295C被用来向各阱296A-296L施加偏置电压。阱线295A通过296D被连接到阱296A。阱线295B通过296H被连接到阱296E。阱线295C通过296L被连接到阱296I。

在软编程脉冲期间，通过字线(WL_0-n)向各浮栅单元的各栅极施加栅极电压，通过位线224和227施加漏极电压，通过阱线295A-295C施加阱偏压，通过包括晶体管285-288和图5所示的形成电流镜像的附加电路的结构，向源极施加有源限流器。在这样的结构中，图2A中的晶体管285-288中的每一个都对应于如图5所示的晶体管516那样的晶体管。BBSEL_A和BBSEL_B中的每一个都对应于图5中的线V_cs，V_cs被连接到晶体管516的栅极。图2A中没有示出用于其它各浮栅的附加的各阱线。然而，附加的各阱线被用来向其它的各阱施加阱偏压。晶体管285、286、287和288也是选择器解码晶体管。这些晶体管在它们的源极一侧与发生器相连，以提供0V或正电压，这依工作方式而定。

采用这种方案，使用有源限流器来代替源极接地，泵电路的功率可以更好地用来对被过分擦除的单元进行编程，并且将大部分单元的漏泄电流在大小上降低几个数量级。在一个可供选择的系统中，栅极电压可能以阶梯方式被施加，以降低来自被过分擦除单元的电流贡献率。

图2A的电路提供了扇区解码能力，允许实现如下的电路：当源极被连接到有源限流器时，通过向各局部漏极线施加大约4V，就能仅向阵列中被选定的区段施加漏极打扰型的软编程脉冲。

并且，可供选择的系统根据电路各参数，通过被软编程的器件的源极引出端，施加4V或者更高的软编程脉冲，同时将各位线或各漏极引出线连接到有源限流器。这种源极打扰方案也可以使用同样的逐块解码和字线驱动器。

图2B是一份电路图，表示包括公共阱线297和有源限流器299的一个分段阵列结构，其中SCIHE方案可以被实现为200B，并且与图2A相似。公共阱线297允许向多个单元施加一个阱电压。图2B包括开关298和一个有源限流器299，以取代晶体管285-288。有源限流器299通过开关298被连接到金属总线239。有源限流器299向阵列中多个单元提供一个共用的电流吸收器。为了讨论图2C，请参看后面的位线软编程方法部分。

参考图3A，它显示了芯片的总流程图或块擦除流程，其中包括SCIHE发明的一个实施例的软编程各步骤。图3B显示了同图3A一样的流程图，不同之处在于，图3B的软编程不要求包含SCIHE发明的特性，例如有源限流器或在后面将参照图4讨论的阱开关。逐根位线地进行软编程的方法可以跟软编程设置配合使用，如图3A或者图3B所示。擦除操作(步骤305)开始之后，被选定的芯片或块就通过主机CPU或通过命令逻辑150(步骤310)开始被预编程。在步骤315，出现预编程恢复期，以便在预编程之后让电压被清除或趋于稳定。在步骤320，发生预编程校验过程。然后系统检查芯片、块或位线中的末地址是否已经被预编程(步骤325)。如果没有，则重复进行从预编程步骤310开始的过程，直到芯片、块或位线的所有的单元都已经被预编程为止。

在预编程之后，在步骤330执行擦除操作。跟随在擦除步骤330后面的是擦除恢复期335，用以清除擦除电压。接下来，执行擦除校验操作340。然后，在步骤345，系统检查擦除过程是否完成。如果尚未完成，就返回执行擦除操作330，直到完成擦除操作330为止。

当擦除操作完成时，根据图3A所示的SCIHE过程的SCIHE软编程开始于步骤350，其中软编程脉冲被施加到同时进行擦除操作的整个芯片、或块或位线的所有的单元。软编程步骤350包括向栅极施加一个栅极电压，向漏极施加一个漏极电压，向阱施加阱电压，向源极施加恒定的源极电流。

图3B提供了通用的软编程步骤352。通用的软编程352不一定包括SCIHE的特性，例如，有源限流器或阱开关。对两种软编程来说，在步骤355都发生软编程恢复。该过程在步骤360结束。

图4显示了根据SCIHE发明的一个实施例的为软编程而配置的一个浮栅存储器单元。浮栅存储器单元400包括一个控制栅极401，控制栅极下面的浮栅402，源极403，阱404和漏极405。浮栅存储器单元400包括控制栅极401和浮栅402，它们来自在其间插入了绝缘层的多晶硅层的一个堆叠对。栅极开关410被连接到控制栅极401，并且提供一个大约2V的控制栅极电压。源极开关411被连接到源极403，并且向源极403提供一个有源限流器420。阱开关412被连接到阱404，并且向阱404提供一个大约2 V的阱偏压。漏极开关413被连接到漏极405，并且向漏极405提供一个大约4V的漏极电压。

图4所显示的配置允许浮栅存储器单元400进行软编程。软编程使得电子以热电子的形式注入到浮栅。在本发明的一个实施例中，一个单元的长度(L_mask)是0.6微米，宽度(W_mask)是0.4微米。隧道氧化物为10nm(纳米)，氧氮氧化物(ONO)层大约是14nm。浮栅存储器单元400是一个N沟道晶体管。

单元采用了三重阱结构。三重阱结构包括一个深N型阱，一个P型阱和一个N型阱。如果P型阱接地，就可以使用双阱结构。P型阱起到沟道阱的作用，而深N型阱则起到隔离阱的作用。在软编程期间，沟道阱可以被偏置到一个非正的电压，而隔离阱则大于或者等于Vcc。

使用有源限流器的一个优点是，从源极流出的可用的电子被传导至单元中具有很高电导的较低V_T的位上。因此，软编程的效率会更高。电导调制通过充电的源极电压进行，并且可能跟log₁₀{-[V_S+_GV_T(V_SB)]/110mV}成正比，其中_G是栅极耦合比。有源限流器420向源极施加一个负的恒定电流。所显示的配置还有另外一个好处，即，漏极电流可以直接地由Vcc＝5V来提供，这可能比充电泵电路所能提供的电流要大。若Vcc降低，则相关的电压还可以相应地改变。使用负阱偏压要求有另一个泵电路。如果漏极电压使用了正泵电路，那么就不需要有负泵电路。介于漏极电压和阱偏压之间的差值非常重要。

最好有快速的V_T收敛。软编程时间越长，V_T收敛就越紧。上限是总的扇区电擦除时间。最初，各位(各单元)会有宽的V_T分布，并且最初的源极电压会较高。可供选择地，阶梯状或锯齿状的字线电压(栅极电压)可以被用来改变漏极到源极电压的范围。栅极和源极之间的电压会影响已收敛的V_T的饱和值。

因为软编程电流也是通过来自体效应的V_T(V_SB)来加以抑制，所以基底较高的杂质浓度是有帮助的。高的基底杂质浓度将抑制短沟道效应和有关的泄漏。可能影响到泄露的漏极耦合比也可能得以降低。漏极耦合是来自N+浮栅重叠的电容耦合效应。

有关对浮栅进行软编程的方法的更多的细节，详见1998年4月28日发布的题为《用于软编程算法的方法和系统》的美国专利第5,745,410号，该专利作为参考文献，已被收入本文。

图5是一份图，表示根据本SCIHE发明的一个实施例的一个存储器单元和一个有源限流器。限流器电路500相当于图4中的有源限流器420。限流器开关包括被连接到V_cc和V_load的晶体管510、电阻器512、晶体管514和晶体管516。I_out被连接到源极开关411。V_load用来控制来自I_out的电流。I_out被连接到阵列V_ss520，后者被连接到包括存储器单元522在内的各存储器单元的各源极。图5也表示了字线526、阵列阱524和漏极线528。在图5所示的配置中，电流从各个存储器单元阵列中的各存储器单元的各源极那里受到限制。

一块存储器单元可以同时被编程。为了能够同时编程一块512K的单元，限流器电路500被这样构成，使得该块中通过限流器电路500的总电流大约是2mA(毫安)。在一个可供选择的实施例中，512K单元块的电流可能小于10mA。

转到图6，图中显示了SCIHE发明的另一个实施例。如图所示，修复脉冲可以按照两个顺序的步骤来施加。在第1步骤，字线电压被保持在大约地电位的第1电平；并且在第2步骤，字线电压被保持在大约地电位的第2电平。图6表示，从步骤607到610期间，当修复脉冲施加在位线上时，字线电压将被保持在两个不同电平上。

首先，步骤607在大约100ms(毫秒)的一段时间内，将字线电压保持在大约地电位，例如在0.1V和0.2V之间。在步骤608期间，保持着修复脉冲的第1阶段。在第1个软编程步骤607和608期间，首先通过施加一个低字线偏压，“被过分擦除”的单元的电流将小于在较高的字线电压下的电流，然而大多数的被过分擦除的单元被推向“正常单元”(即它们将阈值电压恢复到一个较佳值)。这样，在第1个软编程步骤607和608之后，一些被过分擦除的单元已经恢复，可以施加第2步骤。第2步骤609和610包括将字线电压设置为大约0.6V，该电压被施加了一段延长的时间，例如当施加修复脉冲时大约是100ms。

相应地，在修复脉冲期间，字线电压被分成两个阶段，第1阶段发生在字线电压被保持在大约0.1V和0.2V之间的100ms期间；第2阶段则发生在字线电压被保持在大约0.6V的100ms期间。这种两步处理法改善了被过分擦除的各单元的软编程，有着较少的操作电流和较好的工作效率。

下面的表格显示了用于两步软编程处理的可供选择的数值：

                                 3V工艺

	漏极	栅极	512K单元块的源极Is	基底	时间
						第1步	+5.5V	+2.5V	1.5mA	GND	50ms
第2步	+5.5V	+3.1V	1.5mA	GND	100ms

5V工艺

	漏极	栅极	512K单元块的源极Is	基底	时间
						第1步	Vcc	0V	1.2mA	GND	50ms
第2步	Vcc	0.6V	1.2mA	GND	50ms

下表显示了软编程的电压和电流范围：

漏极	栅极	源极	基底
				＜漏极结击穿电压VDB＜8V	VGS＞-1VVDG＞2V	IS/512K单元＜10mAVSB＞-0.5V	≤0V

相应地，已经提供了在低的Vcc电压下，由基底电流引起的V_T收敛的热电子注入的方法和电路。该方法和电路为闪烁存储器中被过分擦除的单元提供了快捷和有效的修复。

图7是编程序列的一个实施例的一份定时图。如迹线700所示，电压被施加于漏极。在编程期间，对字线施加一个变化的电压，如迹线702所示。在每一个步骤中，漏极和栅极电压可以同时施加，或首先施加栅极电压。

                     位线软编程方法

本发明的一个方面是，对具有浮栅存储单元阵列的集成电路中的连续位线进行软编程的一种方法。该方法可应用于如图1A所示的类似于SCIHE集成电路100的集成电路中，或应用于能提供位线选择能力的任何浮栅存储器集成电路中。

集成电路包括一个有许多位线的第1存储器阵列110。各位线跟浮栅存储器各单元对应。各存储器单元被配置成可编程和可擦除。每个单元都有一个漏极、一个源极和一个控制栅极。各单元的控制栅极与各字线进行通信。如图8A所示，将位线软编程(BLISP)方法800应用于不含有各失效位线的各存储器阵列，这将在后面加以叙述。

图2A、2B和2C显示了能够实施BLISP方法800的漏极—源极—漏极配置的详细分段阵列结构。这些结构显示了第1存储器阵列110的不同实施例。图2C显示了通用的分段阵列结构200C，在其中可以实施BLISP方案800。可以实施BLISP方案800的通用分段阵列结构200C没有包括SCIHE发明的软编程特征。BLISP方法800可以在能提供对应于每根位线的列(或位线)解码信号(例如Y_n0到Y_nM)的任何浮栅存储器阵列中实施。位线软编程方法800不要求具有如图2A、2B和2C中所示那样的分块结构。

如图2C所示，第1存储器阵列110包括许多根位线，其中又包括第1局部位线203和第2局部位线206。如图2C所示，局部位线，例如第1局部位线203和第2局部位线206，被连接到第1存储器阵列110中的各浮栅存储器单元的漏极引出端。每一个浮栅存储器单元都有一个漏极、一个源极和一个控制栅极。各单元的控制栅极与各字线进行通信，在图2C中，各字线被表示为WL₀-WL_N。

如图8A所示，用于浮栅存储器各单元的位线软编程(BLISP)方法800包括将字线设置和保持在一个预先设定的字线电平上807。在一些实施例中，预先设定的字线电平介于略高于地电位和0.5V之间。

通过生成具有软编程电平的软编程脉冲809，选择一根被选定的位线811，以及向一根主体位线施加软编程电平或脉冲813，来使BLISP方法继续进行。主体位线对应于被选定的位线。软编程电平被施加于配置在主体位线上的各单元。

BLISP方法包括软编程恢复815，它典型的发生在向主体位线施加软编程脉冲813之后。软编程恢复提供了为使被选定的位线从软编程电平(在本发明的一些实施例中大约是5到6V)恢复到正常的等待电平状态所需的时间，在本发明的一些实施例中，正常的等待电平大约是0V。软编程恢复也为字线提供了从施加两步骤电压恢复到0V所需要的时间。因此，在软编程恢复815之后，各字线和各位线都返回到它们各自的正常的等待状态。

由于同时向其施加软编程脉冲的已擦除单元的数目比逐根位线方法要少得多，所以BLISP方法800与现有技术的体操作相比，仅消耗非常少的功率和电流。在一些实施例中，主体位线包括被选定的位线。

典型地，实施体操作软编程的各种方法的电路要求直接使用电源线来提供所需的大电流，例如，10到90mA的电流驱动能力。另一方面，对于低功率的应用，不允许电流消耗超过10mA。低功率应用典型地具有低电压，而直接应用这样的电压不能提供体软编程所需的电流水平。因此，需要一个泵发生器来提供高电压。然而，泵发生器的特点在于，它本身只能提供有限的电流，通常只有几毫安。

在BLISP方法800的一些实施例中，第1存储器阵列110包括许多块，如图1A和1B所示。每个块至少有一根位线。在软编程之前，该方法包括对被配置在已设置擦除标志的各块的各位线上的各单元进行擦除。在一些实施例中，软编程脉冲修复被过分擦除的各单元，使得被过分擦除的各单元在没有预先施加修复校验操作的条件下，能够被重新编程。例如，若被过分擦除的各单元在先前的检测和评估中性能良好，则修复校验操作可以从略。

在一些实施例中，第1存储器阵列110中的各位线都有地址。集成电路包括含有冗余位线解码系统的各处理资源，例如图9B所示的位线地址解码系统915。该项选择包括冗余位线解码系统915，它接收对应于被选定位线的位线地址输入。该项施加包括由各处理资源提供一个信号，来接通送往被选定位线的软编程脉冲。在一个实施例中，位线地址解码系统910的输出以逻辑方式跟冗余位线解码950的第2输入信号组合在一起，以生成适当的位线解码信号，例如用于第1存储器阵列110中的零位线的Y_n0信号960-0，以接通送往主体位线的软编程脉冲。

对高密度存储器产品来说，由于存储器阵列中的失效位线导致显著的产量降低，冗余系统170可以被用来增加产量。失效的位线是不能使用的，并且可能是上述生产过程造成的结果。冗余系统170在图9B和9C中有详细的图示，它包括第2存储器阵列905(见图9C)和各处理资源。第2存储器阵列905中的各位线以逻辑的方式取代第1存储器阵列110中的各失效位线。

在集成电路中引入冗余系统170，是基于在较高产量和冗余系统所带来的模具尺寸扩大之间的一种折衷。例如，当冗余系统170的模具尺寸的扩大相对较小，而通过使用冗余系统来提高的产量又非常重要，那么在集成电路中引入冗余系统170就是恰当的产品战略。

当折衷的结果不倾向于让集成电路利用附加的处理资源以逻辑方式来取代存储器阵列中的各失效位线时，就不引入冗余系统170，而使用如图8A所示的“基本”BLISP方法800。例如，没有失效位线的第1存储器阵列110就不需要冗余系统170。类似地，某些含有第1存储器阵列110的集成电路，由于只有很少的失效位线，所以集成电路处理资源就能保证失效的位线不会妨碍浮栅阵列提供足够的功能，也就不需要引入冗余系统。例如，集成电路可以具有处理资源，包括一个地址计数器和控制单元，使存储器能够绕过有限数目的失效位线，因此，尽管存在这样的失效位线，仍然能够有效地运行。这种集成电路的第1存储器阵列110可以有额外的位线，用以替代各失效的位线，或者甚至在存在少量的失效位线的情况下，仍然能够进行应由第1存储器阵列进行的操作。

只有很少数量的失效位线的集成电路以及能绕过各失效位线105的集成电路之间的主要差别是，后者有一个冗余系统170，图1B所示的就是适于绕过各失效位线的集成电路的一个实施例。图1B所示的实施例和根据SCIHE方案100的集成电路之间的另一个差别是，图1B所示的实施例中有一个独立于块擦除/擦除校验/软编程电路125之外的读出和编程控制电路，用以取代一个将这些功能组合在一起的读出/编程控制/块擦除/擦除校验/软编程电路120。在这里，读出与编程控制电路也指控制电路165。第3个差别是，SCIHE集成电路100有一个电压偏置和一个有源限流器160。这些元件对适于以逻辑方式取代各失效位线105的集成电路来说是不需要的。

对适于以逻辑方式取代各失效位线105的集成电路来说，第1存储器阵列110被连接到读出与编程控制电路165以及块擦除/擦除校验/软编程电路125。冗余系统170也被连接到读出与编程控制电路165和块擦除/擦除校验/软编程电路125。

对于含有较大数量失效位线的集成电路来说，BLISP方法所使用的冗余系统170适于以逻辑方式取代各失效位线801，如图8B所示。第2存储器阵列905含有各冗余位线。对于这样的集成电路来说，适于以逻辑方式取代各失效位线801的BLISP方法包括提供冗余系统170的步骤822。适于以逻辑方式取代各失效位线801的BLISP方法还包括：将字线保持在一个预先设定的字线电平上的步骤807，生成具有软编程电平的软编程脉冲的步骤809，选择被选定位线的步骤811，以及向主体位线施加软编程电平的步骤813。

对适于以逻辑方式取代各失效位线801的BLISP方法来说，第1存储器阵列110包括两种位线：各失效位线和各一致位线。在一些实施例中，在第1数目的编程循环之后，在配置于每一根失效位线之上的各单元中，至少有一个单元还保持低于目标阈值电平。因此，失效的位线是不能使用的。例如，参照图2A到2C，在第1数目的编程循环之后，若配置在晶体管215的第2列的第2晶体管221保持低于目标阈值电平，则第2全局位线227将被认为是一根失效位线。当各单元经过反复编程、擦除以及各软编程循环时，若各失效位线中的各单元的电压低于目标阈值电压，则会由此导致过分擦除。在一些实施例中，第1数目的编程循环数目大于2。

第2存储器阵列905的冗余位线含有各浮栅存储器单元，它们被配置成可编程和可擦除。冗余系统170包括各处理资源并且提供位线选择功能。第2存储器阵列905可以被连接到地址计数器140以及控制电路(在图1B中以及在本申请书的下文均为参考号码165，以及在图1A中则为参考号码120)，以提供位线寻址和选择。被选位线的选择步骤811包括指定与被选位线相对应的位线类型。配置在冗余系统170中的各处理资源适于进行这种指定。位线类型包括一致位线类型和失效位线类型。响应于指定一致的位线类型，主体位线包括被选定的位线。响应于指定失效的位线类型，主体位线包括主体冗余位线。主体冗余位线以逻辑方式取代被选定的位线。

在上面介绍的例子中，第2全局位线227是一根失效的位线，当被选定的位线是第2全局位线时，选择被选位线的步骤811可以包括冗余系统170各处理资源指明被选定的位线是一根失效的位线。主体位线将成为在第2存储器阵列905中以逻辑方式取代第2全局位线227的一根冗余位线。

另一方面，第1全局位线224可以是一根一致位线。当被选定的位线是一致的第1全局位线224时，选择被选位线的步骤811可以包括冗余系统170各处理资源指明被选定的位线是一根一致位线。主体位线将成为第1全局位线224。

施加软编程电平的步骤813是将该电平施加到被配置在主体位线上的各单元。响应于指定一根被选定的一致位线，软编程脉冲被施加到第1存储器阵列110中被选定的位线。当字线电压被保持(步骤807)时，就执行施加软编程电平的步骤813。

在本发明的一些实施例中，至少有一根失效位线要求软编程脉冲给出比每一根一致位线更大的电荷注入，以克服过分擦除状况。对于其中一些实施例来说，在第1数目的编程循环之后，在每一根失效位线上配置的单元中，至少有一个单元仍保持低于目标阈值电平。编程循环的第1数目可能大于2。

在使用适于以逻辑方式取代各失效位线801的BLISP方法的过程中，在第1存储器阵列110中的各冗余位线以逻辑方式取代失效的各被选位线，这样就可以防止向各失效位线施加软编程脉冲。响应于指定失效的被选位线，软编程脉冲被施加到以逻辑方式取代被选定的失效位线的一根主体冗余位线。

在其中一些实施例中，在施加预编程、擦除和编程循环等各种脉冲期间，各冗余位线也以逻辑方式取代第1存储单元阵列中的各失效位线，以防止将这些脉冲施加到各失效位线上。在一些实施例中，各冗余位线和各失效位线都受到预编程、擦除和编程循环等各种脉冲的作用。

在适于以逻辑方式取代各失效位线801的BLISP方法的一些实施例中，若冗余系统170表明该位线是失效的，则施加软编程脉冲的步骤813包括由冗余系统关闭失效的被选位线，使得软编程电平不被施加到配置在失效位线上的各单元。在这个实施例中，施加软编程脉冲的步骤813还包括由冗余系统接通主体冗余位线，使得软编程电平被施加到配置在主体冗余位线上的各单元。

冗余系统170可以指定与被选定的位线相对应的位线类型。在一些实施例中，第1存储器阵列110的各位线都有地址。各位线地址(在图2A-2C以及图9A和9B中表示为A₀-A_p)可以由命令逻辑150来提供，并由地址计数器140进行计数。

在各位线都有地址的一些实施例中，冗余系统170的各处理资源可以包括冗余位线解码系统915。冗余位线解码系统915，如图9B所示，可以包括一个第1组单元925和一个逻辑阵列。在第1组单元925中的每个单元都存储着一种位线类型指定，它对应于第1存储器阵列110中一个预定的位线地址。

选择被选位线的步骤811可以包括解码系统910，它接收位线选择输入，例如对应于各被选位线的各位线地址。逻辑阵列可以将每个位线地址输入，跟对应于该地址输入的位线的位线类型指定进行比较。

施加软编程脉冲的步骤813可以包括生成一个信号，例如图9A所示的用于位线解码的第2输入信号950。响应于针对一根被选位线的失效位线类型指定，第2输入信号950可以关闭用于第1存储器阵列110上所有单元的软编程脉冲。第2输入信号950可以包括用于位线解码的线输入失能信号950A，在图9B中它被表示为YDIS信号。对于失效的已设置的各位线，用于位线解码的线输入失能信号950A被用来使第1存储器阵列110中的已设置的各位线失去作用。响应于失效位线类型的指定，还可以生成一个使能信号，例如图9C中的E_n0信号970-0，以接通用于主体冗余位线的软编程脉冲。

例如，如图9A-9C所描绘的那样，当第1存储单元阵列位线的地址从A₀变化到A_p时，冗余系统的各处理资源将地址信息输入跟存储在第1组单元925中的预定义的失效位线的各地址进行比较。若地址跟保存在第1组单元925中的一组地址信息相同，则冗余使能信号E_n0-E_nx其中之一，例如，第0号冗余位线的E_n0 940，或第x号冗余位线E_nx945接通。被接通的冗余使能信号通过向YDIS失能线950A提供一个信号，来关闭位线解码信号Y_n0-Y_nm，从而防止向第1存储单元阵列的失效位线施加软编程脉冲。被接通的冗余使能信号也接通在第2存储单元阵列中相应的冗余位线路径。

例如，若失效位线的第1次指定对应于第1存储器阵列110的第3位线(在图2A-2C中没有示出)，则当第3位线被选中时，第0号冗余位线将被接通。配置在第0号冗余位线上的各存储器单元将接收到软修复脉冲。所有的解码信号Y_n0-Y_nm都将被关闭，以防止解码信号Y_n2让失效的第3位线上的各存储器单元接收软修复脉冲。若失效位线的第2次指定对应于第1存储器阵列110的第7位线(在图2A-2C中没有示出)，则当第7位线被选中时，第1号冗余位线将被接通。配置在第1冗余位线上的各存储器单元将接收到软修复脉冲。所有的解码信号Y_n0-Y_nm都将被关闭，以防止解码信号Y_n6让失效的第7位线上的各存储器单元接收软修复脉冲。

如图9B所示，配置在冗余系统910A上的冗余位线解码系统可以包括异或非门935，它被连接到各位线地址输入以及存储在第1组单元925中的相应的被选定位线类型的指定。响应于一根失效的被选位线的指定，施加软编程脉冲的步骤813可以包括异或非门935在一个已连接的冗余位线使能信号的触发下发生反转。

响应于一致位线类型的指定，施加软编程脉冲的步骤813还可以包括：通过生成一个信号，例如图9C所示的Y_n0信号960-0，来接通送往被选定位线的软编程脉冲。

正如以上所讨论的那样，适于以逻辑方式取代各失效位线801的BLISP方法，在施加软编程电平的步骤813中，用一根冗余位线以逻辑方式取代每一根失效位线。在没有这样替换的情况下，若在失效的位线上出现阈值电平很低的各单元，或者出现其他类型的故障，则可能导致在向失效位线施加软修复脉冲期间更大的电流需求。增加的电流需求足以使该电平产生尖峰信号。因此，施加软编程电平的步骤813仅将该电平施加于替代的冗余位线，这就避免了如果将软编程脉冲施加于失效位线时可能发生的大电流消耗或电压尖峰。所以就能更加有效地执行软编程。

对于各失效位线的软编程的另一个问题是，数据线导体245上的电压不能保持在一个足够高的水平上，以进行有效的软编程。这个问题归因于失效的(很低的阈值电压)位线上的各单元所造成的电流损失，当数据线导体245的电压由泵电路来提供时，这个问题将会更加严重，因为泵电路的特点就是电流供应能力有限。

BLISP方法还可以用块擦除过程实现，如图8C所示。第1存储器阵列110可以在分块结构中包括许多块。分块结构可能如图2A-2C其中之一所示，或采取任何其他的分块存储器阵列结构。每个块至少有一根位线。在软编程之前，配置在一致位线上的各单元均被擦除，上述各一致位线都被配置在已设置擦除标志的各块中。在软编程之前，配置在对应于各失效位线的各冗余位线上的各单元均被擦除，上述各失效位线则被配置在已设置擦除标志的各块之中。对适于以逻辑方式取代各失效位线801的BLISP方法也可以提供相同的擦除过程。

在BLISP方法的一些实施例中，预编程循环连同擦除和软编程循环一起被施加到各主体位线。在这些实施例中，针对一般化的软编程示于图3B，针对SCIHE的软编程示于图3A，针对块擦除和位线软编程方法802的更详细的细节则示于图8C。块擦除和BLISP过程802包括上面针对BLISP过程800而讨论的各步骤。提供冗余系统的步骤822仅在图8B中显示，因为该步骤在任何实际的处理过程发生之前被执行，也就是说，在起始步骤825之前被执行。块擦除步骤825-872如同美国专利第5,745,410号的图4所提供的步骤那样，该专利于1998年4月28日发布，并且作为参考文献已被收入本文。下表提供了对应于本文图8参考号码825-872的美国专利第5,745,410号的图4的参考号码。

项目描述	来自本文图8的参考号码	来       自5,745,410的图4的参考号码
			设置块擦除标志	825	99
设置块软编程(修复)标志	827	99A
			对已设置擦除标志的各块进行预编程	829	100
对已设置擦除标志的各块进行擦除	831	101
			确定是否已经到达擦除时限	833	102
擦除恢复	835	103
			确定是否已经到达擦除恢复时限	836	104
设置擦除校验电压	838	105
			确定是否已经到达擦除校验时限	840	没有
评估被选定的块中的擦除标志和测试数据	842	106
			判断是否设置了擦除标志	844	107
通过擦除校验并且不是最末的最低位	846	108
			增加最低位的地址	848	109
判断是否末块	852	110
			判断是否重置了所有的擦除标志	856	111
擦除完成指示	860	112
			通过擦除校验并且是最末的最低位	864	113
重置块擦除标志	868	114
			增加最高有效位以及重置最低位	872	115

BLISP方法800可以与使用SCIHE软编程方法300的擦除一起使用，如图3A所示。这是通过用BLISP方法中从设置位线地址的805到重置软编程标志的820的诸步骤，来取代SCIHE软编程350和软编程恢复355的诸步骤来实现的。类似地，BLISP方法800可以作为擦除的一部分用通用的软编程方法301来实现。这是通过用BLISP方法中从设置位线地址的805到复位软编程标志的820的诸步骤，来取代通用的软编程352和软编程恢复355的诸步骤来实现的。如上所述，其它BLISP步骤如图8A所示，包括保持字线电压的步骤807，生成软编程脉冲的步骤809，选择被选定位线的步骤811，以及向主体位线施加软编程脉冲的步骤813。BLISP方法还可以包括软编程恢复的步骤815，判断被选定的位线地址是否为最后一根位线的步骤817。重置软编程标志的步骤820将在下面描述。

如图8C所示，扇区擦除以及软编程方法802包括用于嵌入式擦除以及软编程的算法。命令逻辑150解释输入，以设置读出与编程控制电路165的运行方式。然后通常是由控制电路165执行该算法或运行方式。对于包括许多块的第1存储器阵列110的实施例来说，该方法可以包括擦除其中一些存储器单元。例如，被配置在已设置擦除标志的各块之中的被选定的一致位线上的各单元可以被擦除。同时，配置在以逻辑方式取代各失效位线的各主体冗余位线上的单元可以被擦除，其中被取代的各失效位线被配置在已经设置了擦除标志的各块上。

分块结构的实现是为了使某些块可以不受预编程、擦除和软编程处理中的一项或多项的任意组合的影响。例如，若在一个块中有针对特定处理过程的复位标志，则与该处理过程相关的脉冲就不会被施加到该块的各单元上。取而代之的是，已重置的各块则在不施加脉冲的条件下得以通过。

在各被选定位线具有软编程标志的一些实施例中，BLISP方法800和适于以逻辑方式取代各失效位线801的BLISP方法可以包括为各被选定的位线设置软编程标志。当各位线都有地址时，BLISP方法可以包括确定被选定的位线地址是否对应于末地址817。

例如，在施加软编程脉冲的步骤813以前，地址计数器140可以将被选位线地址设置为000。位线000对应于与已设置了软编程标志的第1块中的信号Y₀₀相连接的位线。对每根主体位线施加软编程脉冲813后，BLISP方法800可以包括块擦除、擦除校验以及软编程修复状态机125，后者确定被选定的位线地址是否对应于末地817。典型地使用软编程修复状态机125中的地址计数器来进行此项判断。对适于以逻辑方式取代各失效位线801的BLISP方法来说，也可以产生相同类型的判断。

若被选定位线的地址对应于末地址，则BLISP方法可以包括重置对应于被选定位线的软编程标志820。清除软编程标志的步骤820一般地通过块擦除、擦除校验以及软编程修复状态机125来实现。若被选定的位线地址不对应于末地址，则BLISP方法包括位线地址增加操作819。然后，对应于已增加的地址的下一根主体位线就执行字线电压保持的步骤807、选择被选定位线的步骤811、以及施加软编程脉冲的步骤813等。

本发明的第2方面提供一种在非易失性存储器阵列内部纠正过分擦除状况的方法。该方法包括在一个集成电路中提供第1非易失性存储器阵列，例如，如图1A和1B所示的第1存储器阵列。该阵列有许多浮栅存储器单元400。如图4所示和在前面SCIHE部分所述，每个浮栅存储器单元400都包括含有控制栅极401和浮栅402在内的堆叠式栅极对。各栅极被放置在沟道区域或阱404之上，并且被插入到源极403和漏极405区域之间。各存储器单元被配置在各位线上。本方法包括选择一根被选定位线的步骤811。纠正过分擦除状况的方法还包括向控制栅极401施加一个第1电压，向源极区域403施加一个有源限流器(或电流吸收器420)，向沟道区域施加一个非正的电压，以及向配置在与被选位线相对应的一根主体位线上的存储器单元的漏极区域405施加正的第2电压。施加第1电压对应于保持字线电压的步骤807，施加第2电压对应于施加软编程脉冲的步骤813。

在用于纠正过分擦除状况的方法的一些实施例中，主体位线包括被选位线。在一些实施例中，第1电压介于-1V和6V之间。

在用于纠正过分擦除状况的方法的一些实施例中，第1非易失性存储器阵列包括各一致位线和各失效位线。该项选择包括指定对应于被选定位线的位线类型。集成电路包括的一个冗余系统170，其中包括含有许多存储器单元的第2非易失性存储器阵列，例如图9C所示的第2存储器阵列905，以及各处理资源。第2阵列中的每个存储器单元都具有相同于上述第1阵列各存储器单元的特性。第2存储器阵列中的各存储器单元被配置为各冗余位线。各处理资源适于执行指定。各位线类型包括一致位线类型和失效位线类型。响应于一致位线类型的指定，主体位线包括被选位线。响应于失效位线类型的指定，第2电压没有被施加到被选定的位线，主体位线包括以逻辑方式取代被选定位线的一根主体冗余位线。

用于位线软编程的集成电路

本发明的第3方面是提供一种能实现位线软编程(BLISP)方法的集成电路。该集成电路包括一个第1存储器阵列110、各处理资源、各字线(例如图2A到2C中所示的字线WL₀-WL_N)，以及一个控制电路165。第1存储器阵列110含有被配置在各位线(例如第1局部位线203和第2局部位线206)之上的各浮栅存储器单元400。为了选定位线的目的，各处理资源对这样的局部位线进行寻址，但是对于图2A到2C所示的结构来说，可寻址的位线包括第1全局位线224和第2全局位线227。第1存储器阵列中的每一个浮栅存储器单元400都包括一个控制栅极401、一个浮栅402、一个源极403以及一个漏极405。各处理资源适于选择用于软编程的被选定位线811。各字线跟各控制栅极401进行通信。控制电路165与各处理资源连接在一起，向配置在各主体位线上的各浮栅存储器单元400施加软编程脉冲813，各主体位线相应于被选定的各位线。

在本集成电路的一些实施例中，各主体位线包括被选定的各位线。在一些实施例中，被选定的各位线都有相应的软编程标志；并且在保持之前，控制电路165适于为被选定的各位线设置软编程标志。

在本集成电路的一些实施例中，第1存储器阵列110被配置在各存储器单元块中。每一块都有至少一根位线以及一个对应于该块的块擦除标志。一个块擦除/擦除校验/软编程电路125，或者在这里被称为“状态机电路”，以及各处理资源在软编程之前被连接在一起，以便对被配置在各主体位线上的各单元进行擦除，而各主体位线则被配置在已经设置擦除标志的各块之中。

对于第1存储器阵列110被配置在各存储器单元块中的一些实施例来说，各位线均有地址。块擦除/擦除校验/软编程电路125适于确定在施加之后，被选定的位线地址是否对应于末地址。响应于与末地址相对应的被选定位线地址，块擦除/擦除校验/软编程电路重置软编程标志。响应于被选位线地址不与末地址相对应，地址计数器140令位线地址增加，使集成电路对与已增加的地址相对应的下一根位线重复进行软编程。

在本集成电路的一些实施例中，控制电路165适于将字线保持在一个预定的电平上。设置在字线上的电平介于略高于地电位和0.5V之间。该项施加包括在保持字线电压的步骤807同时向各主体位线施加软编程脉冲的步骤813。在一些实施例中，软编程脉冲修复被过分擦除的单元，使得被过分擦除的单元在没有预先施加修复校验操作的条件下能够被重新编程。

在本集成电路的一些实施例中，第1存储器阵列110包括许多被配置成各行和各列的许多块。每一块都包括各位线、各字线和各源极线。控制电路165被连接到各位线、各源极线和各字线。控制电路165适于将被选定的各块中的各单元的阈值电压设置成低阈值电压。控制电路165包括各电压供电电路，它们提供一个电压序列，用以降低每个被选定的块中的各单元的阈值电压。该电压序列导致第1组各单元的阈值电压被降低到低于阈值电压的一个选定的限值。在软编程时间间隔期间，电压供电电路跨各源极线和各位线向配置在每一个被选定的块的主体位线提供一个软编程脉冲，同时将各字线的电压设置成低于被选定的限值的电平。在软编程期间，电路的电流消耗是固定的。阈值电压越高的位，也就是说，没有被过分擦除的各单元因此比被过分擦除的各单元消耗较少的电流，并且具有较高阈值的各单元的逻辑状态不受软编程的影响。

在有关第3方面的一些实施例中，第1存储器阵列被配置成各行和各列。本集成电路包括的各阱线与第1存储器阵列110中各单元上各自的行的各阱连接在一起。控制电路165包括的电压供电电路向对应于被选定的各位线的各阱线提供一个阱电压。控制电路165将限流器电路500与对应于被选定的各位线的各源极线连接在一起。在一些实施例中，各处理资源包括一个软编程修复状态机和一个地址计数器140。

在本集成电路的一些实施例中，第1存储器阵列110的各位线包括各失效位线和各一致位线。本集成电路包括一个冗余系统170，它含有一个被配置在各冗余位线之上的各浮栅存储器单元400的第2阵列，以及各处理资源。在第2存储器阵列905上的每一个浮栅存储器单元400都有一个控制栅极401、一个浮栅402、一个源极403和一个漏极405。各冗余位线以逻辑的方式取代各失效位线。各处理资源被配置在冗余系统170之中，它适于指定在第1存储器阵列之中各被选定位线的位线类型。各主体位线包括被选定的各一致位线和以逻辑的方式取代被选定的各失效位线的各主体冗余位线。控制电路165适于跟冗余系统170配合工作，以防止向配置在各失效位线上的各浮栅存储器单元400施加软编程脉冲。

对于具有冗余系统170的集成电路的一些实施例来说，该项施加包括施加软编程脉冲的步骤813。第1存储器阵列110上的各位线都有地址。冗余系统170的各处理资源包括一个冗余位线地址解码系统，在这里称为冗余位线解码系统915。冗余位线解码系统915，包括一个第1组单元925，一个逻辑阵列和各处理资源。第1组单元925中的每个单元都存储着与预定的位线地址相对应的一种位线类型指定。逻辑阵列适于将每个位线地址输入与对应于该地址输入的位线类型指定进行比较。各处理资源适于接收对应于被选定的各位线的各位线地址输入。各处理资源通过生成一个信号，关闭送往第1存储器阵列各位线的软编程脉冲，来响应失效位线类型的指定。各处理资源通过生成一个信号，接通送往被选定的各位线的软编程脉冲，来响应一致位线类型的指定。

对于具有冗余系统170的集成电路的一些实施例来说，该项施加包括施加软编程脉冲的步骤813。响应于一致位线类型的指定，冗余系统170的各处理资源适于向被选定的各位线施加软编程脉冲813。响应于失效位线类型的指定，各处理资源适于停止向被选定的各位线施加软编程脉冲813，并且向以逻辑的方式取代各被选定位线的各主体冗余位线施加软编程脉冲。

对于具有冗余系统170的集成电路的一些实施例来说，第1存储器阵列110被配置在各存储器单元块中。每一块都有至少一根位线以及一个对应于该块的块擦除标志。在软编程之前，控制电路165和冗余系统170的各处理资源被连接在一起，以便对被配置在被选定的各一致位线上的各单元进行擦除，而上述各一致位线则被配置在已设置擦除标志的各块中。在软编程之前，控制电路165和冗余系统170的各处理资源被连接在一起，以便对被配置在以逻辑的方式取代各失效位线的各主体冗余位线上的各单元进行擦除，而各失效位线则被配置在已设置擦除标志的各块之中。

对于具有冗余系统170的一些实施例来说，第1存储器阵列110和第2存储器阵列905上的各单元都被配置成各行和各列。本集成电路包括的各阱线被连接到第1存储器阵列110中各单元的各自的行的各阱404，同时被连接到第2存储器阵列905中各单元的各自的行的各阱404。控制电路165包括的电压供电电路向对应于被选定位线的各阱线提供一个阱电压。控制电路165将有源限流器电路500跟对应于各被选定位线的各源极线连接在一起。

对于具有冗余系统170的集成电路的一些实施例来说，该项施加包括施加软编程脉冲的步骤813。第1存储器阵列110上的各位线都有地址。冗余系统170的各处理资源所包括的冗余位线解码系统915含有一个第1组单元925。第1组单元925中的每个单元都存储着与预定的位线地址相对应的一种位线类型指定。冗余位线解码系统915也有一个逻辑阵列。该逻辑阵列适于将每个位线地址输入跟对应于该地址输入的位线类型指定进行比较。解码系统910适于接收对应于各被选定位线的各位线地址输入。

冗余位线解码系统915的各处理资源通过生成一个信号，关闭送往第1存储器阵列110的各位线的软编程脉冲，并且接通送往主体冗余位线的软编程脉冲，来响应失效位线类型的指定。冗余位线解码系统915的各处理资源，通过生成一个信号，接通送往各被选定位线的软编程脉冲，来响应一致位线类型指定。解码系统910可以包括各异或非门935，它被连接到各位线地址输入端以及相应的各位线类型指定。响应于失效的被选定的位线类型指定，各异或非门935适于在已连接的冗余位线使能信号的触发下发生反转。

本发明的第4个方面是，提供了一个浮栅存储器，它包括各浮栅存储器单元400、一个第1电路和一个第2电路。第1电路可以包括位线解码系统910，如图9A所示。第2电路可以包括一个栅极开关410、一个源极开关411、一个阱开关412以及一个漏极开关413，如图4所示。每一个浮栅存储器单元400都有一个控制栅极401、一个浮栅402、一个源极403和一个漏极405。各浮栅存储器单元400都被配置在第1存储器阵列的各位线之上。第1电路适于选择被选定的各位线。第2电路适于对在各主体位线上的各浮栅单元进行软编程。各主体位线对应于各被选位线。第2电路还适于向控制栅极401提供栅极电压，向漏极405提供限流器电路500，向阱404提供阱电压，向配置在各主体位线上的各浮栅存储器单元400的源极403提供源极电压。要注意的是，图5所示的限流器电路500包括一个有源限流器。

对于一些实施例来说，本存储器所包括的各浮栅存储器单元都有一个漏极405、一个控制栅极401、一个浮栅402、一个阱404以及一个源极403。各浮栅单元均被配置在第2存储器阵列905的各位线之上。第2电路适于向控制栅极401提供栅极电压，向漏极405施加一个有源限流器，向阱404提供阱电压，向第2存储器阵列905中的各单元的源极403提供源极电压。各主体浮栅单元也被配置在各冗余位线之上。各冗余位线则被配置在第2存储器阵列905之上。各冗余位线以逻辑方式取代第1存储器阵列110中的各失效位线。

本集成电路的某些不同的实施例的细节，对应于上面在BLISP方法800部分所提供的细节。

在上文中已经描述的本发明的各实施例旨在进行图解和说明。作者不打算做到详尽无遗，或者将本发明局限在所公开的精确形式的范围内。显而易见，对于专业人士来说，可以进行许多修改和变动。作者打算通过下列的各项权利要求及其等价物来规定本发明的范围。

Claims (16)

1.在具有包含由位线地址识别的多根位线的第1存储器阵列的浮栅集成电路中，所述位线对应于被配置为可编程和可擦除的各浮栅存储器单元，其中，每一个单元都有一个漏极、一个源极和一个控制栅极，并且其中，各单元的控制栅极跟各字线进行通信，一种用于对各浮栅存储器单元进行软编程的方法，包括：

将各字线保持在预定的字线电平上；

产生一个具有软编程电平的软编程脉冲；

响应于一个选定的位线地址，选择一根选定的位线；以及

将软编程电平施加到被放置在与所选定的位线相对应的一根主体位线中的各单元之上。

2.根据权利要求1所述的软编程方法，其中，主体位线包括已选定的位线。

3.根据权利要求1所述的软编程方法，其中：

第1存储器阵列包括各一致位线和各失效位线；

所述选择步骤包括指明与已选定的位线相对应的一种位线类型，该集成电路包括一个冗余系统，其中包括第2存储器阵列以及各处理资源，第2存储器阵列具有各冗余位线，各处理资源适于进行指明，各位线类型包括一致位线类型和失效位线类型；

响应于指明一致位线类型，主体位线包括已选定的位线；以及

响应于指定失效位线类型，主体位线包括一根主体冗余位线，主体冗余位线以逻辑方式取代已选定的位线。

4.根据权利要求1所述的软编程方法，其中：

已选定的各位线都具有对应的软编程标志，以及

本方法包括，在保持之前，为已选定的各位线设置各软编程标志。

5.根据权利要求1所述的软编程方法，其中，第1存储器阵列包括许多块，每一块都有至少1根位线，并且其中，在软编程之前，本方法包括对被放置在各位线之上的各单元进行擦除，而各位线则被放置在已经设置了擦除标志的各块之中。

6.根据权利要求1所述的软编程方法，其中，预定的字线电平介于略高于地电平与0.5V之间。

7.根据权利要求1所述的软编程方法，其中，软编程脉冲对被过分擦除的各单元进行修复，使得在没有事先采取修复验证操作的条件下，可以对被过分擦除的各单元进行再编程。

8.根据权利要求1所述的软编程方法，其中，

该集成电路含有包括一个冗余位线解码系统的处理资源；

所述选择步骤包括由解码系统接收对应于所选定的位线的一个位线地址；以及

所述施加步骤包括由处理资源提供一个信号，使其接通送往主体位线的软编程脉冲。

9.根据权利要求3所述的软编程方法，其中，为了克服一种过分擦除状态，至少有一根失效位线需要从软编程脉冲那里获得大于每一根一致位线所获得的电荷注入。

10.根据权利要求3所述的软编程方法，其中，第1存储器阵列包括多个块，每一块都有至少一根位线，并且其中，在软编程之前该方法包括：

对被放置在各一致位线上的各单元进行擦除，而上述各一致位线则被放置在已经设置擦除标志的各块之中；以及

对被放置在各主体冗余位线上的各单元进行擦除，上述各主体冗余位线以逻辑方式取代各失效位线，上述各失效位线被放置在已经设置了擦除标志的各块之中。

11.根据权利要求3所述的软编程方法，其中，响应于指明失效位线的类型，所述施加步骤包括：

冗余系统关闭已选定的位线，使得软编程电平不被施加到被放置在已选定的位线上的各单元；以及

冗余系统接通主体位线，使得软编程电平被施加到被放置在主体冗余位线上的各单元。

12.根据权利要求3所述的软编程方法，其中，

在第1存储器阵列中的各位线具有地址，所述处理资源包括一个具有第1组单元以及一个逻辑阵列的冗余位线解码系统，在第1组中的每一个单元都存储着对应于一个预定的位线地址的一种位线类型指明定；

所述指明步骤包括：

冗余位线解码系统接收对应于所选定的位线的一个位线地址输入；

逻辑阵列将位线地址输入跟对应于该地址输入的位线的位线类型指明加以比较；以及

所述施加步骤包括：

响应于失效位线类型的指明，产生一个信号，来为第1存储器阵列中的所有单元关闭软编程脉冲，并且为主体冗余位线接通软编程脉冲；以及

响应于一致位线类型的指明，产生一个信号，来为已选定的位线接通软编程脉冲。

13.根据权利要求4所述的软编程方法，其中在施加之后，该方法包括：

确定所选定的位线地址是否对应于末地址；

响应于与末地址相对应的已选定的位线地址，对已选定的各位线的软编程标志进行重置；以及

响应于与末地址不相对应的已选定的位线地址，令位线地址增加，并且针对与已增加的地址相对应的下一根位线，重复进行保持、产生、选择和施加步骤。

14.根据权利要求8所述的软编程方法，其中，在第1数目的编程循环之后，被放置在每一根失效位线上的至少一个单元保持低于目标阈值的电平。

15.根据权利要求12所述的软编程方法，其中，

冗余位线解码系统包括一个异或非门，它被连接到位线地址输入端以及对应的位线类型指明；以及

所述施加步骤包括，响应于失效位线类型的指明，对应的异或非门在一个已连接的冗余位线使能信号上发生反转。

16.根据权利要求14所述的软编程方法，其中，编程循环的第1数目大于2。

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