TW492010B - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device Download PDF

Info

Publication number
TW492010B
TW492010B TW090101501A TW90101501A TW492010B TW 492010 B TW492010 B TW 492010B TW 090101501 A TW090101501 A TW 090101501A TW 90101501 A TW90101501 A TW 90101501A TW 492010 B TW492010 B TW 492010B
Authority
TW
Taiwan
Prior art keywords
bit
memory
mentioned
lines
volatile semiconductor
Prior art date
Application number
TW090101501A
Other languages
English (en)
Inventor
Yasuhiro Yamamoto
Tomoshi Futatsuya
Yoshikazu Miyawaki
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW492010B publication Critical patent/TW492010B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

492010 五、發明說明（1) 【發明的背景】 【發明的領域】 本發明是關於在電姓 生上可以寫入和消除資料，曰 源切斷的狀態也可以儲在吹1I 貝科即使在泰 埔存—貝汛的非揮發性半導體記电 1 °。％'敦 【背景技術的說明】 近^來，伴隨使用手機和網際網路等f提犬* 數位貧訊通訊網的發展， 寻手^式貝訊终端认 這類手提A & π # I 非揮發性半導體記憶裝f 的 置，廣泛得到應用。 的储存貢訊的可用記憶巢 此種非揮發性半導體記憶装置 衣 資料 構的 元數將儲存資料-併加以電性消除T，：、可t十對規定的位 的齊平式記憶體。 ’、且為可電性寫入 圖9是顯示習知的非揮發性半“ 概略方框圖。 δ己憶裝置1 〇 0的社 參考圖9，非揮發性半導體記情 ROM (唯讀記憶體：Read only ^置1〇〇 ’在其内部巢有 保持的程式編碼與從外部提供的八y )，匕括根據該R〇m 消除資料的CPU8，由CPU8控制的^ ^信號可以控制寫入和 電位寫入和消除資料用的發生古二 未示出的從外部曾、E 生電路1 0，以及記憶單元陣列丨2 〇。舄入/扁除用高壓發 記憶單元陣列1 2 0，包括分別做命生 (WELL )内部的記憶塊1 20-1〜l2f性隔離的形成於P井 憶裝置1 0 0的消除動作是以1 2 〇〜} n °非揮發性半導體記 〜1 2〇、n各個記憶塊為單 90101501.ptd 丄u 五、發明說明（2) 位完成的 非揮發性半導體記憶裝置100，還包 晶片賦能信號/CE ’輸出賦能信號/〇Ε λ•位^信號ADD， 能信號/WE及重定信號/PR的輪入 攸外°卩接受寫入賦 入保護信號/WP的WP用輸入緩衝哭 2 ’從外部接受寫 列位址信號進行記憶塊及字線 g緩衝器2提供的 驅動器14，授受外部和資料信號=2的'L解碼器/WL 據輸入緩衝器2提供的行地址選1^ 、貝料緩衝器6，根 擇的位元線和資料緩衝器6之了進行所選 U，以及通過檢測讀出動作時1的入 1 立又_=解碼器/驅動器 料讀出的感測放大器電路18。 進饤貢 =mi、包括以行列形式配置的通常儲存用的記憶 胆電晶體MT、以及為了保護記憶塊以㈠寫入/消除而保持 二訊（以下稱作：鎖定位元）的鎖定位元用記憶體電晶體 MTL ° 圮憶塊120-1，逛包括當選擇記憶塊uo — i時被啟動並將 主位π線MBLO和次位元線SBL連接的選擇閘極％。 該非揮發性半導體記憶裝置1〇〇，是所謂的謝型快閃記 憶體，各個記憶體電晶體Μτ連接於共通的源極線SL。 ，非揮發性半導體記憶裝置丨〇〇，還包括接收寫入/消除 用局壓發生電路1 0產生的規定電位而設定源極線SL的電位 的SL驅動器1 2。
感測放大器電路1 8，包括對應於各位元線的感測放大器 SAO〜SAn ’以及進行連接於鎖定位元用記憶體電晶體MTL
五、發明說明（3) 放 大 行 大^位元線MBLL的電流檢測用的感測放大器SAL。感柳 D為SAL將電檢檢測結果輸出給CPU8，CPU8根據感蜊敌 =AL的輸出’決定是否對1 20-1〜1 20-n各個記憶塊谁 寫入動作或消除動作。 進 二鎖疋位兀用記憶體電晶體MTL，是能以儲存通常資料 5己憶體電晶體MT同樣的動作進行改寫的具有漂浮閘的、 舍性δ己憶體電晶體。借助於該鎖定位元用記憶體電晶體 MTL的狀恶’可以確定是否為可進行改寫資料的記憶塊， 即使執行資料改寫指令，對已經寫入的資料也不做改寫， 具有其保護功能。 以下就記憶單元和鎖定用單元的動作等，以N 〇R型的記 憶體為例進行說明。 圖10是為了進行說明對記憶單元進行寫入動作的概念 圖。參考圖10，字線WL0設定在10V，字線WL1〜WL3設定在 0 V °次位元線S B L1設定在5 V，次位元線S B L 0設定在〇 V。進 行寫入的記憶塊所形成的"井Μ設定在〇 V，源極線儿設定在 0V 〇
通過上述設定，可以選擇連接於字線社〇及次位元線 SBL1的記憶體電晶體。對所選擇的記憶體電晶體的漂浮閘 注入電子，使資料保持在” 〇 ”。 圖11是為了說明圖1 0的選擇單元的寫入動作的概略剖面 圖0 參考圖1 1 ’對字線W L施加正的高電壓約1 〇 v、並對次位 元線SBL施加5V左右的正電壓，通過將p井及源極線SL的電
90101501.ptd 第7頁 492010 位設定在0V，從P井和源極S向漂浮閘F注入電子。通過注 入電子’所選擇的€ fe體電晶體的臨限值電壓改鐵 6V以上，該動作是寫入動作。 ' ^ 為了方便起見’稱連接於源極線S L的摻雜物區為”源極
Sn ，稱隔著通道區並與源極s呈對置的摻雜物區為”汲極 · D 丨丨。 ”、、/ · 圖1 2是為了說明讀出動作的概略電路圖。 參考圖12，將字線WL0設定在3V、將字線WL1〜WL3設定 在0V、將源極線SL設定在〇V。然後，當將次位元線別]^設 定在IV時，通過用連接於次位元線的感測放大器來檢測連φ 接於字線WL0所選擇的記憶體電晶體是否有電流通過，進 行讀出。 當選擇的記憶單元 時沒有電流通過，可 另一方面，如果所選 低狀態，即臨限值電 虛線所示的電流通路 體電晶體保持在資料 圖1 3是為了說明所 的概略剖面圖。 翏考圖1 3，把記憶 定在3V。把記憶體電 凡線SBL和源極線儿 0V。記憶體電晶體形 處於寫入狀態、或臨限值電壓高於6 V 以認為在選擇單元内保持資料” 〇，，。 擇的記憶體電晶體的臨限值是處於較 壓Vth僅為1〜3V的情況，則於圖1 2的 有電流通過。此時，可以認為，記憶 丨丨1丨| 〇 選擇的記憶體電晶體的讀出時的動作 體電晶體的閘極G連接於字線WL，設 晶體的汲極D及源極S分別連接於次位 ’把沒極設定在1 · 〇 V、把源極設定在 成的P井電位設定在〇 V。對漂浮閘F注
492010 五、發明說明（5) 入電子，當臨限值電壓V th超過6 . 0 V時，在該狀態下即使 閘極電位是3 . 0 V，選擇單元的記憶體電晶體也不導通，從 汲極D到源極S沒有電流通過。 另一方面，當電子沒被注入到漂浮閘F、臨限值電壓低 於3 · 0 V時，從汲極D到源極S有電流i通過。該電流i由連接 於次位元線SBL的感測放大器檢測，進行選擇單元的資訊 讀出。 圖1 4是為了說明記憶單元的消除動作的概略電路圖。
參考圖1 4，當進行消除動作時，作為消除物件的記憶塊 的子線W L 0〜W L 3都設定在-1 〇 V。另外，作為消除物件的吕己 憶塊形成的井的電位，設定在1 〇 V，源極線SL也設定在 1 0 V °連接於作為消除物件的記憶塊的次位元線SBL，通過 將選擇閘極設定成非導通狀態，設定成”斷開”的狀態。 通過上述設定，對同一井内的記憶體電晶體一起施加高 壓。然後’從消除物件的記憶塊内的記憶體電晶體的漂浮 閘放出電子，將記憶體電晶體的臨限值電壓Vth 一起從高 壓下降到1〜3 V，進行消除動作。 圖1 5是為了說明消除動作的各個記憶體電晶體所設定的 電位的概略剖面圖。
參考圖1 5，c憶體電晶體的閘極g通過字線^ l 定在— =源極s通過源極線SL設定在1〇W=L過欠疋位在元線 ^主位兀線MBL的分離成為"斷開"的狀態，？井被設定 通過上述電位的設定，電子從漂浮間F向P井及源極S放
492010 五、發明說明（6) 出，記憶體電晶體的臨限值電壓從原來的6 V以上變成消除 狀態，即臨限值電壓Vth下降為1〜3 V的狀態。 習知，鎖定位元用的記憶體電晶體，具有在與資料儲存 用的記憶體陣列區域不同的區域構成的情況’及在資料儲 存用記憶體陣列區域的内部構成的情況。然而，當在與資 料儲存用記憶體陣列區域不同的區域設置記憶體電晶體 時，必須將井等分離開來，因此會出現面積過大的問題。 並且，儘管鎖定用單元和記憶單元的資料的改寫動作相 同，但由於它們所在的區域都不同，故單元特性發生變 化，資料改寫動作後的記憶單元狀態例如臨限值電壓V th 等分別成為不同的狀態，在讀出過程中，有可能出現鎖定 用單元或記憶單元中一者發生誤讀的問題。 因此，多採用將鎖定用單元設置於記憶體陣列區域内的 方法，有利於減小面積和保證讀出動作的高度可靠性。 圖1 6是為了說明在與資料儲存用記憶單元相同井内設置 鎖定位元用記憶單元的結構的剖面圖。 圖1 6所示的剖面鎖定位元用記憶單元配設的行的剖面 圖，與相鄰設置的為了保持通常資料的記憶單元的行具有 相同的剖面結構。 參考圖16，在P基板130上設置N井132，在N井132内部設 置P井1 34、1 36和1 38。P井1 34是形成記憶塊1的記憶單元 的P井。P井1 38是形成記憶塊2的記憶單元的P井。P井1 36 是形成選擇性地連接主位元線Μ B L和次位元線的選擇閘極 SG-L1 、SGL2 用的Ρ 井。
90101501.ptd 第10頁 ^010 五、發明說明（7) 在P井1 34的主表面上，設置有作為鎖定用的記 體MTU，以*與記憶體電晶體MTU配置於同一行 圮憶體電晶體MD。記憶體電晶體MTL〗和虛設用記憶體^晶 體MD具有共有的作為源極s的!^型掺雜物區，其N型摻雜物曰曰 區連接於源極線SL。 …、 、圯憶體電晶體MTL1的汲極〇1和虛設用記憶體電晶體⑽的 汲極D2，連接於共通的次位元線邡^丨，當選擇閘極沉一^ 成為導通狀態時，次位元線SBLL1與主位元線MBL連接。 士因此，當記憶塊1的消除指令和寫入資料指令被輸入 時，為了能夠讀出記憶體電晶體TML丨所保持的資料' 4 啟動選擇閉極SG-U的閉極’並且還要啟動記憶 先’ MTL的閘極電位。然後，由連接於主位元線mbl的感測放 益檢測鎖定位元的狀態’傳輸給CPU，實際確定是否決 要對相應於鎖定位元的記憶塊進行消除和寫入。 、 當採用圖1 6所示的結構時，在與鎖定用單元相同的位元 線上設置虚設單元。 70 鎖定用單元，以與通常的保持資料用的記憶單元相同的 尺寸來形成，從面積上看是有利的。這是由於通常的保持 資料用的記憶單元可以抑制記憶體陣列的面積，只要條件 允許便可以設計成較小尺寸的緣故。 即，為了設計鎖定位7用單元，在記憶塊中多設置一 行。在該行中除了作為鎖定位元用記憶單元以外，還設置 許多個虛設用記憶單元。儘管為了儲存資訊可以使用^設 用記憶單元，但如果使其儲存通常的資訊，則地址的=二
492010 五、發明說明（8) 等變得複雜 也可以作 形式，但是 圖案的均勻 使用小尺寸 壞，則於製 不希望的。 資料儲存的 但是，當 用單元的資 圖17是為 參考圖17 資訊一併全 壓被反復施 電晶體的臨 不相同。並 臨限值電壓 動。 由於如此 在同一單元 時，稱臨限 單元。 圖1 7中處 在過消除狀 化，故作為 成除了鎖定 如果如此， 性。如前所 的電晶體， 造步驟的腐 所以，對於 虚設單元。 虚設用單元 訊時往往會 了說明過消 ，由於記憶 部消除，因 加直到3 V為 限值電壓， 且，有的受 的波動，也 述， 因此 不使用的單元而放置。 位元用單元以外不形成記憶單元的 則於鎖定位元單元設置的行會損害 只要允許，記憶單元部分便可 一旦使圖案的均勻性遭到破 钱等步驟出現不均勻性問題，這是 鎖定位元設置的行上設置了不用於 成為過分消除狀態時，在讀出鎖定 產生不能正常讀出的問題。 ^狀態的示意圖。 塊將其内部的記憶體電晶體的儲存 此内部的記憶體電晶體的臨限值電 止。，但是，消除之前的各個記憶體 由於受到以前寫入資料的影響而各 各記憶體電晶體的影響，容易發生 有的則不容易發生臨限值電壓的波 的原因’在消除結束後的臨限值電壓的分佈， 内的分佈多少有些波動。當產生如此的波動 值電壓Vth變成0V以下的單元為過消除狀態的 t過消除狀態的記憶體電晶體以斜線區顯示。 恶下，記憶體電晶體即使閘極電壓為ov時有時
90101501.ptd 第12頁 492010 五、發明說明（9)
也會有汲極電流通過，成為耗盡型 。 圖1 8是顯示在消除狀離且右 日日版 體電晶體的間極電壓和;“以；=限值電壓的記憶
Vg io考广^極田上限,電壓是1V和3¥的情況，而閘極電壓 =0:，沒極，流比判定值要小。但是，當臨限 疋0V的h況，即使閘極電壓“為” 也會通過與規定的判定值相等的雷:在。己L組電日日中 電壓為—UV的記憶體ΐ曰:的Γί。亚且，對於臨限值 ia木丄t Α不7 u虹電日日脰，如果不將閘極電壓設定在 相*大的負電位，就會成為汲極電流通過的狀態。 圖1 9是為了說明鎖定位元誤讀出的電路圖。 ，考圖19，考慮虛設單元仙—丨處於消除狀態的情況。告 想項出保持鎖定肓訊的記憶體電晶體^^時字線WL〇被啟田 動，字線WL1〜WL3是非啟動狀態，源極和主位元線之間出 現電位差。 此時，從主位元線MBLL，通過次位元線SBLL檢測流入源 極線SL的電流i ’這類過消除狀態如果存在，處於非啟動 狀態的虛設單元MD-1，即使閘極電位為〇也能通過電流， 因此’貫際上當記憶體電晶體Μ T L沒有電流通過時仍能檢 測出電流i。 —如此一來，認為記憶體電晶體MTL始終保持消除狀態即 貧料π 1π的狀態，根據該資訊可以容許記憶塊丨2 〇 — 1的消除 或寫入。 為了避免這一誤動作，檢測虛設單元的過消除狀態，當 為了使臨限值電位V th保持在正常範圍而工作時，例如，
90101501.ptd 第13頁
492U1U
【發明的概要】 f务日^目的在於’ P方止虛設單元引起的鎖定位元用記 二：T白:决動作’提供可靠性好並能縮短操作時間的非揮 發性半導體記憶裝置。 F j J幵平 間要，說’I發明是非揮發性半導體記憶 此一併消除動作的數個#产％ — ^ 外部接π M、s Α β _u 思塊。母個記憶塊都包括保持由 ，常貧料的通常列（數個）
=呈矩陣狀配置的數個通常記憶單元，以及I;:) 資訊的鎖定位元的鎖憶塊的寫入和消除的許可 有第1和第2場效庫電兀行。該鎖定位元單元行具 且根據臨限值電壓的口 ：伴J1:效應晶體管帶有漂浮閘 部# g 〃 的阿低保持鎖定位元，並連接於筮]七 ^即部點和第2内部節點之間；第2場效應、電晶體連内 括Λ點電性隔離的第3内部節點和第2内部節點之門第 梦：據本發明的第2個方案，是屬於非揮發性半間。 每U設ί能—併消除動作且構成單位的數個气：己憶 常纪产…k 2仃數個）t成的呈矩陣狀配置的激/ 至Ϊ: :、,； ：的列分別對應設置的數根字線通 ::午：貢说的鎖定位元的鎖定位元單元行。該鎖，消除 仃八備分別帶有控制閘極與漂浮間的第】、第2=元 i文
9〇1〇15〇l.ptd 第14頁 五、發明說明（11) ，體。第1場效應電晶俨 即點之間，其控制閘極邀’叙接於第1内部節點和第2内部 ，限值電壓的高低保持鎖^根字線中任一根連接，並根據 第1記憶體電晶體並聯連接义位元。第2場效應電晶體係與 致從上述漂浮閘放出φ 其控制閘極連接於其電位不 根據本發明的第3個=的第2部節點。 裝置，裝設有能—併茶，疋屬於非揮發性半導體記憶 每個記憶塊都包括保接二Α1的構成單位的數個記憶塊。 % 個）和通常行（數個，的通常資料的通常列（數 ^ s , ri .. )、、且成的呈矩陣狀配置的數個通常記 二二；上述通常行中至少-行至相鄰地設置的能 保^^塊的寫人和消除的許可資訊的鎖定位元的鎖定位 S170二ί鎖定位元單元行具備，帶有漂浮開且根據臨 义電壓的同低保持鎖定位元，並連接於第1内部節點和 第2Β内部節點之間的第1場效應電晶體，以及與第1場效應 電晶體並聯連接的並未設置漂浮閘的第2場效應電晶體。 因此’本發明的主要優點在於··即使虛設單元成為過消 除狀態時’仍然可以對鎖定位元的讀出不產生影響，所以 能提高鎖定位元讀出的可靠性，並能縮短操作時間。 <1 【較佳實施形態的說明】 以下，參考圖，詳細說明本發明的實施形態。圖中相同 的符號顯示同一部分或相當部分。 [實施形態1 ] 圖1是為了說明本發明實施形態1的非揮發性半導體記憶 裝置1的結構的概略方框圖。
90101501.ptd 第15頁 492〇i〇 五、發明說明（12) 參考m ’非揮發性半導體記憶裝置！的内部褒設有議 唯讀記憶體）’包括：根據該ROM保持的程式編碼以及 卜部提供的指令而進行寫入和消除控制的cpu8，由cpu8 ^ ，的圖中未示出的從外部電源電位寫入和消除用的發生^ 昼的寫入/消除用高壓發生電路1 0 ’以及分別進行電性分 離的P井（WELL )的内部形成的記憶塊20 —丨〜2〇-n。記情 塊20-1〜2 0-η —般以一個或兩個記憶體陣列隽中配置〜非 =性半導體記憶裝置i⑽的消除動作，是以^個記憶塊 〜20-n為單位進行的。 非揮發性半導體記憶裝置100 ’還包括：位址作號⑽^， J么賦能信號/CE，輸出賦能信號/0E ’從外部接受寫入賦 月號/WE及重定信號/PR的輸入緩衝器2，從外部接受寫 入保護信號/ WP的WP用輸入緩衝器4，根據緩衝器2提供^ 列位址信號進行記憶塊及字線的選擇動作的虬ς τ :=14，授受外部和資料信號DATA的資料緩衝器二根 據戍衝器2提供的行位址選擇位元線、並為了進行所選擇 元線和資料缓衝器6之間的資料授受的BL解碼器/驅動 =枓二Ϊ及通過檢測讀出動作時流入位元線的電流而進行 貝枓碩出的感測放大器電路18。 =揮發性半導體記憶裝置100，是所謂的_則夹閃記憶 ^ ，各個記憶塊包括的記憶體電晶體與共通的源極線sl 既非揮發性半導體記憶裝置100，還包括從寫入/消除 二I發生電路1 〇接受規定的電位而設定源極線乩的電位 的b L·驅動器1 2。
90101501.ptd 第16頁 五 發明說明（13) ^ _____ 感測放大器電路丨8 SAO〜SAn，以及為了、=對應與各個位元線的感測放大器 接的主位元線心的泰:貞疋位元用記憶體電晶體MTL連 大器SAL把電流檢測結包流檢測的感測放大器SAL。感測放 器SAL的輸出，、、Γΐ!、Γ果輪出給CPU8，CPU8根據感測放大 作和消除動作。 5己丨思塊2 0 - 1〜2 0 - η進行寫入動 其次’說明非揮發性 根據位置信號ADD輸入干ν肢記憶裝置1的典型的動作。 data輸入的端j、，别止±乍為動作物件的位址。從資料信號 ^ Ψμ Ms - x 入2 Ο Η和D Ο Η聲δα。/ - '、不^日令的信號。例如，通過輸 寸的8位元作缺 、， 始寫入和消除等動作°化士’非揮發性半導體記憶裝置開 指定指令。 、 有日^根據數次輸入的信號相組合來 CPU8判斷輪入的資料盥 所對應動作用的控制"。〃那一個指令對應，進行實行指令 當輸入寫入或、消& 人 /wp的狀態和位址广，CPU8確認根據寫入程式信號 鎖定位元係保持在σ:夂曰疋的記憶塊的鎖定位W 憶單元不同、二、ϋ個"己h塊内的通常保持資料用的記 内。例如，錙6 γ仃f備的鎖定位元保持用的記憶單元 入/消除，是ϋ:是"〇"的情況，顯示對記憶塊禁止寫 CPU8 —曰# Λ 、‘月況’顯示允許寫入/消除。 先讀出保：銷：：址f號：判斷出指定哪-個記憶塊，首 大器。其結果疋力^單元，啟動對應字線和感測放 位元是林^ ，在寫入保護信號/WP是啟動狀態以及鎖定 〜止寫入/消除狀態時，cp_斷所輸入的二疋消
90101501.Ptd 第17頁 492010 五、發明說明（14) 除指令無效，不進行寫入和消除動作。 _ 另外，當寫入保護信號WP是非啟動狀態時，以及鎖定位 · 元是允許寫入/消除狀態時，CPU 8對於位址信號指定的位 址，進行為了實行寫入/消除的控制。 例如，由位址信號選擇想進行寫入的記憶塊，將寫入保 護信號/WP定為非啟動狀態，作為指定指令的資料信號輸 入”鎖定位元選擇指令"後，通過輸入"寫入指令π 進行鎖 定位元的寫入。然後，CPU8開始對保持鎖定位元的記憶單 元寫入動作。 另一方面，鎖定位元的消除，也就是將指定記憶塊定為f 允許寫入狀態，通過將指定記憶塊中包括的記憶單元的資 料一併消除掉，進行鎖定位元的消除。即，只將保持鎖定 位元的記憶單元的資料從π 0 π改寫成"1π ，也就是不能消 除。保持鎖定位元用的記憶單元，設置於記憶塊内與其它 的記憶單元的行相鄰的行中，並設置於與其他記憶單元相 同的井内。保持鎖定位元的記憶單元與其他記憶單元一 樣，其消除動作以記憶塊為單位一下子完成。 因此，鎖定位元的消除，更具體地講，由位址信號選擇 想要消除的記憶塊，把寫入保護信號/WP定為非啟動狀 _ 態，通過輸入π消除指令π進行鎖定位元的消除。然後， CPU8進行包括鎖定位元在内的全部記憶塊的記憶單元的消 除動作。當寫入保護信號/ W P是非啟動狀態時，不進行記 憶單元的消除動作。 圖2是顯示圖1所示的記憶塊2 0 -1的結構的電路圖。
90101501.ptd 第18頁 492010 五、發明說明（15) ___ 參考圖2，記憶塊20_1包括根據外部提供的位 料的通常記憶單元群NC，為了保持鎖定位元資訊二貧 元行LC，以及為了將各個記憶單元彳查 、貝疋位 〜MBLL的選擇閘極SG-1〜SG-L。 η是自然數）。在圖2中 m 通常記憶單元群NC包米 憶體電晶體ΜΤ-00〜MTmn 這些記憶體電晶體中的一部分代表性地示出。對應記情7 電晶體MT-00〜MT30 ’設置次位元線SBL〇，次位元線sb〜l〇 通過選擇閘極S G - 0連接於主位元線b L 〇。 對應記憶體電晶體MT-01〜MT31，設置次位元線SBL1， 次位元線S B L 1通過選擇閘極S G - 1連接於主位元線μ β ^ 1。 鎖定位元行L C包括為了保持鎖定位元的記憶體電晶體 Μ T L、以及與記憶體電晶體Μ T L在同一列形成的虛設用單元 群MD。虛設用單元群MD包括虛設用單元md-1〜MD-3。 字線WL0共同連接於記憶體電晶體ΜΤ —0〇、μτ—(π以及保 持鎖定位元用的記憶體電晶體MTL的控制閘極。字線WL 1同 時連接於記憶體電晶體Μ T - 1 〇、Μ T - 1 1以及虛設用單元μ D - 1 的控制閘極。字線WL2同時連接於記憶體電晶體ΜΤ_ 2〇、
ΜΤ-21以及虛設用單元MD-2的控制閘極。字線社3共同連接 於記憶體電晶體ΜΤ-30、ΜΤ-31以及虛設單元MD-3的控制閘 極° 記憶塊内的記憶體電晶體的源極共同連接於源極線g L。 保持鎖定位元用的記憶體電晶體MTL的汲極連接於次位元 線SBLL-0，次位元線SBLL-0通過選擇閘極SG-L與主位元線
90101501.ptd 第19頁 492010 五、發明說明（16) MBLL連接。 另一方面，虛設單元MD-1〜虛設單元MD-3的汲極，連接 於與次位元線SBLL-0呈電性隔離的次位元線sbLL_1連接。 由於採用如此的結構，即使虛設單元MD- 1〜虚設單元 MD-3成為過消除狀態，由於記憶體電晶體MTL導通時在通 過電流的通道上，這些虛設單元並沒有並聯連接，因此不 必擔心發生誤動作。 圖3是顯示實施形態1中設有保持鎖定位元的記憶體電晶 體MTL的行的剖面圖。
參考圖3，在P基板40上設置n井42，在N井内部設置p井 44和46。在P井46上設置選擇閘極用的電晶體SG_L，在p井 44的主表面上设置了能保持鎖定位元的記憶體電晶體ml 及虛設用單元MD-1〜MD-n。 為了 電晶體 電晶體 區，與 汲極D1 SBLL-0 另一個 次位 節點N1 狀態， 習知的 方便起見，稱連接於源極線s L的摻雜物區為記憶負 的源極，稱分割通道區而對置的摻雜物區為記憶負 的汲極，則記憶體電晶體MTL的源極S 型摻雜物
，設用單SMD-Μ源極共用。2憶體電晶體肌的 疋N型摻雜物區，在節點“處連接於次位元線 三虛，用單元0-1的汲極D2是N型的摻雜物區，與 虛設早7L的汲極共同連接在次位元線SBLL — 丨上。、 ^jSBLL-O和次位元線SBLL_丨是電性上分別隔離^ 和Ν2，因此，即使由於過消除使虛設單 對記憶體電晶體MTL的讀出也沒有影響。因此^ 結構相比’鎖定位元讀出的可靠性提高，對縮短击
9〇1〇l5〇l.ptd 第20頁 五、發明說明（17) 作時間也極其有利。 [貫施形態1的變形例] 圖4顯示貫施形態1的變形例。 2。t考圖二在實施形態1的變形例1中使用的記，塊 2〇士，代替切斷次位元線，去上己？鬼 M D - 2 ϋ ^ ^ λα '、温 ϋ又單凡 M D - 1 及 並且，卢抓罝^ Aim q从 以”— 人位兀線SBLL分離， 虚5又早兀MD — 3的汲極也通過去除接,丨A p - ，丄 隹 述各點與圖2所示的記憶塊20η木因。立仙 、、、口構與記憶塊20-1相同，不再重複說明。 。 ’、 通過採用如此的結構，與實施形態丨一樣， 電晶體MTL的讀出也不產生影響。 心 [實施形態2 ] 圖5是顯示實施形態2中使用的記憶塊^丨的結構的電路 圖0 多考圖5，關於έ己憶塊6 〇 — 1的結構，記憶體電晶體μ τ l及 虛設單元Ο-1〜MD-3的汲極共同與裝設的次位元線““連 接，虛e又單元M D - 1〜M D - 3的控制閘極，同字線^ l 1〜ψ [ 3分 別呈電性分離這一點與圖2所示的記憶塊2 〇 — 1不同。其他 結構與記憶塊2 0 - 1相同，不再重複說明。 圖6是顯示圖5所示的記憶塊6 0 -1的鎖定位元保持用的記 憶體電晶體MTL所含有行的剖面的剖面圖。 參考圖6，在實施形態2的剖面圖中，虛設單元仙-1的汲 極D2和§己憶體電晶體mtl的汲極共同連接於次位元線
90101501.ptd 第21頁 五、發明說明（18) SBLL，這一點與實施形態1中圖3所示的剖面圖不 同。並 且’虛設單元M D - 1的閘極G1、虚設單元M ( n — 1 )的閘極
Gn—1、虛設單元MD-n的閘極Gn與相鄰設置的通常資料儲存 用的記憶單元的閘極分離開來，因此，即使字線的電位發 生k:化’閘極G 1〜G η的電位也不變化’在一併消除記憶塊 1的情況’於虛設單元M D — 1〜M D - η的閘極和井之間不再產 生面壓。因此，M D -1的臨限值電壓不發生相當於過消除狀 態的變化，可以避免鎖定位元讀出時的誤動作。
最好是將閘極G1〜G η的電位設定成與源極線S L相同的電 位0 通過上述說明，如果採用實施形態2的結構，在記憶塊 併/肖除時虛設單元用電晶體的閘極不會成為引起從漂浮 閉放出電子的電位，所以虛設單元不會成為過消除狀態。 因此，能夠提供鎖定位元讀出的可靠性高、並有利於縮短 操作時間的非揮發性半導體裝置。 [實施形態3 ] 圖7是顯示實施形態3中使用的記憶塊70 —丨的結構的電路 圖。
參考圖7 ’記憶塊7〇 — 1，代替了圖2所示的虛設單元㈣^ MD3 ’而受成了虛設單元MD—ia〜MD3a ’這一點有所不 同。次位元線SBLL-0和sbll-1相連接，成為共通的次位元 線SBLL，記憶體電晶體的汲極及虚設單元〇 —la〜MD3a 的汲極連接於次位元線gBLL。 其他結構與圖2所示的記憶塊Μ — 〗相同，不再重複說
90101501.ptd 第22頁 492010 五、發明說明（19) 明。 虚設單元MD-la〜MD3a，並不是帶有漂浮閑的記憶體電 · 晶體，而是沒設漂浮閘M0S電晶體。 圖8是顯示圖7所示的記憶塊7 0 - 1的記憶體電晶體MTl所 含有行的剖面的剖面圖。 參考圖8 ’虛设單元μ D - 1 a的 >及極D 2和記憶體電晶體μ τ L 的汲極D1連接於共通的次位元線sbll，虛設單元MD-ia〜 MD-na是沒設有漂浮閘的M〇s電晶體。 採用如此的結構，即使在一併消除時於閘極和井及源極 之間施加電場，虛設單元M D - 1 a〜M D - n a的臨限值電壓v t h Φ 也不改變。因此，記憶體電晶體MTL的閘極電位被啟動、 其他的虛設單元的閘極電位是非啟動狀態時，虛設單元的 狀態是非導通狀態，不發生鎖定位元的誤讀出。 如上所述’如果採用本實施形態3的結構，作為以鎖定 位兀單7L行形成的虛設單元，由於包括在記憶塊一併消除 時虛設單元不發生臨限值電壓的波動，故不會成為過消除 狀恶。因此’能夠提供鎖定位元讀出的可靠性高、並有利 於縮短操作時間的非揮發性半導體裝置。 【元件編"5虎的說明】 2 輸入緩衝器 4 輪入緩衝器 6 資料緩衝器 8 CPU 10 高壓發生電路
90101501.ptd 第23頁 492010 五、發明說明（20) 12 SL驅動器 14 W L解碼器/ W L驅動： 16 BL解碼器/驅動器 18 感測放大Is電路 20-1 〜 20-n 記憶塊 20-la 記憶塊 40 P基板 42 N井 44、46 P井 60-1 記憶塊 70-1 記憶塊 100 非揮發性半導體記 120 記憶單元陣列 120-1 〜120-n 記憶塊 130 P基板 132 N井 134、136 及 138P P 井 ADD 位址信號 /CE 晶片賦能信號 D2 汲極 G 1 〜Gn 閘極 LC 鎖定位元行 MBL0 〜 MBLL 主位元線 M D - 1 a 广 、MD-na 虛設單元 ❿
90101501.ptd 第24頁 492010 五、發明說明（21) MD_1 〜MD-π 虛設單元 MT 記憶體電晶體 MTL 鎖定位元用記憶體電晶體 MT-01 〜MT31 記憶體電晶體 Nl、N2 節點 NC 通常記憶單元群 /0E 輸出賦能信號 /PR 重定信號 S 源極 SA0 〜SAn 感測放大 SBL0 、 SBL1 次位元線 SBLL-0、SBLL-1 次位元線 SG-1 〜SG-L 選擇閘極 SG-L 電晶體 SL 源極線 Vg 閘極電壓 Vth 臨限值電壓 /WE 寫入賦能信號 /WP 寫入保護信號 <1
90101501.ptd 第25頁 492010 圖式簡單說明 圖1是為了說明本發明實施形態1的非揮發性半導體記憶 裝置1的結構的概略方框圖。 圖2是顯示圖1所示的記憶塊2 0 - 1的結構的電路圖。 圖3是顯不實施形態1中設有保持鎖定位元的記憶體電晶 體MTL的行的剖面圖。 圖4是實施形態1的變形例的示意圖。 圖5是顯示實施形態2中使用的記憶塊6 0-1的結構的電路 圖。 圖6是顯示圖5所示的記憶塊6 0 -1的鎖定位元保持用的記 憶體電晶體MTL所含有行的剖面的剖面圖。 圖7是顯示實施形態3中使用的記憶塊7 0 - 1的結構的電路 圖。 圖8是顯示圖7所示的記憶塊7 0 - 1的記憶體電晶體MTL所 含有行的剖面的剖面圖。 圖9是顯示習知的非揮發性半導體記憶裝置1 0 0的結構的 概略方框圖。 圖1 0是為了說明往記憶單元内寫入動作的概念圖。 圖11是為了說明圖1 0的選擇單元的寫入動作的概略剖面 圖。 圖1 2是為了說明讀出動作的概略電路圖。 圖1 3是為了說明選擇的記憶體電晶體的讀出時的動作的 概略剖面圖。 圖1 4是為了說明記憶單元的消除動作的概略電路圖。 圖1 5是為了說明消除動作時各個記憶體電晶體設定的電
90101501.ptd 第26頁 492010 圖式簡單說明 位的概略剖面圖。 圖1 6是為了說明在與資料儲存用記憶單元相同的井内設 置鎖定位元用記憶單元的情況的結構的剖面圖。 圖1 7是為了說明過消除狀態的圖。 圖1 8是顯示在消除狀態具有各種臨限值電壓的記憶體電 晶體的閘極電壓和 >及極電流特性的圖。 圖1 9是為了說明鎖定位元的誤讀出的電路圖。 參
90101501.ptd 第27頁

Claims (1)

  1. 492010 六、申請專利範圍 1. 一種非揮發性半導體記憶裝置，其包含有： 以一併進行消除動作為單位的數個記憶塊； 上述每個記憶塊包括， 保持從外部提供的通常資料的由通常列（數個）和通常 行（數個）組成的呈矩陣狀態配置的數個通常記憶單元， 以及 與至少上述通常的行中的一行相鄰地配設，保持對上述 記憶塊寫入和消除的允許資訊的鎖定位元的鎖定位元單元 行； 上述鎖定位元單元行包括， 帶有漂浮閘且根據臨限值電壓的高低保持上述鎖定位 元，並連接於第1内部節點和第2内部節點之間的第1場效 應電晶體，以及 連接於由上述第1内部節點電性隔離的第3内部節點和上 述第2内部節點之間的第2場效應電晶體。 2. 如申請專利範圍第1項之非揮發性半導體記憶裝置， 其中上述各個記憶塊包括 連接於上述第2内部節點的源極線，以及 連接於上述第1内部節點，且至少對應於上述一部分鎖 定位元單元行而設置的第1位元線； 又具備，當上述鎖定位元在讀出時啟動上述第1場效應 電晶體的閘極電位，並且使上述第2場效應電晶體的閘極 電位處於非啟動狀態的解碼電路，以及 對應於從上述第1位元線流向上述源極線的電流來檢測
    90101501.ptd 第28頁 492010 六、申請專利範圍 上述鎖定位元的感測放大器。 3. 如申請專利範圍第2項之非揮發性半導體記憶裝置， 其中上述數個通常的記憶單元，每個皆為具有漂浮閘的場 效應電晶體， 上述各個記憶塊還包括， 分別對應於上述通常行設置的數根通常位元線，以及 分別對應於上述通常列設置的數根字線； 上述通常行中包括的上述數個通常記憶單元，並聯連接 於對應上述通常行的上述數根通常位元線中的對應位元線 與上述源極線之間，其控制閘極分別連接於上述數根字線 中對應的字線。 4. 如申請專利範圍第2項之非揮發性半導體記憶裝置， 其中上述鎖定位元單元行還具有 連接於上述第2内部節點和上述第3内部節點之間的第3 場效應型電晶體； 上述各個記憶塊還包括， 連接上述第3内部節點，且對應於上述鎖定位元單元行 的上述第2、第3場效應電晶體所配置的部位而設置的第2 位元線。 5. 如申請專利範圍第1項之非揮發性半導體記憶裝置， 其中上述非揮發性半導體記憶裝置，係形成於上述半導體 基板的主表面， 上述數個記憶塊，係分別形成於上述主表面上形成的數 個第1導電型的井内；
    90101501.ptd 第29頁 492010 六、申請專利範圍 上述第1場效應電晶體 + 述各個記憶塊的井内應於上述數個井中的上 铷F H 开内仏成的弟2導電型的第1、第2的摻雜 二述為源極與汲極區的M0S電晶體，· …、 上述第1推形成於上述對應的井_ 汲極的M〇S電晶體原極，使弟2導電型的第3摻雜物區為 6以-=揮發性半導體記憶襄 行消除動作為單位的數個記憶塊 上述母個記憶塊包括， 几 保持從外部提供的通 行（數個）組成的呈矩；；：(數個）*通常 分別對應上述通常列而i:配置的數個通常記憶單元， 與上述通常的行至少數:艮：線’以及 述記憶塊寫入和消除的% _仃相郇地配設，且保持對上 元行； 除的允m的鎖定位元的較位元單 上述鎖定位元單元行星 的第1、第2場效應電晶體 刀別帶有控制閘極和漂浮閘 上述第1場效應電晶體， 節點之間，其控制閘極連妾於第1内部節點和第2内部 根據臨限值電壓的高低保持上述字線中之一根，並 上述第2場效應電晶體’ d =， 接，在一併消除上述記憶挣、沾」I弟1%效應電晶體並聯連 其電位不致從上述漂浮間放2 =料時，其控制閘極連接於 …請專利_二放之?=^ 901〇15〇l.ptd ❿ 第30頁 492010 六、申請專利範圍 其中上述各個記憶塊還包括 連接於上述第2内部節點的源極線，以及 連接於上述第1内部節點，且對應於上述鎖定位元單元 行而設置的第1位元線； 並具有在讀出上述鎖定位元時啟動連接於上述第1場效 應電晶體的控制閘極的字線的解碼電路，以及 對應於從上述第1位元線流向上述源極線的電流來檢測 上述鎖定位元的感測放大器。 ' 8.如申請專利範圍第7項之非揮發性半導體記憶裝置， 其中上述内部節點與上述數根字線呈電性隔離狀態。 9.如申請專利範圍第7項之非揮發性半導體記憶裝置， 其中上述數個通常的記憶單元，係分別具有控制閘極和漂 浮閘的場效應型電晶體， 上述記憶塊還包括， 分別對應於通常行而設置的數根通常位元線； 上述各個通常行所含有的上述數個通常記憶單元，並聯 連接於對應上述各個通常行的上述通常位元線中對應的位 元線與上述源極線之間，控制閘極分別與上述數根字線中 的對應字線連接。 1 0.如申請專利範圍第6項之非揮發性半導體記憶裝置， 其中上述非揮發性半導體記憶裝置，係形成於半導體基板 的主表面上； 上述數個記憶塊，係分別形成於上述主表面上具有的數 個第1導電型的井内；
    90101501.ptd 第31頁 六、申請專利範圍 、十、t ί第13每效應電晶體，係使對應於上述數個井中的上 I π έ f憶塊的井内形成的第2導電型的第1、第2的摻雜 口口，，、作為源極與汲極區的M0S電晶體； 場效應電晶體，是使形成於上述對應的井内的 為源極，使第2導電型的卿雜物區為 二、1·一一種非揮發性半導體裝置，其包含有： 進订消除動作為單位的數個記憶塊； 上述母個記憶塊包括， r^ r外部提供的通常資料的由通常列（數個）％、s ， 二及固組成的呈矩陣狀態配置的數個通常記憶單=吊 記$换^ l _的行中至少一行相鄰地配設，且保持對卜 r思a ”’、入和消除的允許資訊的鎖定位元的鎖定位元^ 仃， 饥兀早元 士述j定位元單元行具備， 计I^ /不〉予閘且根據臨限值電壓高低保持上述鎖定# - 部節點和第2内部節點之間的第1場心V 場ΞίΐΪ1 二效應電晶體並聯連接的未設有漂浮閑的第2 置，a ·复如由申凊專利範圍第1 1項之非揮發性爭導體記憶裝 、轰，、中上述各記憶塊包括， 、Χ 、接於上述第2内部節點的源極線， 492010 六、申請專利範圍 連接於上述第1内部節點的位元線，以及 分別對應上述通常列設置的數根字線； 上述第1場效應電晶體的閘極，連接於上述數根字線中 的第1字線， 上述第2場效應電晶體的閘極，連接於上述數根字線中 的第2字線， 又具備在讀出上述鎖定位元時啟動上述第1字線，並且 不啟動上述第2字線的字線解碼電路，以及 對應於從上述位元線流向上述源極線的電流來檢測上述 鎖定位元的感測放大器。 1 3.如申請專利範圍第1 2項之非揮發性半導體記憶裝 置，其中上述數個通常記憶單元，係分別具有控制閘極和 漂浮閘的場效應電晶體’ 上述記憶塊還包括， 分別對應於通常行而設置的數根通常位元線； 上述各個通常行所含有的上述數個通常記憶單元，並聯 連接於對應上述各個通常行的上述通常位元線中對應的位 元線與上述源極線之間，控制閘極分別與上述數根字線中 的對應字線連接。 1 4.如申請專利範圍第11項之非揮發性半導體記憶裝 置，其中上述非揮發性半導體記憶裝置，係形成於半導體 基板的主表面上； 上述數個記憶塊，係分別形成於上述主表面上具有的數 個第1導電型的井内；
    90101501.ptd 第33頁 492010 六、申請專利範圍 上述第1場效應電晶體，係使對應於上述數個井中的上 述各個記憶塊的井内形成的第2導電型的第1、第2的摻雜 物區5作為源極與〉及極區的M0S電晶體， 上述第2場效應電晶體，是使形成於上述對應的井内的 上述第1摻雜物區為源極，使第2導電型的第3摻雜物區為 汲極的M0S電晶體。 ❿
    90101501.ptd 第34頁
TW090101501A 2000-04-28 2001-01-20 Nonvolatile semiconductor memory device TW492010B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000130835A JP4346211B2 (ja) 2000-04-28 2000-04-28 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
TW492010B true TW492010B (en) 2002-06-21

Family

ID=18639849

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090101501A TW492010B (en) 2000-04-28 2001-01-20 Nonvolatile semiconductor memory device

Country Status (3)

Country Link
US (1) US6388921B1 (zh)
JP (1) JP4346211B2 (zh)
TW (1) TW492010B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020089587A (ko) * 2001-05-23 2002-11-30 삼성전자 주식회사 공유벌크로 형성된 섹터구조를 갖는 불휘발성 반도체메모리 장치
ITUD20020175A1 (it) * 2002-08-06 2004-02-07 Misa Srl Dispositivo elettronico di supporto per la memorizzazione di dati
JP2004118923A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 磁気ランダムアクセスメモリ
JP4007909B2 (ja) * 2002-12-26 2007-11-14 株式会社ルネサステクノロジ 不揮発性半導体記憶装置のデータ消去方法
EP1901308A1 (en) * 2006-09-15 2008-03-19 STMicroelectronics S.r.l. Improved nand flash memory with reduced programming disturbance
US20090198916A1 (en) * 2008-02-01 2009-08-06 Arimilli Lakshminarayana B Method and Apparatus for Supporting Low-Overhead Memory Locks Within a Multiprocessor System
US8099544B2 (en) * 2008-02-29 2012-01-17 Kabushiki Kaisha Toshiba Information processing apparatus and nonvolatile semiconductor memory drive
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
CN102640281B (zh) * 2010-01-29 2014-04-30 松下电器产业株式会社 半导体存储装置
KR102293136B1 (ko) * 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102337044B1 (ko) * 2015-07-27 2021-12-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20210003351A (ko) 2019-07-01 2021-01-12 삼성전자주식회사 불휘발성 메모리 장치 및 이의 동작 방법
KR20210015283A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2917722B2 (ja) * 1993-01-07 1999-07-12 日本電気株式会社 電気的書込消去可能な不揮発性半導体記憶装置
KR100206698B1 (ko) * 1995-12-22 1999-07-01 윤종용 페이지 단위의 소거락
KR100225758B1 (ko) * 1996-09-13 1999-10-15 윤종용 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치

Also Published As

Publication number Publication date
US6388921B1 (en) 2002-05-14
JP4346211B2 (ja) 2009-10-21
JP2001312892A (ja) 2001-11-09

Similar Documents

Publication Publication Date Title
TW589643B (en) Nonvolatile semiconductor memory device
US5511022A (en) Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof
TWI721824B (zh) 非揮發性記憶體及其相關記憶體區塊
JP2829156B2 (ja) 不揮発性半導体記憶装置の冗長回路
JP5235422B2 (ja) 不揮発性半導体記憶装置
TWI228256B (en) Flash memory device with stable source line regardless of bit line coupling and loading effect
TW492010B (en) Nonvolatile semiconductor memory device
JP2019160382A (ja) 不揮発性半導体メモリ
JPH10255487A (ja) 半導体メモリ装置
KR20070003639A (ko) 임계치 전압의 상위를 이용하여 데이터를 기억하는 메모리셀을 포함한 반도체 기억 장치
JPH05159589A (ja) 過消去保護を有する単トランジスタセルフラッシュメモリアレイ
TWI724778B (zh) 隨機位元單元及隨機位元系統
JP3895816B2 (ja) 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム
JPS6034198B2 (ja) 不揮発性メモリ
US5347486A (en) Nonvolatile memory device having self-refresh function
JP3895855B2 (ja) 不揮発性半導体記憶装置
KR950008674B1 (ko) 불휘발성 반도체 기억장치 및 그의 데이타소거방법
JPH027295A (ja) 不揮発性半導体メモリ装置
US20060291288A1 (en) Flash memory device and read method
JP3214395B2 (ja) 不揮発性半導体記憶装置
JP2732070B2 (ja) 不揮発性半導体記憶装置の書込み方法
JP3263636B2 (ja) 不揮発性半導体メモリ装置
JPH0567758A (ja) 不揮発性半導体記憶装置
JPH02137196A (ja) 不揮発性半導体記憶装置
JP4196191B2 (ja) 不揮発性半導体記憶装置及びその制御方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees