JPS63308797A

JPS63308797A - 半導体記憶装置

Info

Publication number: JPS63308797A
Application number: JP62144033A
Authority: JP
Inventors: Shoji Kitazawa; 北沢　章司; Takashi Ono; 隆小野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-06-11
Filing date: 1987-06-11
Publication date: 1988-12-16
Anticipated expiration: 2012-07-23
Also published as: KR950004864B1; JP2633252B2; US5051953A; KR890001101A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体記憶装置に係り、特に、電気的に消去
可能な不揮発性半導体記憶装置に関するものである。

（従来の技術）従来、読出し専用不揮発性半導体記憶装置において、そ
れに書込まれたデータの電気的な消去方法としては、各
種の提案がなされている。特に、ＥＥｒ’ＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ＰＲＯＭ）
として知られる記憶装置では、薄い酸化膜中の電子のト
ンネル現象を利用してデータの書替えが可能となり、製
品は市販されている。しかし、ＥＥＦＲＯＭでは、１つ
のメモリセルを構成するために２つのトランジスタを用
いていること、又、トンネル現象は、例えば、２１Ｖ程
度の高い電圧を必要とすることにより、集積度の点でＥ
ＦＲＯＭ（Ｅｒａｓａｂｌ、ｅ　ＰＲＯＭ）　と比べて
不利となっていた。このため、フローティングを持つこ
とにより、書替え可能な集積回路装置としては、最も集
積度の高いＥＦＲＯＭ　（紫外線により消去可能なＰＲ
Ｏ？Ｉ）と、類似なメモリ素子を用いて電気的な書替え
、特に、消去を行う提案がなされてきた。

その第１はトンネル現象を利用するもので、予め、高電
位を印加する配線層を決定しておき、他のコントロール
手段で、極力フローティングゲートの電位を低下させて
、フローティングゲート内の電子を抜き取る方法である
。書込みはＥＰＲＯ？Ｉと同様にドレイン近傍で発生す
るホットエレクトロンによるフローティングゲートへの
電子注入による。

第３図はＥＦＲＯＭメモリ素子の等価回路であり、図中
、ｌはコントロールゲート、２はフローティングゲート
、３はドレイン、４はソースである。

また、第４図は、更に、電極５を追加したものであるが
、これを特に消去電極とすることもできる。フローティ
ングゲート２と他の四種の電極１゜３．４．５は、酸化
膜により絶縁されているため、酸化膜の膜厚を制御すれ
ば、トンネル現象により電子をフローティングゲートよ
り抜き取ることは可能である。

第２の方法として、ＥＦＲＯＭメモリ素子のドレインの
ブレークダウン（降伏）を用いる方法が提案されている
。

この方法は、第３図に示すＥＦＲＯＭメモリ素子を用い
て、書込みは通常のＥＦＲＯＭと同一に、コントロール
ゲート１とドレイン３に高電圧を印加し、Ｐ型の基板及
びソース４は接地とし、ドレイン近傍にアバランシェを
発生させて、フローティングゲート２に電子を注入する
。消去は、ドレイン３を高電圧、Ｐ型基板を接地電圧と
し、コントロールゲート１に負電圧を印加し、ドレイン
３近傍にブレークダウンを発生させ、その際、発生する
高エネルギーのホールをフローティングゲート２に注入
することにより実行させる。

なお、上記した先行技術は、例えば、特公昭６１−６４
７５号、特公昭６１−２０９５８号、特公昭６１−３０
３５１号、特公昭６１−３０３５４号、特開昭６１−１
６５８９５号等に記載されている。

（発明が解決しようとする問題点）しかしながら、上記した第１の方法は、電子を抜き取っ
た後のフローティングゲートの電位制御が難しく、又、
トンネル現象を引き起こす電位が比較的高いことにより
、ＥＦＲＯＭに比べて、製造の困難さと、集積度の低下
とを免れ得なかった。

また、上記した第２の方法は、消去時に多量の電流を必
要とすると共に、負電位を必要とする。

負電位はＰ型基板の電位以下の電位となるため、Ｎ型不
純物拡散層、即ち、Ｎ型ｌ・ランジスタのソース、ドレ
インにバイアスすることができない。

従って、Ｎウェル（ｗｅｌｌ）ＣＭＯ５のＰＭＯ５トラ
ンジスタ及び多結晶シリコン等の抵抗素材のみを用いて
論理制御せねばならず、回路形成上の制約が非常に大き
い。また、現在ＥＦＲＯＭの主流であるＥ−Ｄ？ＩＯ３
（Ｅｎｈａｎｃｅｍｅｎｔ−Ｄｅｐｌｅｔｉｏｎ　ＭＯ
Ｓ）型集積回路には適用できない。

本発明は、以上の欠点を除去して、ＥＦＲＯＭと同一構
造のメモリ素子を用い、ＥＦＲＯＭと同一の集積度を可
能としながら、電気的なデータの消去と再書込みを可能
とする半導体記憶装置を提供することを目的とする。

（問題点を解決するための手段）本発明は、上記問題点を解決するために、メモリセルが
フローティングゲート及びコントロールゲートを有する
複数のＭＯＳＦＥＴからなるメモリマトリックスと、デ
ータ消去動作時、そのメモリマトリックスのＭＯＳＦＥ
Ｔのゲートに接地電位を供給する手段と、データ消去動
作時、そのメモリマトリックスのＭＯＳ　　トランジス
タの第１の電極にメモリセルの降伏電圧以下であり、か
つ、該降伏電圧の近傍の電圧を印加する手段と、データ
消去動作時、そのメモリマトリックスの？ｌＯ３ｌ−ラ
ンジスタの第２の電極に、ＭＯＳ　ｌ−ランジスタに電
流が流れない程度の電圧を印加する手段を設けるように
したものである。

（作用）本発明によれば、第１図に示すように、メモリ素子Ｍｚ
−ｗＭｓｘはフローティングゲート及びコントロールゲ
ートを存し、マトリ、７クス状に配置される。電圧切換
回路２６はメモリマトリックスの共通線Ｂに結合され、
かつ、データ書込み及び読出し動作時は、共通線Ｂに接
地電位を供給し、消去信号に応答して、データ消去動作
時、メモリ素子の降伏電圧以下であって、かつ、その降
伏電圧近傍の高電圧を供給する。行デコーダ２５はメモ
リマトリックスのワード線に結合され、かつ、データ消
去動作時、データ消去信号に応答して、全ワード線を接
地電位又はその近傍の電位にする。一方、列デコーダ２
４は書込み及び読出し時には、選択回路のＭＯＳＦＥＴ
２１　ａ〜２１Ｃのいずれかを選択し、消去動作時には
、データ消去信号に応答して選択回路の全一０３ＦＥＴ
２１　ａ〜２１Ｇをオン動作させる。ブロック２８には
書込み制御信号に応答して、選択回路のノード２７に書
込み信号（＋　Ｔ　Ｖ）を出力する手段２９と、選択回
路のノード２７を定電圧（例えば＋２■）に保持するプ
ルアップ機能と、ノード２７へ出力される電流に応答す
る出力信号を出力する回路３０と、読出し動作時に回路
３０の出力信号を増幅し、消去動作時、消去信号ｖＡＡ
からの消去信号により続出し動作を停止するセンスアン
プ回路３１を設ける。

このように、簡単な構造からなるＥＰＲＯ）’Ｉを基本
構成として、かつ、１００μＡ程度の微少な電流で短期
間にフローティングゲートを有するメモリ素子のデータ
の書込み、消去が可能であり、使用電圧も最大１４Ｖ程
度に低減することができるので、大幅な機能及び集積度
の向上を図ることができる。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

本発明は、ブレークダウン以前に発生するジャンクショ
ン電流とチャネル電流のアバランシェにより発生する高
エネルギー電子とを用いて、フローティングゲートへの
電荷の出し入れを行うように構成する。

まず、書込み、即ち、フローティングゲ−１・への電子
の注入について説明する。

第５図及び第６図は本発明に用いるフローティングゲー
トを有するメモリ素子の構成図であり、第５図はそのメ
モリ素子の平面図、第６図は第５図のＶｌ−Ｖｌ線断面
図である。

図中、１０はＰ型基板、ＩＬはドレインを形成するＮ型
不純物拡散層、１２はポリサイドで形成されるコントロ
ールゲート、１３はポリシリコンで形成されるフローテ
ィングゲート、１４はソースを形成するＮ型不純物拡散
層である。これはＥＦＲＯＭのメモリ素子と同一であり
、書込みの原理もＥＦＲＯＭと同一である。具体的に示
すと、Ｐ型基板１０をＯｖ、ソース１４にＯＶ、コント
ロールゲート１２に１４Ｖ、ドレイン１１に７■を印加
する。前記バイアス条件により、ドレイン１１近傍のチ
ャネル部に高電界領域が発生し、そこで、生成された高
エネルギーのエレクトロンがフローティングゲート１３
を囲む酸化膜のエネルギー障壁を乗り越えて、フローテ
ィングゲート１３に流入する。これにより、メモリ素子
のコントロールゲートをゲートとするＶＩＯＳトランジ
スタの閾値電圧が上昇する。

この書込み条件は、ドレイン電圧が７■であり、通常の
ＥＰｌ’ｌＯＭの書込み電圧８〜ＩＯＶに比べて低く設
定されている。

第７図にこの場合の書込み後のメモリ素子の闇値電圧の
変化の実測値を示す。

なお、電圧としては７■を印加し、縦軸にはメモリ素子
の閾値電圧、横軸には経過時間を示す。

第７図より、書込み条件としては、余裕を持っているこ
とが分かる。図には示さないが、実測結果より、ドレイ
ン電圧は４Ｍ以上あれば書込みは実行できる。

消去については、ドレインに書込み時より十分高い電圧
を印加する。以下実施例では１４Ｖを印加する。

一般に知られているように、ＰＮジャンクションに逆方
向電圧を印加すると、微弱な暗電流が流れるが、電圧の
上昇に従って、空乏層内で衝突電離が発生し、それによ
る電流が空乏層と、中性の半導体との界面で捕獲される
中性の半導体内の少数キャリア及び空乏層中で生成され
る電子正孔対による電流を上回るようになる。一般に定
義される増倍係数Ｍは実験式として、Ｍ−１／（１−（Ｖ／Ｖｂ）’）　　　−（１）■ｂ　
ニブレークダウン電圧ｎ　：素材による因子として表される１Ｍ−■がブレークダウンと定義されて
いる。

又、ＭＯＳトランジスタのドレイン電圧上昇によるブレ
ークダウンについてはゲート電圧依存性があり、Ｎ型Ｍ
Ｏ５トランジスタの場合、ゲート電圧が低い程ブレーク
ダウン電圧は低下する。これはドレイン近傍の空乏層中
の電界強度がゲート電圧に依存するためである。

第８図に、第７図に示されたものと同一形状のＥＦＲＯ
Ｍメモリ素子のドレインに高電圧を印加した場合のドレ
イン電流の変化を示す。縦軸にはドレイン電流、横軸に
はドレイン電圧が示されている。

図中、ａはフローティングゲートの電位を一４Ｖに固定
したものであり、ｂ、ｃ、ｄはそれぞれ一２Ｖ、ＯＶ、
２Ｖに固定したものである。ソース電位は２■、基板電
位はＯＶである。図中、ｅは前記（１）弐に示すブレー
クダウン領域であり、ｆはブレークダウンに至る直前の
領域である。図よりドレイン電圧が１５Ｖ以上で、ドレ
イン電流の急激な変化が観測される。又、その変曲点は
フローティングゲートの電圧に依存している。これによ
り、フローティングゲート内の書込みにより注入された
過剰電子量と、ドレインジャンクション電流の間に相関
があることが分かる。即ち、フローティングゲート中に
注入された過剰電子量が多い時のみ１００μＡ程度のジ
ャンクション電流を流し、過剰電子量が少ない時には数
μＡ程度のジャンクション電流とすることが可能となる
ドレイン電圧条件が存在する。

このジャンクション電流は、フローティングゲート内の
過剰負電荷を消滅させる働きを持つ。

第９図はその実測例を示す図であり、図中、ａはフロー
ティングゲートに電子が注入されていない状態での闇値
電圧を、ｂはフローティングゲート内に注入された電荷
が、ドレインのジャンクション電流によって中和されて
いく様子を闇値の変化として示す。グラフの縦軸には闇
値電圧を、横軸はドレインに１４Ｖ、ソースに２■、コ
ントロールゲートと基板に０■を印加した場合の経過時
間を示す。ソース電圧をＱＶとしないのは、前記のジャ
ンクション電流が、ゲート下の基板の電圧を上昇させ、
それに伴って順バイアスされるソースのＰＮジャンクシ
ョンより、基板中に電子が多量に放出される現象を防止
するためである。この電子はドレイン近傍の空乏層中に
取り込まれることにより、新たなキャリアの増倍を引き
起こし、結果としてドレインのブレークダウン耐圧を下
げてしまう。これは本発明にとっては、消去のためのド
レイン電圧のマージンを低下させる。

又、第１０図にメモリ素子のフローティングゲートの電
位を示すための容量分布状態を示す。

図中、ＣＩはコントロールゲートとフローティングゲー
トとの、Ｃ！はチャネル部とフローティングゲートとの
、Ｃ３はソースとフローティングゲートとのそれぞれの
容量を示す。Ｃ１はチャネル部と基板間の空乏層を介し
た容量であり、Ｃ４はＣ，とＣ１の縦列接続された容量
を示す。メモリ素子のフローティングゲートが闇値電圧
以下の場合は、チャネル電荷が存在しないため、容量Ｃ
４が有効となり、閾値電圧以上では容ｉｔ　ｃ　ｔが有
効となる。

前記容量はメモリ素子の形状が複雑であることから、数
値的に求めることは難しいが、通常これらの容量関係は
、ｃ＋／　（ｃ＋　＋Ｃ，＋（：Ｓ＋ＣＪ　＝　０．６　
　　・・・（２）となる程度に設計される。又、通常、
書込み後に必要とされる、メモリ素子の閾値電圧は読出
し時、Ｖ　ｃｃ電圧、即ち、５■程度である。メモリ素
子の初期闇値は１．５ｖであるから、変化量は３．５ｖ
であり、その場合、注入された電荷は閾値測定時には容
１ｃ　ｌに蓄えられていることになる。従って、閾値変
化！３．５Ｖのメモリ素子のコントロールゲート、ソー
ス、ドレインすべてが接地されている状態でのフローテ
ィングゲートの電位は（２）式より、 −３，５ＶＸ　Ｏ，６−−　２．ＩＶとなる。未書込み状態ではＯＶである。ここにドレイン
及びソース電圧が上昇すると、容１ｔｃｓ、　ｃｂの影
響により、フローティングゲートの電位も上昇する。従
って、前記バイアス条件での第９図のフローティングゲ
ートの電位は書込まれた状態のメモリ素子で一２ｖ程度
であり、消去された状態で１．５■程度である。

第８図、第９図より、ドレイン電流は最大１００μ八程
度であり、同時に多数のメモリ素子を消去したり、ＬＳ
Ｉの内部昇圧によって消去したりすることが可能な電流
量である。又、今までの説明から明らかなように、ドレ
イン電圧の上昇と共にドレインジャンクション電流が急
激に増加するのであるから、ドレイン電圧の上昇速度を
制御して、消去時間内の電流を平均化することは容易で
ある。

これはドレイン電圧供給部に一定の負荷抵抗を持たせる
ことによっても実現し得るものである。

第１図は本発明の第１の実施例を示す半導体記憶装置の
回路図、第２図はその回路の各部の動作フローチャート
であって、第５図及び第６図に示すフローティングゲー
トを有するメモリ素子が２×３のマトリックス状に配列
されたものである。

図において、Ｍ、、Ｍ−Ｍｏは２×３のマトリックス状
に配列されたメモリ素子、２１ａ〜２１）はデータ線２
２ａ〜２２Ｃを共通ノード２７に選択的に接線するＭＯ
Ｓ　トランジスタ、２３ａ、２３ｂはメモリ素子のコン
トロールゲートに結ばれるワード線、２４はトランジス
タ２１８〜２１）に選択信号を送出する列デコーダ、２
５はワード線に選択信号を送出する行デコーダである。

２６は電圧切換回路であり、１４Ｖが印加される端子２
６ａ、ＯＶが印加される端子２６ｂ、Ｄ−一０３ＦＥＴ
２６　ｃ　、　　２６ｄ　、　　ＭＯ３ＦＥＴ２６　ｅ
　、　　２６　ｆ　　、　　消去（３号が入力される端
子３３に接続さるインバータ２６ｈを有する。ブロック
２８は、書込み制御回路２９、読出し回路３０、センス
アンプ３１を含む、その書込み制御回路２９は、Ｖ□９
■が印加される端子３６、書込み制御信号が印加される
端子３７、Ｄ−ＭＯ３ＦＥＴ２９　ａ、ＭＯ８ＦＥＴ２
９　ｂ　、　２９　ｃを有し、読出し回路３０はＶｃｃ
　５Ｖが印加される端子３８、ＭＯ５ＦＥＴ３０　ａ　
、　３０　ｂ　、　３０　ｃ　。

３０　ｅ　ＳＤ−ＭＯ３ＦＥＴ３０　ｄを存する。３１
はセンスアンプ、３９はデータ出力端子である。

そこで、この回路の動作について説明する。

まず、書込みの場合は、第２図に示すように、端子３３
には消去信号は入力されず、Ａ線及び電圧切換え回路２
６に接続される共通線ＢはＯＶ、共通ノード２７のＣ線
は７■となり、行アドレス信号に基づき、行デコーダ２
５からの出力により、例えば、ワード１２３ａのみが選
択され、メモリ素子Ｍ１１゜Ｍ２１　＋　Ｍ３１のコン
トロールゲートのみに１４Ｖが印加される。また、列ア
ドレス信号に基づき、列デコーダ２４からの出力信号に
より、例えば、トランジスタ２１Ｃのみがオンとなり、
データｊＪｆｉ２２ｃのみが選択され、メモリ素子−１
１，門。□にのみのドレインに７ｖが印加される。する
と、前記したように、メモリ素子門、１にのみ書込みが
行われる。

次に、読出しの場合は、第２図に示すように、例えば、
Ａ線及びＢ線はＯＶ、Ｃ線に２■が印加される。また、
行アドレス信号に基づき、行デコーダ２５からの出力に
より、ワード線２３ａのみが選択され、Ｖｃｃ５Ｖがメ
モリ素子Ｍ＋＋　＋　？ｈ＋　＋　Ｍ３＋のコントロー
ルゲートのみに印加される。また、列アドレス（３号に
基づき、列デコーダ２４からの出力信号により、データ
ｖＡ２２ｃのみが選択され、メモリ素子Ｍ３１　、　Ｍ
ｊ２のドレインにのみに２■が印加される。すると、メ
モリ素子門３．に記憶されたデータのみが読出される。

次に、消去の場合について説明する。

第２図に示すように、消去信号が送出され、Ａ線にＶｃ
ｅ５Ｖ印加されると、電圧切換回路２６からは１４Ｖが
Ｂ線に出力され、また、（Ｊ５１に２ｖが印加される。

更に、ワード線２３ａ及び２３ｂはＯＶとなり、データ
ｍ２２ａ〜２２ｃに２Ｖが印加される。すると、２×３
の全てのメモリ素子のデータが消去される。

このように、端子３３からの消去信号により消去時、行
デコーダ２５は全出力０■を、列デコーダ２４は全出力
憂電位を与える。又、電圧切換回路２６は端子３３から
の消去信号に応じて消去時、端子２６ａより与えられる
高電位１４Ｖを、書込み及び読出し時には端子２６ｂよ
り与えられる接地電位ＯＶを、メモリ素子の共通ノード
３５に送出する機能を有する。更に、ブロック２Ｂは読
出し時及び消去時２ｖを、書込み時７ｖを送出し、読出
し時には送出する電流量を検出する機能を有する。書込
みと読出しは、ＥＰＲＯ？ｌと同様である。即ち、行デ
コーダ２５は選択されたワード線に１４Ｖ程度の高電圧
を与え、列デコーダ２４はその出力の一つを高電圧とし
て、ブロック２８より送出された書込みデータに従って
高電圧７ｖ又は非高電圧（接地電位でも２Ｖでも良い）
を所定のデータ線に転送し、電圧切換回路２６は接地電
位を共通ノード３５に出力することによりデータの書込
みが、また行デコーダ２５、列デコーダ２４の選択出力
をＶ　ｅｃ電位として、ブロック２８により２ｖを印加
した状態での電流の有無を検出し、フローティングゲー
トの状態を判定することにより、データの読出しが実行
される。

書込まれたデータを消去するためには、ブロン′　り２
８により共通ノード２７の電位を２Ｖとし、全ワードＬ
？ｆ２３　ａ　、　２３　ｂをＯＶとし、トランジスタ
２１ａ〜２１ｂを高電圧とし、共通ノード２７の電圧２
■を各データ線２２ａ〜２２Ｃに導く。また、電圧切換
回路２Ｇにより端子２６ａの電圧を１４Ｖとする。この
状態ですべてのメモリ素子は消去動作に入る。電子注入
量の多いフローティングゲートを有するメモリ素子の一
部は、ブレークダウンを一時的に引き起こす場合がある
が、それによって生じるフローティングゲートの負電荷
損失により、ブレークダウンは自動的に停止する。この
状態で適当な時間を経過させると、初期よりフローティ
ングゲート内に負電荷を有するものは、その電荷を失う
。初期より負電荷を存しないものは、そのドレインに微
弱な電流が発生するのみであるから、電荷の変動はほと
んどない。これにより、フローティングゲート内に書込
まれたデータは消去され、メモリ素子は初期化される。

この場合、消去の終了点はドレイン′Ｗ１流、即ち、電
圧切換回路２６より送出される電流量の減少を検出する
ことによることが可能である。又、１つの集積回路装置
内に電圧切換回路２６を複数持ち、消去をブロック化す
ることにより、より少ない電流量で消去を実行すること
も可能である。

次に、本発明の第２の実施例を第１１図を用いて説明す
る。

第１１図では書込み時高電圧となるデータ線に消去時に
も更に高い電圧を印加することにより、消去を実行する
回路構成となっている。

図中、第１図と同様のものは同じ番号を付し、異なるも
のについてはぐ第１図とは異なった番号を付与した。

ブロック４４は続出し及び書込みについては、第１図及
び第２図と同様であるが、消去時には１４Ｖを送出する
ものとする。

また、ＭＯＳ　　トランジスタ４３は読出し及び書込み
時には導通し、端子３５を０■とし、消去時には非導通
となって端子３５の電位を上昇させるものである。但し
、ダイオード接続されたＭＯＳ　トランジスタ４２によ
り端子３５の電位は２■以上にはならない。

一般にはダイオード接続された一〇ｓ　トランジスタ４
２を複数縦列接続して、電位を２■とするが、ここでは
簡略のため１つの？ｌＯＳダイオードで示す。

図中、端子３５の電位を上昇する要因は、メモリ素子を
経由して流れる電流である。

書込みと読出しに関しては、第１の実施例と同一の手順
によって実行される。この時のバイアス電位も同一であ
る。書込みと消去とにメモリ素子の同一の電極を用いる
ことは、書込み時に既に書込まれている非選択メモリ素
子に微弱な消去を引き起こさないようにしなければなら
ない。第８図に示すように、７■のドレイン電圧でのジ
ャンクション電流は、フローティングゲートの電圧が＝
４Ｖ（グラフａ参照）であっても、１０−’Ａ以下であ
り、実質的に消去に要する数μへ〜数１０μＡの電流と
比べて、大きな比を有している。又、第８図と第９図を
比べてみると、同一電流であってもフローティングゲー
トの電位が上昇すると、闇値の変化量は電流減少に比べ
て、更に大きく減少している。つまり、第９図に示され
るように、消去の初期には△■７は２．５　Ｖ　／　１
ｍ５ｅｃ程度であるが、闇値が１．５■に近くなると、
０．２５　Ｖ　／　２０（１＋＋ｓｅｃ程度となりその
差は２０００倍である。第８図に示されるドレイン１４
Ｖでの電流変化を見るとＶＦＧ”２Ｖ（グラフ　ｄ参照
）　テｌ、ＩｊＡ、　Ｖｙｃ＝　　４Ｖ＋？　１００μ
Ａである。コントロールゲート、ソース及びドレインが
定電圧でのフローティングゲートの電位の変化量と闇値
の変化量の関係は（２）式より０．６倍であるから、第
８図の範囲はΔ■ア１０ｖの範囲を示していることにな
る。しかし、第９図でのΔ■アは約５■である。従って
、第８図のグラフｂに対応する電流変化量は最大１００
倍以内であり、前記の２０００倍の消去速度と対比する
と、フローティングゲートの電子量が減少するに従って
、ドレイン電流に対する消去効率は１桁以下低下してい
る。従って、書込み時データ線を共有する既書込みメモ
リ素子の消去は書込み時ドレイン電圧７Ｖであれば実質
的には発生しない。消去は列デコーダ４１の出力を同時
に高電位とし、複数のデータ線に連なるメモリ素子を同
時に選択して実行することもできるし、データ線毎に選
択的に実行することも可能である。具体的にはブロック
４４で生成された高電位１４Ｖがトランジスタ２１３〜
２１ｃを介してデータ線２２ａ〜２２Ｃに導かれる。共
通ノード３５は初期にはＯｖであるが、メモリ素子のブ
レークダウン及びテーリング電流により電位は上昇する
。

しかし、ＭＯＳダイオード４２により電位は２■に限定
される。又、ブレークダウンを起こしたメモリ素子はソ
ース電位の上昇及びフローティングゲート内の負電荷を
失うことにより、ブレークダウンを停止し、共通ノード
端子３５の電位は２■を維持し、消去が実行される。消
去時、行デコーダ２５の出力はすべてＯＶであることは
第１の実施例と同様である。この第２の実施例を用いれ
ば、例えば、現在の磁気ディスクに用いられるセクタの
概念を取り入れて、データ線と対応させ、セクタ単位で
の書込み及び消去が可能な集積回路装置を提供できる。

次に、本発明の第３の実施例を第１２図を用いて説明す
る。

第１２図はビット単位で書込み及び消去が可能な半導体
記憶装置の回路図である。

図中、第１図と比べて機能の異なるもの及び遷加したも
ののみに第１図の番号とは異なる番号を付与した。

この図において、第１の行デコーダ５２は書込み及び読
出し時は１つの行線を選択して高電位１４Ｖとし、他は
Ｏｖとする。又、消去時には極性を反転し、１つのけ線
を選択してＯＶとし、他は高電位９ｖとする。消去時の
第２行線５４　、５５を駆動する第２の行デコーダ５３
は、消去時、選択された１つの出力を２■とし、他の出
力は９■とする。又、第２の行デコーダ５３は読出し及
び書込み時には全ての出力をＯＶとする０列デコーダ５
１は選択された出力を高電位とし、他はＯＶとする。ブ
ロック５６は読出し時２■の電圧を出力し、又、同時に
流出する電流を検出する。書込み時には、書込みデータ
に従って７ｖ又はＯＶを出力する。消去時には１４Ｖを
出力する。例えば、メモリ素子Ｍ！Ｉの書込みを行う場
合、列デコーダ５１によりトランジスタ２１ｂのみが導
通とされ、ブロック５６より印加される７■がデータＷ
２２　ｂに導かれ、メモリ素子のドレインに印加される
。第１の行デコーダ５２は第１行線２３ａを１４ｖとし
、第１行線２３ｂはＯｖとする。第２の行デコーダ５３
により、第２行線５４．５５は共にＯｖとする。この状
態でメモリ素子はＭ　ｚ　。

のみが電流を流すため、そのフローティングゲートに電
子が注入さる。又、メモリ素子Ｍ　ｔ　＋を消去する場
合は、列デコーダ５１によって選択されたトランジスタ
２１ｂが導通状態となってブロック５６より印加される
１４ＶがデータＷ２２ｂに与えられる。

第１の行デコーダ５２によ選択された第１行線２３ａは
０■となり、第１行線２３ｂは高電位９ｖとなる。

第２の行デコーダ５３は第２行線５４に２■を与え、第
２行線５５は９■とする。この時、データ線２２ａ。

２２Ｃはメモリ素子Ｍ１□２Ｍ、２を介して第２行線５
５から充電されるが、それらのメモリ素子が未書込みで
あっても闇値電圧が高いことにより、７■以上にはなら
ない。この状態でメモリ素子Ｍ２１はコントロールゲー
ト０■、ドレイン１４ｖ１ソース２■であるから、デー
タは消去される。メモリ素子Ｍ□とコントロールゲート
を共有するメモリ素子Ｍ　＋　ｌとＭ！Ｉはドレイン電
圧が７ｖ以下であるから消去されない。メモリ素子Ｍ　
１　ｚとＭ３．はコントロールゲート９■、ソース９■
、ドレイン７■となり、メモリ素子Ｗｉｇはコントロー
ルゲート９■、ソース９■、ドレイン１４Ｖとなる。こ
の状態では上記（２）弐より、又、ソースドレインがバ
イアスされていることによりフローティングゲートの電
位は未書込みで７■以上、書込み状態でも３■以上であ
る。

第１３図にドレイン電位とドレイン電流の関係を示す。

ソース９■で横軸にドレイン電圧、縦軸にドレイン電流
を示す、第１３図においてａ、ｂ、ｃ、ｄはそれぞれフ
ローティングゲートの電圧が３Ｖ。

５Ｖ、７Ｖ、９Ｖの場合である。ドレイン電圧１４■で
もドレイン電流は１０１Δ以下となって、メモリ素子は
消去されない。これにより、目的とするメモリ素子Ｍ２
＋のみが消去される。第３の実施例によれば、ビット単
位又はバイト単位でのデータの消去が可能となる。これ
を実現した装置で長期間に亘って、書込み及び消去を繰
り返した場合書込まれたメモリ素子は僅かづつフローテ
ィングゲート内の電子を失っていくが、これは定期的に
データのりフレッシュを実行すれば良く、その機能を装
置内に持つことは雛しくない。又、リフレッシュを実行
する期間を決定するために装置内に、消去を実行したカ
ウンタを備えることも、メモリ素子を用いて容易である
。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果）以上、詳細に説明したように、本発明によれば、簡単な
構造からなるＥＦＲＯＭを基本構成として、かつ、１０
０μＡ程度の微少な電流で短期間にフローティングゲー
トを有するメモリ素子のデータの書込み、消去が可能で
あり、使用電圧も最大１４Ｖ程度に低減することができ
るので、大幅な機能及び集積度の向上を図ることができ
る。従って、高集積回路装面を構成するのにに好適であ
る。具体的には、（１）紫外線照射用窓を持たないＦＲＯＭ即ち、ＯＴＦ
ＲＯＭのデータ消去を可能とする。

（２）磁気ディスクに代わる外部記憶用集積回路装置の
製造が可能となる。

（３）データ処理装置と直接配線接続して、電源オフ時
のデータ保持を可能とする集積回路装置の製造が可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体記憶装置の
回路図、第２図は第１図の回路の各部の動作を説明する
図、第３図はεＦＲＯＭメモリ素子の等何回路、第４図
はＥＥＦＲＯＭメモリ素子の等何回路、第５図は本発明
に係るメモリ素子の平面図、第６図は第５図の■−■線
断面図、第７図は書込み後のメモリ素子の闇値電圧の変
化の実測値を示す図、第８図にＥＦＲＯＭメモリ素子の
ドレインに高電圧を印加した場合のドレイン電流の変化
を示す図、第９図は消去時の闇値電圧の変化を示す図、
第１０図はメモリ素子のフローティングゲートの電位を
示すための容量分布を示す図、第１１図は本発明の第２
の実施例を示す半導体記憶装置の回路図、第１２図は本
発明の第３の実施例を示す半導体記憶装置の回路図、第
１３図はその回路におけるドレイン電位とドレイン電流
の関係を示す図である。

Claims

【特許請求の範囲】

（１）（ａ）メモリセルがフローティングゲート及びコントロ
ールゲートを有し、マトリックス状に配置された複数の
ＭＯＳトランジスタからなるメモリマトリックスと、（ｂ）データ消去動作時に、前記ＭＯＳトランジスタの
コントロールゲートに接地電位を供給する手段と、（ｃ）データ消去動作時に、メモリマトリックスのＭＯ
Ｓトランジスタの第１の電極にメモリセルの降伏電圧以
下であり、かつ、該降伏電圧の近傍の電圧を印加する手
段と、（ｄ）データ消去動作時に、メモリマトリックスのＭＯ
Ｓトランジスタの第２の電極にＭＯＳトランジスタに電
流が流れない程度の電圧を印加する手段を具備するよう
にしたことを特徴とする半導体記憶装置。
（２）データ読取り時に、前記メモリセルのフローティ
ングゲート内の電荷量と、前記メモリセルのコントロー
ルゲートに印加される電位とに応じて、前記メモリセル
の第１の電極と第２の電極との間に流れる電流により、
データを読取る手段を有することを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。
（３）前記メモリセルのコントロールゲートに、該メモ
リセルの第１の電極と第２の電極とを導通させる電位を
与え、かつ、第１の電極に電圧を与えて、第１の電極と
第２の電極の間に電流を流すことにより、前記メモリセ
ルのフローティングゲート内の電荷量を変化させる手段
を有することを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
（４）前記メモリセルのコントロールゲートに、前記メ
モリセルの第１の電極と第２の電極とを非導通とする電
位を与え、かつ、第１の電極又は第２の電極に、前記第
１の電圧と異なる第２の電圧を与えることにより、前記
メモリセルのフローティングゲート内の電荷量を変化さ
せる手段を有することを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
（５）前記非導通とする電位は半導体基体にバイアスさ
れる電位と同一であることを特徴とする特許請求の範囲
第４項記載の半導体集積回路装置。
（６）データ消去動作時に、前記第２の電圧は前記メモ
リセルの第１の電極又は第２の電極に降伏を生ぜしめな
い電圧を印加することを特徴とする特許請求の範囲第４
項記載の半導体記憶装置。
（７）前記第２の電圧をマトリックス状の列に選択的に
与える手段を具備していることを特徴とする特許請求の
範囲第４項記載の半導体記憶装置。
（８）前記非導通とする電位をマトリックス状の行に選
択的に与える手段を具備していることを特徴とする特許
請求の範囲第４項記載の半導体記憶装置。
（９）前記第１又は第２の電圧を前記列に与えた回数を
記憶する手段を有することを特徴とする特許請求の範囲
第７項記載の半導体記憶装置。