JPS63308797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63308797A JPS63308797A JP62144033A JP14403387A JPS63308797A JP S63308797 A JPS63308797 A JP S63308797A JP 62144033 A JP62144033 A JP 62144033A JP 14403387 A JP14403387 A JP 14403387A JP S63308797 A JPS63308797 A JP S63308797A
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体記憶装置に係り、特に、電気的に消去
可能な不揮発性半導体記憶装置に関するものである。
可能な不揮発性半導体記憶装置に関するものである。
(従来の技術)
従来、読出し専用不揮発性半導体記憶装置において、そ
れに書込まれたデータの電気的な消去方法としては、各
種の提案がなされている。特に、EEr’ROM(El
ectrically Erasable PROM)
として知られる記憶装置では、薄い酸化膜中の電子のト
ンネル現象を利用してデータの書替えが可能となり、製
品は市販されている。しかし、EEFROMでは、1つ
のメモリセルを構成するために2つのトランジスタを用
いていること、又、トンネル現象は、例えば、21V程
度の高い電圧を必要とすることにより、集積度の点でE
FROM(Erasabl、e PROM) と比べて
不利となっていた。このため、フローティングを持つこ
とにより、書替え可能な集積回路装置としては、最も集
積度の高いEFROM (紫外線により消去可能なPR
O?I)と、類似なメモリ素子を用いて電気的な書替え
、特に、消去を行う提案がなされてきた。
れに書込まれたデータの電気的な消去方法としては、各
種の提案がなされている。特に、EEr’ROM(El
ectrically Erasable PROM)
として知られる記憶装置では、薄い酸化膜中の電子のト
ンネル現象を利用してデータの書替えが可能となり、製
品は市販されている。しかし、EEFROMでは、1つ
のメモリセルを構成するために2つのトランジスタを用
いていること、又、トンネル現象は、例えば、21V程
度の高い電圧を必要とすることにより、集積度の点でE
FROM(Erasabl、e PROM) と比べて
不利となっていた。このため、フローティングを持つこ
とにより、書替え可能な集積回路装置としては、最も集
積度の高いEFROM (紫外線により消去可能なPR
O?I)と、類似なメモリ素子を用いて電気的な書替え
、特に、消去を行う提案がなされてきた。
その第1はトンネル現象を利用するもので、予め、高電
位を印加する配線層を決定しておき、他のコントロール
手段で、極力フローティングゲートの電位を低下させて
、フローティングゲート内の電子を抜き取る方法である
。書込みはEPRO?Iと同様にドレイン近傍で発生す
るホットエレクトロンによるフローティングゲートへの
電子注入による。
位を印加する配線層を決定しておき、他のコントロール
手段で、極力フローティングゲートの電位を低下させて
、フローティングゲート内の電子を抜き取る方法である
。書込みはEPRO?Iと同様にドレイン近傍で発生す
るホットエレクトロンによるフローティングゲートへの
電子注入による。
第3図はEFROMメモリ素子の等価回路であり、図中
、lはコントロールゲート、2はフローティングゲート
、3はドレイン、4はソースである。
、lはコントロールゲート、2はフローティングゲート
、3はドレイン、4はソースである。
また、第4図は、更に、電極5を追加したものであるが
、これを特に消去電極とすることもできる。フローティ
ングゲート2と他の四種の電極1゜3.4.5は、酸化
膜により絶縁されているため、酸化膜の膜厚を制御すれ
ば、トンネル現象により電子をフローティングゲートよ
り抜き取ることは可能である。
、これを特に消去電極とすることもできる。フローティ
ングゲート2と他の四種の電極1゜3.4.5は、酸化
膜により絶縁されているため、酸化膜の膜厚を制御すれ
ば、トンネル現象により電子をフローティングゲートよ
り抜き取ることは可能である。
第2の方法として、EFROMメモリ素子のドレインの
ブレークダウン(降伏)を用いる方法が提案されている
。
ブレークダウン(降伏)を用いる方法が提案されている
。
この方法は、第3図に示すEFROMメモリ素子を用い
て、書込みは通常のEFROMと同一に、コントロール
ゲート1とドレイン3に高電圧を印加し、P型の基板及
びソース4は接地とし、ドレイン近傍にアバランシェを
発生させて、フローティングゲート2に電子を注入する
。消去は、ドレイン3を高電圧、P型基板を接地電圧と
し、コントロールゲート1に負電圧を印加し、ドレイン
3近傍にブレークダウンを発生させ、その際、発生する
高エネルギーのホールをフローティングゲート2に注入
することにより実行させる。
て、書込みは通常のEFROMと同一に、コントロール
ゲート1とドレイン3に高電圧を印加し、P型の基板及
びソース4は接地とし、ドレイン近傍にアバランシェを
発生させて、フローティングゲート2に電子を注入する
。消去は、ドレイン3を高電圧、P型基板を接地電圧と
し、コントロールゲート1に負電圧を印加し、ドレイン
3近傍にブレークダウンを発生させ、その際、発生する
高エネルギーのホールをフローティングゲート2に注入
することにより実行させる。
なお、上記した先行技術は、例えば、特公昭61−64
75号、特公昭61−20958号、特公昭61−30
351号、特公昭61−30354号、特開昭61−1
65895号等に記載されている。
75号、特公昭61−20958号、特公昭61−30
351号、特公昭61−30354号、特開昭61−1
65895号等に記載されている。
(発明が解決しようとする問題点)
しかしながら、上記した第1の方法は、電子を抜き取っ
た後のフローティングゲートの電位制御が難しく、又、
トンネル現象を引き起こす電位が比較的高いことにより
、EFROMに比べて、製造の困難さと、集積度の低下
とを免れ得なかった。
た後のフローティングゲートの電位制御が難しく、又、
トンネル現象を引き起こす電位が比較的高いことにより
、EFROMに比べて、製造の困難さと、集積度の低下
とを免れ得なかった。
また、上記した第2の方法は、消去時に多量の電流を必
要とすると共に、負電位を必要とする。
要とすると共に、負電位を必要とする。
負電位はP型基板の電位以下の電位となるため、N型不
純物拡散層、即ち、N型l・ランジスタのソース、ドレ
インにバイアスすることができない。
純物拡散層、即ち、N型l・ランジスタのソース、ドレ
インにバイアスすることができない。
従って、Nウェル(well)CMO5のPMO5トラ
ンジスタ及び多結晶シリコン等の抵抗素材のみを用いて
論理制御せねばならず、回路形成上の制約が非常に大き
い。また、現在EFROMの主流であるE−D?IO3
(Enhancement−Depletion MO
S)型集積回路には適用できない。
ンジスタ及び多結晶シリコン等の抵抗素材のみを用いて
論理制御せねばならず、回路形成上の制約が非常に大き
い。また、現在EFROMの主流であるE−D?IO3
(Enhancement−Depletion MO
S)型集積回路には適用できない。
本発明は、以上の欠点を除去して、EFROMと同一構
造のメモリ素子を用い、EFROMと同一の集積度を可
能としながら、電気的なデータの消去と再書込みを可能
とする半導体記憶装置を提供することを目的とする。
造のメモリ素子を用い、EFROMと同一の集積度を可
能としながら、電気的なデータの消去と再書込みを可能
とする半導体記憶装置を提供することを目的とする。
(問題点を解決するための手段)
本発明は、上記問題点を解決するために、メモリセルが
フローティングゲート及びコントロールゲートを有する
複数のMOSFETからなるメモリマトリックスと、デ
ータ消去動作時、そのメモリマトリックスのMOSFE
Tのゲートに接地電位を供給する手段と、データ消去動
作時、そのメモリマトリックスのMOS トランジス
タの第1の電極にメモリセルの降伏電圧以下であり、か
つ、該降伏電圧の近傍の電圧を印加する手段と、データ
消去動作時、そのメモリマトリックスの?lO3l−ラ
ンジスタの第2の電極に、MOS l−ランジスタに電
流が流れない程度の電圧を印加する手段を設けるように
したものである。
フローティングゲート及びコントロールゲートを有する
複数のMOSFETからなるメモリマトリックスと、デ
ータ消去動作時、そのメモリマトリックスのMOSFE
Tのゲートに接地電位を供給する手段と、データ消去動
作時、そのメモリマトリックスのMOS トランジス
タの第1の電極にメモリセルの降伏電圧以下であり、か
つ、該降伏電圧の近傍の電圧を印加する手段と、データ
消去動作時、そのメモリマトリックスの?lO3l−ラ
ンジスタの第2の電極に、MOS l−ランジスタに電
流が流れない程度の電圧を印加する手段を設けるように
したものである。
(作用)
本発明によれば、第1図に示すように、メモリ素子Mz
−wMsxはフローティングゲート及びコントロールゲ
ートを存し、マトリ、7クス状に配置される。電圧切換
回路26はメモリマトリックスの共通線Bに結合され、
かつ、データ書込み及び読出し動作時は、共通線Bに接
地電位を供給し、消去信号に応答して、データ消去動作
時、メモリ素子の降伏電圧以下であって、かつ、その降
伏電圧近傍の高電圧を供給する。行デコーダ25はメモ
リマトリックスのワード線に結合され、かつ、データ消
去動作時、データ消去信号に応答して、全ワード線を接
地電位又はその近傍の電位にする。一方、列デコーダ2
4は書込み及び読出し時には、選択回路のMOSFET
21 a〜21Cのいずれかを選択し、消去動作時には
、データ消去信号に応答して選択回路の全一03FET
21 a〜21Gをオン動作させる。ブロック28には
書込み制御信号に応答して、選択回路のノード27に書
込み信号(+ T V)を出力する手段29と、選択回
路のノード27を定電圧(例えば+2■)に保持するプ
ルアップ機能と、ノード27へ出力される電流に応答す
る出力信号を出力する回路30と、読出し動作時に回路
30の出力信号を増幅し、消去動作時、消去信号vAA
からの消去信号により続出し動作を停止するセンスアン
プ回路31を設ける。
−wMsxはフローティングゲート及びコントロールゲ
ートを存し、マトリ、7クス状に配置される。電圧切換
回路26はメモリマトリックスの共通線Bに結合され、
かつ、データ書込み及び読出し動作時は、共通線Bに接
地電位を供給し、消去信号に応答して、データ消去動作
時、メモリ素子の降伏電圧以下であって、かつ、その降
伏電圧近傍の高電圧を供給する。行デコーダ25はメモ
リマトリックスのワード線に結合され、かつ、データ消
去動作時、データ消去信号に応答して、全ワード線を接
地電位又はその近傍の電位にする。一方、列デコーダ2
4は書込み及び読出し時には、選択回路のMOSFET
21 a〜21Cのいずれかを選択し、消去動作時には
、データ消去信号に応答して選択回路の全一03FET
21 a〜21Gをオン動作させる。ブロック28には
書込み制御信号に応答して、選択回路のノード27に書
込み信号(+ T V)を出力する手段29と、選択回
路のノード27を定電圧(例えば+2■)に保持するプ
ルアップ機能と、ノード27へ出力される電流に応答す
る出力信号を出力する回路30と、読出し動作時に回路
30の出力信号を増幅し、消去動作時、消去信号vAA
からの消去信号により続出し動作を停止するセンスアン
プ回路31を設ける。
このように、簡単な構造からなるEPRO)’Iを基本
構成として、かつ、100μA程度の微少な電流で短期
間にフローティングゲートを有するメモリ素子のデータ
の書込み、消去が可能であり、使用電圧も最大14V程
度に低減することができるので、大幅な機能及び集積度
の向上を図ることができる。
構成として、かつ、100μA程度の微少な電流で短期
間にフローティングゲートを有するメモリ素子のデータ
の書込み、消去が可能であり、使用電圧も最大14V程
度に低減することができるので、大幅な機能及び集積度
の向上を図ることができる。
(実施例)
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
本発明は、ブレークダウン以前に発生するジャンクショ
ン電流とチャネル電流のアバランシェにより発生する高
エネルギー電子とを用いて、フローティングゲートへの
電荷の出し入れを行うように構成する。
ン電流とチャネル電流のアバランシェにより発生する高
エネルギー電子とを用いて、フローティングゲートへの
電荷の出し入れを行うように構成する。
まず、書込み、即ち、フローティングゲ−1・への電子
の注入について説明する。
の注入について説明する。
第5図及び第6図は本発明に用いるフローティングゲー
トを有するメモリ素子の構成図であり、第5図はそのメ
モリ素子の平面図、第6図は第5図のVl−Vl線断面
図である。
トを有するメモリ素子の構成図であり、第5図はそのメ
モリ素子の平面図、第6図は第5図のVl−Vl線断面
図である。
図中、10はP型基板、ILはドレインを形成するN型
不純物拡散層、12はポリサイドで形成されるコントロ
ールゲート、13はポリシリコンで形成されるフローテ
ィングゲート、14はソースを形成するN型不純物拡散
層である。これはEFROMのメモリ素子と同一であり
、書込みの原理もEFROMと同一である。具体的に示
すと、P型基板10をOv、ソース14にOV、コント
ロールゲート12に14V、ドレイン11に7■を印加
する。前記バイアス条件により、ドレイン11近傍のチ
ャネル部に高電界領域が発生し、そこで、生成された高
エネルギーのエレクトロンがフローティングゲート13
を囲む酸化膜のエネルギー障壁を乗り越えて、フローテ
ィングゲート13に流入する。これにより、メモリ素子
のコントロールゲートをゲートとするVIOSトランジ
スタの閾値電圧が上昇する。
不純物拡散層、12はポリサイドで形成されるコントロ
ールゲート、13はポリシリコンで形成されるフローテ
ィングゲート、14はソースを形成するN型不純物拡散
層である。これはEFROMのメモリ素子と同一であり
、書込みの原理もEFROMと同一である。具体的に示
すと、P型基板10をOv、ソース14にOV、コント
ロールゲート12に14V、ドレイン11に7■を印加
する。前記バイアス条件により、ドレイン11近傍のチ
ャネル部に高電界領域が発生し、そこで、生成された高
エネルギーのエレクトロンがフローティングゲート13
を囲む酸化膜のエネルギー障壁を乗り越えて、フローテ
ィングゲート13に流入する。これにより、メモリ素子
のコントロールゲートをゲートとするVIOSトランジ
スタの閾値電圧が上昇する。
この書込み条件は、ドレイン電圧が7■であり、通常の
EPl’lOMの書込み電圧8〜IOVに比べて低く設
定されている。
EPl’lOMの書込み電圧8〜IOVに比べて低く設
定されている。
第7図にこの場合の書込み後のメモリ素子の闇値電圧の
変化の実測値を示す。
変化の実測値を示す。
なお、電圧としては7■を印加し、縦軸にはメモリ素子
の閾値電圧、横軸には経過時間を示す。
の閾値電圧、横軸には経過時間を示す。
第7図より、書込み条件としては、余裕を持っているこ
とが分かる。図には示さないが、実測結果より、ドレイ
ン電圧は4M以上あれば書込みは実行できる。
とが分かる。図には示さないが、実測結果より、ドレイ
ン電圧は4M以上あれば書込みは実行できる。
消去については、ドレインに書込み時より十分高い電圧
を印加する。以下実施例では14Vを印加する。
を印加する。以下実施例では14Vを印加する。
一般に知られているように、PNジャンクションに逆方
向電圧を印加すると、微弱な暗電流が流れるが、電圧の
上昇に従って、空乏層内で衝突電離が発生し、それによ
る電流が空乏層と、中性の半導体との界面で捕獲される
中性の半導体内の少数キャリア及び空乏層中で生成され
る電子正孔対による電流を上回るようになる。一般に定
義される増倍係数Mは実験式として、 M−1/(1−(V/Vb)’) −(1)■b
ニブレークダウン電圧 n :素材による因子 として表される1M−■がブレークダウンと定義されて
いる。
向電圧を印加すると、微弱な暗電流が流れるが、電圧の
上昇に従って、空乏層内で衝突電離が発生し、それによ
る電流が空乏層と、中性の半導体との界面で捕獲される
中性の半導体内の少数キャリア及び空乏層中で生成され
る電子正孔対による電流を上回るようになる。一般に定
義される増倍係数Mは実験式として、 M−1/(1−(V/Vb)’) −(1)■b
ニブレークダウン電圧 n :素材による因子 として表される1M−■がブレークダウンと定義されて
いる。
又、MOSトランジスタのドレイン電圧上昇によるブレ
ークダウンについてはゲート電圧依存性があり、N型M
O5トランジスタの場合、ゲート電圧が低い程ブレーク
ダウン電圧は低下する。これはドレイン近傍の空乏層中
の電界強度がゲート電圧に依存するためである。
ークダウンについてはゲート電圧依存性があり、N型M
O5トランジスタの場合、ゲート電圧が低い程ブレーク
ダウン電圧は低下する。これはドレイン近傍の空乏層中
の電界強度がゲート電圧に依存するためである。
第8図に、第7図に示されたものと同一形状のEFRO
Mメモリ素子のドレインに高電圧を印加した場合のドレ
イン電流の変化を示す。縦軸にはドレイン電流、横軸に
はドレイン電圧が示されている。
Mメモリ素子のドレインに高電圧を印加した場合のドレ
イン電流の変化を示す。縦軸にはドレイン電流、横軸に
はドレイン電圧が示されている。
図中、aはフローティングゲートの電位を一4Vに固定
したものであり、b、c、dはそれぞれ一2V、OV、
2Vに固定したものである。ソース電位は2■、基板電
位はOVである。図中、eは前記(1)弐に示すブレー
クダウン領域であり、fはブレークダウンに至る直前の
領域である。図よりドレイン電圧が15V以上で、ドレ
イン電流の急激な変化が観測される。又、その変曲点は
フローティングゲートの電圧に依存している。これによ
り、フローティングゲート内の書込みにより注入された
過剰電子量と、ドレインジャンクション電流の間に相関
があることが分かる。即ち、フローティングゲート中に
注入された過剰電子量が多い時のみ100μA程度のジ
ャンクション電流を流し、過剰電子量が少ない時には数
μA程度のジャンクション電流とすることが可能となる
ドレイン電圧条件が存在する。
したものであり、b、c、dはそれぞれ一2V、OV、
2Vに固定したものである。ソース電位は2■、基板電
位はOVである。図中、eは前記(1)弐に示すブレー
クダウン領域であり、fはブレークダウンに至る直前の
領域である。図よりドレイン電圧が15V以上で、ドレ
イン電流の急激な変化が観測される。又、その変曲点は
フローティングゲートの電圧に依存している。これによ
り、フローティングゲート内の書込みにより注入された
過剰電子量と、ドレインジャンクション電流の間に相関
があることが分かる。即ち、フローティングゲート中に
注入された過剰電子量が多い時のみ100μA程度のジ
ャンクション電流を流し、過剰電子量が少ない時には数
μA程度のジャンクション電流とすることが可能となる
ドレイン電圧条件が存在する。
このジャンクション電流は、フローティングゲート内の
過剰負電荷を消滅させる働きを持つ。
過剰負電荷を消滅させる働きを持つ。
第9図はその実測例を示す図であり、図中、aはフロー
ティングゲートに電子が注入されていない状態での闇値
電圧を、bはフローティングゲート内に注入された電荷
が、ドレインのジャンクション電流によって中和されて
いく様子を闇値の変化として示す。グラフの縦軸には闇
値電圧を、横軸はドレインに14V、ソースに2■、コ
ントロールゲートと基板に0■を印加した場合の経過時
間を示す。ソース電圧をQVとしないのは、前記のジャ
ンクション電流が、ゲート下の基板の電圧を上昇させ、
それに伴って順バイアスされるソースのPNジャンクシ
ョンより、基板中に電子が多量に放出される現象を防止
するためである。この電子はドレイン近傍の空乏層中に
取り込まれることにより、新たなキャリアの増倍を引き
起こし、結果としてドレインのブレークダウン耐圧を下
げてしまう。これは本発明にとっては、消去のためのド
レイン電圧のマージンを低下させる。
ティングゲートに電子が注入されていない状態での闇値
電圧を、bはフローティングゲート内に注入された電荷
が、ドレインのジャンクション電流によって中和されて
いく様子を闇値の変化として示す。グラフの縦軸には闇
値電圧を、横軸はドレインに14V、ソースに2■、コ
ントロールゲートと基板に0■を印加した場合の経過時
間を示す。ソース電圧をQVとしないのは、前記のジャ
ンクション電流が、ゲート下の基板の電圧を上昇させ、
それに伴って順バイアスされるソースのPNジャンクシ
ョンより、基板中に電子が多量に放出される現象を防止
するためである。この電子はドレイン近傍の空乏層中に
取り込まれることにより、新たなキャリアの増倍を引き
起こし、結果としてドレインのブレークダウン耐圧を下
げてしまう。これは本発明にとっては、消去のためのド
レイン電圧のマージンを低下させる。
又、第10図にメモリ素子のフローティングゲートの電
位を示すための容量分布状態を示す。
位を示すための容量分布状態を示す。
図中、CIはコントロールゲートとフローティングゲー
トとの、C!はチャネル部とフローティングゲートとの
、C3はソースとフローティングゲートとのそれぞれの
容量を示す。C1はチャネル部と基板間の空乏層を介し
た容量であり、C4はC,とC1の縦列接続された容量
を示す。メモリ素子のフローティングゲートが闇値電圧
以下の場合は、チャネル電荷が存在しないため、容量C
4が有効となり、閾値電圧以上では容it c tが有
効となる。
トとの、C!はチャネル部とフローティングゲートとの
、C3はソースとフローティングゲートとのそれぞれの
容量を示す。C1はチャネル部と基板間の空乏層を介し
た容量であり、C4はC,とC1の縦列接続された容量
を示す。メモリ素子のフローティングゲートが闇値電圧
以下の場合は、チャネル電荷が存在しないため、容量C
4が有効となり、閾値電圧以上では容it c tが有
効となる。
前記容量はメモリ素子の形状が複雑であることから、数
値的に求めることは難しいが、通常これらの容量関係は
、 c+/ (c+ +C,+(:S+CJ = 0.6
・・・(2)となる程度に設計される。又、通常、
書込み後に必要とされる、メモリ素子の閾値電圧は読出
し時、V cc電圧、即ち、5■程度である。メモリ素
子の初期闇値は1.5vであるから、変化量は3.5v
であり、その場合、注入された電荷は閾値測定時には容
1c lに蓄えられていることになる。従って、閾値変
化!3.5Vのメモリ素子のコントロールゲート、ソー
ス、ドレインすべてが接地されている状態でのフローテ
ィングゲートの電位は(2)式より、 −3,5VX O,6−− 2.IV となる。未書込み状態ではOVである。ここにドレイン
及びソース電圧が上昇すると、容1tcs、 cbの影
響により、フローティングゲートの電位も上昇する。従
って、前記バイアス条件での第9図のフローティングゲ
ートの電位は書込まれた状態のメモリ素子で一2v程度
であり、消去された状態で1.5■程度である。
値的に求めることは難しいが、通常これらの容量関係は
、 c+/ (c+ +C,+(:S+CJ = 0.6
・・・(2)となる程度に設計される。又、通常、
書込み後に必要とされる、メモリ素子の閾値電圧は読出
し時、V cc電圧、即ち、5■程度である。メモリ素
子の初期闇値は1.5vであるから、変化量は3.5v
であり、その場合、注入された電荷は閾値測定時には容
1c lに蓄えられていることになる。従って、閾値変
化!3.5Vのメモリ素子のコントロールゲート、ソー
ス、ドレインすべてが接地されている状態でのフローテ
ィングゲートの電位は(2)式より、 −3,5VX O,6−− 2.IV となる。未書込み状態ではOVである。ここにドレイン
及びソース電圧が上昇すると、容1tcs、 cbの影
響により、フローティングゲートの電位も上昇する。従
って、前記バイアス条件での第9図のフローティングゲ
ートの電位は書込まれた状態のメモリ素子で一2v程度
であり、消去された状態で1.5■程度である。
第8図、第9図より、ドレイン電流は最大100μ八程
度であり、同時に多数のメモリ素子を消去したり、LS
Iの内部昇圧によって消去したりすることが可能な電流
量である。又、今までの説明から明らかなように、ドレ
イン電圧の上昇と共にドレインジャンクション電流が急
激に増加するのであるから、ドレイン電圧の上昇速度を
制御して、消去時間内の電流を平均化することは容易で
ある。
度であり、同時に多数のメモリ素子を消去したり、LS
Iの内部昇圧によって消去したりすることが可能な電流
量である。又、今までの説明から明らかなように、ドレ
イン電圧の上昇と共にドレインジャンクション電流が急
激に増加するのであるから、ドレイン電圧の上昇速度を
制御して、消去時間内の電流を平均化することは容易で
ある。
これはドレイン電圧供給部に一定の負荷抵抗を持たせる
ことによっても実現し得るものである。
ことによっても実現し得るものである。
第1図は本発明の第1の実施例を示す半導体記憶装置の
回路図、第2図はその回路の各部の動作フローチャート
であって、第5図及び第6図に示すフローティングゲー
トを有するメモリ素子が2×3のマトリックス状に配列
されたものである。
回路図、第2図はその回路の各部の動作フローチャート
であって、第5図及び第6図に示すフローティングゲー
トを有するメモリ素子が2×3のマトリックス状に配列
されたものである。
図において、M、、M−Moは2×3のマトリックス状
に配列されたメモリ素子、21a〜21)はデータ線2
2a〜22Cを共通ノード27に選択的に接線するMO
S トランジスタ、23a、23bはメモリ素子のコン
トロールゲートに結ばれるワード線、24はトランジス
タ218〜21)に選択信号を送出する列デコーダ、2
5はワード線に選択信号を送出する行デコーダである。
に配列されたメモリ素子、21a〜21)はデータ線2
2a〜22Cを共通ノード27に選択的に接線するMO
S トランジスタ、23a、23bはメモリ素子のコン
トロールゲートに結ばれるワード線、24はトランジス
タ218〜21)に選択信号を送出する列デコーダ、2
5はワード線に選択信号を送出する行デコーダである。
26は電圧切換回路であり、14Vが印加される端子2
6a、OVが印加される端子26b、D−一03FET
26 c 、 26d 、 MO3FET26 e
、 26 f 、 消去(3号が入力される端
子33に接続さるインバータ26hを有する。ブロック
28は、書込み制御回路29、読出し回路30、センス
アンプ31を含む、その書込み制御回路29は、V□9
■が印加される端子36、書込み制御信号が印加される
端子37、D−MO3FET29 a、MO8FET2
9 b 、 29 cを有し、読出し回路30はVcc
5Vが印加される端子38、MO5FET30 a
、 30 b 、 30 c 。
6a、OVが印加される端子26b、D−一03FET
26 c 、 26d 、 MO3FET26 e
、 26 f 、 消去(3号が入力される端
子33に接続さるインバータ26hを有する。ブロック
28は、書込み制御回路29、読出し回路30、センス
アンプ31を含む、その書込み制御回路29は、V□9
■が印加される端子36、書込み制御信号が印加される
端子37、D−MO3FET29 a、MO8FET2
9 b 、 29 cを有し、読出し回路30はVcc
5Vが印加される端子38、MO5FET30 a
、 30 b 、 30 c 。
30 e SD−MO3FET30 dを存する。31
はセンスアンプ、39はデータ出力端子である。
はセンスアンプ、39はデータ出力端子である。
そこで、この回路の動作について説明する。
まず、書込みの場合は、第2図に示すように、端子33
には消去信号は入力されず、A線及び電圧切換え回路2
6に接続される共通線BはOV、共通ノード27のC線
は7■となり、行アドレス信号に基づき、行デコーダ2
5からの出力により、例えば、ワード123aのみが選
択され、メモリ素子M11゜M21 + M31のコン
トロールゲートのみに14Vが印加される。また、列ア
ドレス信号に基づき、列デコーダ24からの出力信号に
より、例えば、トランジスタ21Cのみがオンとなり、
データjJfi22cのみが選択され、メモリ素子−1
1,門。□にのみのドレインに7vが印加される。する
と、前記したように、メモリ素子門、1にのみ書込みが
行われる。
には消去信号は入力されず、A線及び電圧切換え回路2
6に接続される共通線BはOV、共通ノード27のC線
は7■となり、行アドレス信号に基づき、行デコーダ2
5からの出力により、例えば、ワード123aのみが選
択され、メモリ素子M11゜M21 + M31のコン
トロールゲートのみに14Vが印加される。また、列ア
ドレス信号に基づき、列デコーダ24からの出力信号に
より、例えば、トランジスタ21Cのみがオンとなり、
データjJfi22cのみが選択され、メモリ素子−1
1,門。□にのみのドレインに7vが印加される。する
と、前記したように、メモリ素子門、1にのみ書込みが
行われる。
次に、読出しの場合は、第2図に示すように、例えば、
A線及びB線はOV、C線に2■が印加される。また、
行アドレス信号に基づき、行デコーダ25からの出力に
より、ワード線23aのみが選択され、Vcc5Vがメ
モリ素子M++ + ?h+ + M3+のコントロー
ルゲートのみに印加される。また、列アドレス(3号に
基づき、列デコーダ24からの出力信号により、データ
vA22cのみが選択され、メモリ素子M31 、 M
j2のドレインにのみに2■が印加される。すると、メ
モリ素子門3.に記憶されたデータのみが読出される。
A線及びB線はOV、C線に2■が印加される。また、
行アドレス信号に基づき、行デコーダ25からの出力に
より、ワード線23aのみが選択され、Vcc5Vがメ
モリ素子M++ + ?h+ + M3+のコントロー
ルゲートのみに印加される。また、列アドレス(3号に
基づき、列デコーダ24からの出力信号により、データ
vA22cのみが選択され、メモリ素子M31 、 M
j2のドレインにのみに2■が印加される。すると、メ
モリ素子門3.に記憶されたデータのみが読出される。
次に、消去の場合について説明する。
第2図に示すように、消去信号が送出され、A線にVc
e5V印加されると、電圧切換回路26からは14Vが
B線に出力され、また、(J51に2vが印加される。
e5V印加されると、電圧切換回路26からは14Vが
B線に出力され、また、(J51に2vが印加される。
更に、ワード線23a及び23bはOVとなり、データ
m22a〜22cに2Vが印加される。すると、2×3
の全てのメモリ素子のデータが消去される。
m22a〜22cに2Vが印加される。すると、2×3
の全てのメモリ素子のデータが消去される。
このように、端子33からの消去信号により消去時、行
デコーダ25は全出力0■を、列デコーダ24は全出力
憂電位を与える。又、電圧切換回路26は端子33から
の消去信号に応じて消去時、端子26aより与えられる
高電位14Vを、書込み及び読出し時には端子26bよ
り与えられる接地電位OVを、メモリ素子の共通ノード
35に送出する機能を有する。更に、ブロック2Bは読
出し時及び消去時2vを、書込み時7vを送出し、読出
し時には送出する電流量を検出する機能を有する。書込
みと読出しは、EPRO?lと同様である。即ち、行デ
コーダ25は選択されたワード線に14V程度の高電圧
を与え、列デコーダ24はその出力の一つを高電圧とし
て、ブロック28より送出された書込みデータに従って
高電圧7v又は非高電圧(接地電位でも2Vでも良い)
を所定のデータ線に転送し、電圧切換回路26は接地電
位を共通ノード35に出力することによりデータの書込
みが、また行デコーダ25、列デコーダ24の選択出力
をV ec電位として、ブロック28により2vを印加
した状態での電流の有無を検出し、フローティングゲー
トの状態を判定することにより、データの読出しが実行
される。
デコーダ25は全出力0■を、列デコーダ24は全出力
憂電位を与える。又、電圧切換回路26は端子33から
の消去信号に応じて消去時、端子26aより与えられる
高電位14Vを、書込み及び読出し時には端子26bよ
り与えられる接地電位OVを、メモリ素子の共通ノード
35に送出する機能を有する。更に、ブロック2Bは読
出し時及び消去時2vを、書込み時7vを送出し、読出
し時には送出する電流量を検出する機能を有する。書込
みと読出しは、EPRO?lと同様である。即ち、行デ
コーダ25は選択されたワード線に14V程度の高電圧
を与え、列デコーダ24はその出力の一つを高電圧とし
て、ブロック28より送出された書込みデータに従って
高電圧7v又は非高電圧(接地電位でも2Vでも良い)
を所定のデータ線に転送し、電圧切換回路26は接地電
位を共通ノード35に出力することによりデータの書込
みが、また行デコーダ25、列デコーダ24の選択出力
をV ec電位として、ブロック28により2vを印加
した状態での電流の有無を検出し、フローティングゲー
トの状態を判定することにより、データの読出しが実行
される。
書込まれたデータを消去するためには、ブロン′ り2
8により共通ノード27の電位を2Vとし、全ワードL
?f23 a 、 23 bをOVとし、トランジスタ
21a〜21bを高電圧とし、共通ノード27の電圧2
■を各データ線22a〜22Cに導く。また、電圧切換
回路2Gにより端子26aの電圧を14Vとする。この
状態ですべてのメモリ素子は消去動作に入る。電子注入
量の多いフローティングゲートを有するメモリ素子の一
部は、ブレークダウンを一時的に引き起こす場合がある
が、それによって生じるフローティングゲートの負電荷
損失により、ブレークダウンは自動的に停止する。この
状態で適当な時間を経過させると、初期よりフローティ
ングゲート内に負電荷を有するものは、その電荷を失う
。初期より負電荷を存しないものは、そのドレインに微
弱な電流が発生するのみであるから、電荷の変動はほと
んどない。これにより、フローティングゲート内に書込
まれたデータは消去され、メモリ素子は初期化される。
8により共通ノード27の電位を2Vとし、全ワードL
?f23 a 、 23 bをOVとし、トランジスタ
21a〜21bを高電圧とし、共通ノード27の電圧2
■を各データ線22a〜22Cに導く。また、電圧切換
回路2Gにより端子26aの電圧を14Vとする。この
状態ですべてのメモリ素子は消去動作に入る。電子注入
量の多いフローティングゲートを有するメモリ素子の一
部は、ブレークダウンを一時的に引き起こす場合がある
が、それによって生じるフローティングゲートの負電荷
損失により、ブレークダウンは自動的に停止する。この
状態で適当な時間を経過させると、初期よりフローティ
ングゲート内に負電荷を有するものは、その電荷を失う
。初期より負電荷を存しないものは、そのドレインに微
弱な電流が発生するのみであるから、電荷の変動はほと
んどない。これにより、フローティングゲート内に書込
まれたデータは消去され、メモリ素子は初期化される。
この場合、消去の終了点はドレイン′W1流、即ち、電
圧切換回路26より送出される電流量の減少を検出する
ことによることが可能である。又、1つの集積回路装置
内に電圧切換回路26を複数持ち、消去をブロック化す
ることにより、より少ない電流量で消去を実行すること
も可能である。
圧切換回路26より送出される電流量の減少を検出する
ことによることが可能である。又、1つの集積回路装置
内に電圧切換回路26を複数持ち、消去をブロック化す
ることにより、より少ない電流量で消去を実行すること
も可能である。
次に、本発明の第2の実施例を第11図を用いて説明す
る。
る。
第11図では書込み時高電圧となるデータ線に消去時に
も更に高い電圧を印加することにより、消去を実行する
回路構成となっている。
も更に高い電圧を印加することにより、消去を実行する
回路構成となっている。
図中、第1図と同様のものは同じ番号を付し、異なるも
のについてはぐ第1図とは異なった番号を付与した。
のについてはぐ第1図とは異なった番号を付与した。
ブロック44は続出し及び書込みについては、第1図及
び第2図と同様であるが、消去時には14Vを送出する
ものとする。
び第2図と同様であるが、消去時には14Vを送出する
ものとする。
また、MOS トランジスタ43は読出し及び書込み
時には導通し、端子35を0■とし、消去時には非導通
となって端子35の電位を上昇させるものである。但し
、ダイオード接続されたMOS トランジスタ42によ
り端子35の電位は2■以上にはならない。
時には導通し、端子35を0■とし、消去時には非導通
となって端子35の電位を上昇させるものである。但し
、ダイオード接続されたMOS トランジスタ42によ
り端子35の電位は2■以上にはならない。
一般にはダイオード接続された一〇s トランジスタ4
2を複数縦列接続して、電位を2■とするが、ここでは
簡略のため1つの?lOSダイオードで示す。
2を複数縦列接続して、電位を2■とするが、ここでは
簡略のため1つの?lOSダイオードで示す。
図中、端子35の電位を上昇する要因は、メモリ素子を
経由して流れる電流である。
経由して流れる電流である。
書込みと読出しに関しては、第1の実施例と同一の手順
によって実行される。この時のバイアス電位も同一であ
る。書込みと消去とにメモリ素子の同一の電極を用いる
ことは、書込み時に既に書込まれている非選択メモリ素
子に微弱な消去を引き起こさないようにしなければなら
ない。第8図に示すように、7■のドレイン電圧でのジ
ャンクション電流は、フローティングゲートの電圧が=
4V(グラフa参照)であっても、10−’A以下であ
り、実質的に消去に要する数μへ〜数10μAの電流と
比べて、大きな比を有している。又、第8図と第9図を
比べてみると、同一電流であってもフローティングゲー
トの電位が上昇すると、闇値の変化量は電流減少に比べ
て、更に大きく減少している。つまり、第9図に示され
るように、消去の初期には△■7は2.5 V / 1
m5ec程度であるが、闇値が1.5■に近くなると、
0.25 V / 20(1++sec程度となりその
差は2000倍である。第8図に示されるドレイン14
Vでの電流変化を見るとVFG”2V(グラフ d参照
) テl、IjA、 Vyc= 4V+? 100μ
Aである。コントロールゲート、ソース及びドレインが
定電圧でのフローティングゲートの電位の変化量と闇値
の変化量の関係は(2)式より0.6倍であるから、第
8図の範囲はΔ■ア10vの範囲を示していることにな
る。しかし、第9図でのΔ■アは約5■である。従って
、第8図のグラフbに対応する電流変化量は最大100
倍以内であり、前記の2000倍の消去速度と対比する
と、フローティングゲートの電子量が減少するに従って
、ドレイン電流に対する消去効率は1桁以下低下してい
る。従って、書込み時データ線を共有する既書込みメモ
リ素子の消去は書込み時ドレイン電圧7Vであれば実質
的には発生しない。消去は列デコーダ41の出力を同時
に高電位とし、複数のデータ線に連なるメモリ素子を同
時に選択して実行することもできるし、データ線毎に選
択的に実行することも可能である。具体的にはブロック
44で生成された高電位14Vがトランジスタ213〜
21cを介してデータ線22a〜22Cに導かれる。共
通ノード35は初期にはOvであるが、メモリ素子のブ
レークダウン及びテーリング電流により電位は上昇する
。
によって実行される。この時のバイアス電位も同一であ
る。書込みと消去とにメモリ素子の同一の電極を用いる
ことは、書込み時に既に書込まれている非選択メモリ素
子に微弱な消去を引き起こさないようにしなければなら
ない。第8図に示すように、7■のドレイン電圧でのジ
ャンクション電流は、フローティングゲートの電圧が=
4V(グラフa参照)であっても、10−’A以下であ
り、実質的に消去に要する数μへ〜数10μAの電流と
比べて、大きな比を有している。又、第8図と第9図を
比べてみると、同一電流であってもフローティングゲー
トの電位が上昇すると、闇値の変化量は電流減少に比べ
て、更に大きく減少している。つまり、第9図に示され
るように、消去の初期には△■7は2.5 V / 1
m5ec程度であるが、闇値が1.5■に近くなると、
0.25 V / 20(1++sec程度となりその
差は2000倍である。第8図に示されるドレイン14
Vでの電流変化を見るとVFG”2V(グラフ d参照
) テl、IjA、 Vyc= 4V+? 100μ
Aである。コントロールゲート、ソース及びドレインが
定電圧でのフローティングゲートの電位の変化量と闇値
の変化量の関係は(2)式より0.6倍であるから、第
8図の範囲はΔ■ア10vの範囲を示していることにな
る。しかし、第9図でのΔ■アは約5■である。従って
、第8図のグラフbに対応する電流変化量は最大100
倍以内であり、前記の2000倍の消去速度と対比する
と、フローティングゲートの電子量が減少するに従って
、ドレイン電流に対する消去効率は1桁以下低下してい
る。従って、書込み時データ線を共有する既書込みメモ
リ素子の消去は書込み時ドレイン電圧7Vであれば実質
的には発生しない。消去は列デコーダ41の出力を同時
に高電位とし、複数のデータ線に連なるメモリ素子を同
時に選択して実行することもできるし、データ線毎に選
択的に実行することも可能である。具体的にはブロック
44で生成された高電位14Vがトランジスタ213〜
21cを介してデータ線22a〜22Cに導かれる。共
通ノード35は初期にはOvであるが、メモリ素子のブ
レークダウン及びテーリング電流により電位は上昇する
。
しかし、MOSダイオード42により電位は2■に限定
される。又、ブレークダウンを起こしたメモリ素子はソ
ース電位の上昇及びフローティングゲート内の負電荷を
失うことにより、ブレークダウンを停止し、共通ノード
端子35の電位は2■を維持し、消去が実行される。消
去時、行デコーダ25の出力はすべてOVであることは
第1の実施例と同様である。この第2の実施例を用いれ
ば、例えば、現在の磁気ディスクに用いられるセクタの
概念を取り入れて、データ線と対応させ、セクタ単位で
の書込み及び消去が可能な集積回路装置を提供できる。
される。又、ブレークダウンを起こしたメモリ素子はソ
ース電位の上昇及びフローティングゲート内の負電荷を
失うことにより、ブレークダウンを停止し、共通ノード
端子35の電位は2■を維持し、消去が実行される。消
去時、行デコーダ25の出力はすべてOVであることは
第1の実施例と同様である。この第2の実施例を用いれ
ば、例えば、現在の磁気ディスクに用いられるセクタの
概念を取り入れて、データ線と対応させ、セクタ単位で
の書込み及び消去が可能な集積回路装置を提供できる。
次に、本発明の第3の実施例を第12図を用いて説明す
る。
る。
第12図はビット単位で書込み及び消去が可能な半導体
記憶装置の回路図である。
記憶装置の回路図である。
図中、第1図と比べて機能の異なるもの及び遷加したも
ののみに第1図の番号とは異なる番号を付与した。
ののみに第1図の番号とは異なる番号を付与した。
この図において、第1の行デコーダ52は書込み及び読
出し時は1つの行線を選択して高電位14Vとし、他は
Ovとする。又、消去時には極性を反転し、1つのけ線
を選択してOVとし、他は高電位9vとする。消去時の
第2行線54 、55を駆動する第2の行デコーダ53
は、消去時、選択された1つの出力を2■とし、他の出
力は9■とする。又、第2の行デコーダ53は読出し及
び書込み時には全ての出力をOVとする0列デコーダ5
1は選択された出力を高電位とし、他はOVとする。ブ
ロック56は読出し時2■の電圧を出力し、又、同時に
流出する電流を検出する。書込み時には、書込みデータ
に従って7v又はOVを出力する。消去時には14Vを
出力する。例えば、メモリ素子M!Iの書込みを行う場
合、列デコーダ51によりトランジスタ21bのみが導
通とされ、ブロック56より印加される7■がデータW
22 bに導かれ、メモリ素子のドレインに印加される
。第1の行デコーダ52は第1行線23aを14vとし
、第1行線23bはOvとする。第2の行デコーダ53
により、第2行線54.55は共にOvとする。この状
態でメモリ素子はM z 。
出し時は1つの行線を選択して高電位14Vとし、他は
Ovとする。又、消去時には極性を反転し、1つのけ線
を選択してOVとし、他は高電位9vとする。消去時の
第2行線54 、55を駆動する第2の行デコーダ53
は、消去時、選択された1つの出力を2■とし、他の出
力は9■とする。又、第2の行デコーダ53は読出し及
び書込み時には全ての出力をOVとする0列デコーダ5
1は選択された出力を高電位とし、他はOVとする。ブ
ロック56は読出し時2■の電圧を出力し、又、同時に
流出する電流を検出する。書込み時には、書込みデータ
に従って7v又はOVを出力する。消去時には14Vを
出力する。例えば、メモリ素子M!Iの書込みを行う場
合、列デコーダ51によりトランジスタ21bのみが導
通とされ、ブロック56より印加される7■がデータW
22 bに導かれ、メモリ素子のドレインに印加される
。第1の行デコーダ52は第1行線23aを14vとし
、第1行線23bはOvとする。第2の行デコーダ53
により、第2行線54.55は共にOvとする。この状
態でメモリ素子はM z 。
のみが電流を流すため、そのフローティングゲートに電
子が注入さる。又、メモリ素子M t +を消去する場
合は、列デコーダ51によって選択されたトランジスタ
21bが導通状態となってブロック56より印加される
14VがデータW22bに与えられる。
子が注入さる。又、メモリ素子M t +を消去する場
合は、列デコーダ51によって選択されたトランジスタ
21bが導通状態となってブロック56より印加される
14VがデータW22bに与えられる。
第1の行デコーダ52によ選択された第1行線23aは
0■となり、第1行線23bは高電位9vとなる。
0■となり、第1行線23bは高電位9vとなる。
第2の行デコーダ53は第2行線54に2■を与え、第
2行線55は9■とする。この時、データ線22a。
2行線55は9■とする。この時、データ線22a。
22Cはメモリ素子M1□2M、2を介して第2行線5
5から充電されるが、それらのメモリ素子が未書込みで
あっても闇値電圧が高いことにより、7■以上にはなら
ない。この状態でメモリ素子M21はコントロールゲー
ト0■、ドレイン14v1ソース2■であるから、デー
タは消去される。メモリ素子M□とコントロールゲート
を共有するメモリ素子M + lとM!Iはドレイン電
圧が7v以下であるから消去されない。メモリ素子M
1 zとM3.はコントロールゲート9■、ソース9■
、ドレイン7■となり、メモリ素子Wigはコントロー
ルゲート9■、ソース9■、ドレイン14Vとなる。こ
の状態では上記(2)弐より、又、ソースドレインがバ
イアスされていることによりフローティングゲートの電
位は未書込みで7■以上、書込み状態でも3■以上であ
る。
5から充電されるが、それらのメモリ素子が未書込みで
あっても闇値電圧が高いことにより、7■以上にはなら
ない。この状態でメモリ素子M21はコントロールゲー
ト0■、ドレイン14v1ソース2■であるから、デー
タは消去される。メモリ素子M□とコントロールゲート
を共有するメモリ素子M + lとM!Iはドレイン電
圧が7v以下であるから消去されない。メモリ素子M
1 zとM3.はコントロールゲート9■、ソース9■
、ドレイン7■となり、メモリ素子Wigはコントロー
ルゲート9■、ソース9■、ドレイン14Vとなる。こ
の状態では上記(2)弐より、又、ソースドレインがバ
イアスされていることによりフローティングゲートの電
位は未書込みで7■以上、書込み状態でも3■以上であ
る。
第13図にドレイン電位とドレイン電流の関係を示す。
ソース9■で横軸にドレイン電圧、縦軸にドレイン電流
を示す、第13図においてa、b、c、dはそれぞれフ
ローティングゲートの電圧が3V。
を示す、第13図においてa、b、c、dはそれぞれフ
ローティングゲートの電圧が3V。
5V、7V、9Vの場合である。ドレイン電圧14■で
もドレイン電流は101Δ以下となって、メモリ素子は
消去されない。これにより、目的とするメモリ素子M2
+のみが消去される。第3の実施例によれば、ビット単
位又はバイト単位でのデータの消去が可能となる。これ
を実現した装置で長期間に亘って、書込み及び消去を繰
り返した場合書込まれたメモリ素子は僅かづつフローテ
ィングゲート内の電子を失っていくが、これは定期的に
データのりフレッシュを実行すれば良く、その機能を装
置内に持つことは雛しくない。又、リフレッシュを実行
する期間を決定するために装置内に、消去を実行したカ
ウンタを備えることも、メモリ素子を用いて容易である
。
もドレイン電流は101Δ以下となって、メモリ素子は
消去されない。これにより、目的とするメモリ素子M2
+のみが消去される。第3の実施例によれば、ビット単
位又はバイト単位でのデータの消去が可能となる。これ
を実現した装置で長期間に亘って、書込み及び消去を繰
り返した場合書込まれたメモリ素子は僅かづつフローテ
ィングゲート内の電子を失っていくが、これは定期的に
データのりフレッシュを実行すれば良く、その機能を装
置内に持つことは雛しくない。又、リフレッシュを実行
する期間を決定するために装置内に、消去を実行したカ
ウンタを備えることも、メモリ素子を用いて容易である
。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
(発明の効果)
以上、詳細に説明したように、本発明によれば、簡単な
構造からなるEFROMを基本構成として、かつ、10
0μA程度の微少な電流で短期間にフローティングゲー
トを有するメモリ素子のデータの書込み、消去が可能で
あり、使用電圧も最大14V程度に低減することができ
るので、大幅な機能及び集積度の向上を図ることができ
る。従って、高集積回路装面を構成するのにに好適であ
る。具体的には、 (1)紫外線照射用窓を持たないFROM即ち、OTF
ROMのデータ消去を可能とする。
構造からなるEFROMを基本構成として、かつ、10
0μA程度の微少な電流で短期間にフローティングゲー
トを有するメモリ素子のデータの書込み、消去が可能で
あり、使用電圧も最大14V程度に低減することができ
るので、大幅な機能及び集積度の向上を図ることができ
る。従って、高集積回路装面を構成するのにに好適であ
る。具体的には、 (1)紫外線照射用窓を持たないFROM即ち、OTF
ROMのデータ消去を可能とする。
(2)磁気ディスクに代わる外部記憶用集積回路装置の
製造が可能となる。
製造が可能となる。
(3)データ処理装置と直接配線接続して、電源オフ時
のデータ保持を可能とする集積回路装置の製造が可能と
なる。
のデータ保持を可能とする集積回路装置の製造が可能と
なる。
第1図は本発明の第1の実施例を示す半導体記憶装置の
回路図、第2図は第1図の回路の各部の動作を説明する
図、第3図はεFROMメモリ素子の等何回路、第4図
はEEFROMメモリ素子の等何回路、第5図は本発明
に係るメモリ素子の平面図、第6図は第5図の■−■線
断面図、第7図は書込み後のメモリ素子の闇値電圧の変
化の実測値を示す図、第8図にEFROMメモリ素子の
ドレインに高電圧を印加した場合のドレイン電流の変化
を示す図、第9図は消去時の闇値電圧の変化を示す図、
第10図はメモリ素子のフローティングゲートの電位を
示すための容量分布を示す図、第11図は本発明の第2
の実施例を示す半導体記憶装置の回路図、第12図は本
発明の第3の実施例を示す半導体記憶装置の回路図、第
13図はその回路におけるドレイン電位とドレイン電流
の関係を示す図である。
回路図、第2図は第1図の回路の各部の動作を説明する
図、第3図はεFROMメモリ素子の等何回路、第4図
はEEFROMメモリ素子の等何回路、第5図は本発明
に係るメモリ素子の平面図、第6図は第5図の■−■線
断面図、第7図は書込み後のメモリ素子の闇値電圧の変
化の実測値を示す図、第8図にEFROMメモリ素子の
ドレインに高電圧を印加した場合のドレイン電流の変化
を示す図、第9図は消去時の闇値電圧の変化を示す図、
第10図はメモリ素子のフローティングゲートの電位を
示すための容量分布を示す図、第11図は本発明の第2
の実施例を示す半導体記憶装置の回路図、第12図は本
発明の第3の実施例を示す半導体記憶装置の回路図、第
13図はその回路におけるドレイン電位とドレイン電流
の関係を示す図である。
Claims (9)
- (1) (a)メモリセルがフローティングゲート及びコントロ
ールゲートを有し、マトリックス状に配置された複数の
MOSトランジスタからなるメモリマトリックスと、 (b)データ消去動作時に、前記MOSトランジスタの
コントロールゲートに接地電位を供給する手段と、 (c)データ消去動作時に、メモリマトリックスのMO
Sトランジスタの第1の電極にメモリセルの降伏電圧以
下であり、かつ、該降伏電圧の近傍の電圧を印加する手
段と、 (d)データ消去動作時に、メモリマトリックスのMO
Sトランジスタの第2の電極にMOSトランジスタに電
流が流れない程度の電圧を印加する手段を具備するよう
にしたことを特徴とする半導体記憶装置。 - (2)データ読取り時に、前記メモリセルのフローティ
ングゲート内の電荷量と、前記メモリセルのコントロー
ルゲートに印加される電位とに応じて、前記メモリセル
の第1の電極と第2の電極との間に流れる電流により、
データを読取る手段を有することを特徴とする特許請求
の範囲第1項記載の半導体記憶装置。 - (3)前記メモリセルのコントロールゲートに、該メモ
リセルの第1の電極と第2の電極とを導通させる電位を
与え、かつ、第1の電極に電圧を与えて、第1の電極と
第2の電極の間に電流を流すことにより、前記メモリセ
ルのフローティングゲート内の電荷量を変化させる手段
を有することを特徴とする特許請求の範囲第1項記載の
半導体記憶装置。 - (4)前記メモリセルのコントロールゲートに、前記メ
モリセルの第1の電極と第2の電極とを非導通とする電
位を与え、かつ、第1の電極又は第2の電極に、前記第
1の電圧と異なる第2の電圧を与えることにより、前記
メモリセルのフローティングゲート内の電荷量を変化さ
せる手段を有することを特徴とする特許請求の範囲第1
項記載の半導体記憶装置。 - (5)前記非導通とする電位は半導体基体にバイアスさ
れる電位と同一であることを特徴とする特許請求の範囲
第4項記載の半導体集積回路装置。 - (6)データ消去動作時に、前記第2の電圧は前記メモ
リセルの第1の電極又は第2の電極に降伏を生ぜしめな
い電圧を印加することを特徴とする特許請求の範囲第4
項記載の半導体記憶装置。 - (7)前記第2の電圧をマトリックス状の列に選択的に
与える手段を具備していることを特徴とする特許請求の
範囲第4項記載の半導体記憶装置。 - (8)前記非導通とする電位をマトリックス状の行に選
択的に与える手段を具備していることを特徴とする特許
請求の範囲第4項記載の半導体記憶装置。 - (9)前記第1又は第2の電圧を前記列に与えた回数を
記憶する手段を有することを特徴とする特許請求の範囲
第7項記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14403387A JP2633252B2 (ja) | 1987-06-11 | 1987-06-11 | 半導体記憶装置 |
KR1019880007022A KR950004864B1 (ko) | 1987-06-11 | 1988-06-11 | 반도체 기억장치 |
US07/453,073 US5051953A (en) | 1987-06-11 | 1989-12-18 | EEPROM device including read, write, and erase voltage switching circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14403387A JP2633252B2 (ja) | 1987-06-11 | 1987-06-11 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63308797A true JPS63308797A (ja) | 1988-12-16 |
JP2633252B2 JP2633252B2 (ja) | 1997-07-23 |
Family
ID=15352762
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14403387A Expired - Fee Related JP2633252B2 (ja) | 1987-06-11 | 1987-06-11 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
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JP (1) | JP2633252B2 (ja) |
KR (1) | KR950004864B1 (ja) |
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US7460399B1 (en) | 1989-04-13 | 2008-12-02 | Sandisk Corporation | Flash EEprom system |
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- 1987-06-11 JP JP14403387A patent/JP2633252B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-11 KR KR1019880007022A patent/KR950004864B1/ko not_active IP Right Cessation
-
1989
- 1989-12-18 US US07/453,073 patent/US5051953A/en not_active Expired - Lifetime
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KR890001101A (ko) | 1989-03-18 |
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