KR100260070B1 - 개선된 트랜지스터 셀을 포함하는 플래시 메모리 및 그 메모리를 프로그래밍하는 방법 - Google Patents
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Abstract
본 발명은 다수의 MOSFETs(금속 산화물 반도체 전계 효과 트랜지스터)를 포함하는 플래시 메모리에 관한 것이다. 각 MOSFETs는 제1도전성 기판과 상기 제1도전성 기판에 반대되는 제2도전성 타입의 불순물로 도핑된 소스 및 드레인을 포함한다. 소스 및 드레인은 기판의 한 주요 표면상에서 형성된다. 플로팅 게이트는 소스와 드레인 사이의 채널을 통해서 흐르는 전류를 제어하는 방식으로 제1절연층을 거쳐 상기 주요 표면상에 놓여진다. 상기 플로팅 게이트는 채널에 형성된 공핍층(depletion layer)의 한 영역에 투입된 전자를 보유하도록 높은 저항을 갖고 있다. 제2절연층을 통해 플로팅 게이트 상에 컨트롤 게이트가 제공된다.
Description
제1도는 본원에 기재된 종래의 플래시 메모리의 트랜지스터 셀을 도시한 개략적 단면도.
제2(a)도는 제1도의 플로팅 게이트의 임계 전압의 변화를 도시한 도면.
제2(b)도는 재프로그래밍하는 동안 제1도의 트랜지스터 셀의 전압 설정을 도시한 도면.
제3도는 플래시 메모리의 부분을 형성하는 본 발명의 트랜지스터 셀을 도시한 단면도.
제4도는 본 발명을 더 잘 이해하기 위해서 주어진, 여러개의 연관된 기능성 블록과 트랜지스터 셀의 매트릭스 어레이를 포함하는 플래시 메모리를 개략적으로 도시한 도면.
제5도는 제3도의 트랜지스터 셀의 재프로그래밍 동작을 설명하는 단계를 도시한 플로우 챠트.
제6(a)도, 제6(b)도 및 제6(c)도는 각각 프로그래밍 또는 재프로그래밍 동안 변화하는 공핍폭을 개략적으로 도시한 단면도.
제7도는 제3도의 트랜지스터 셀의 또다른 재프로그래밍 동작에 따르는 플로팅 게이트의 임계 전압의 변화를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
18 : 플로팅 게이트 20 : 이산화규소
30 : 메모리 어레이 32 : X-디코더
34 : Y-디코더 36 : 센스 증폭기
38 : 행 선택 로직 40 : 열 선택 로직
[발명의 목적]
본 발명은 향상된 트랜지스터 셀을 포함하는 EEPROM(electrically erasable programmable read-only memory; 전기적으로 소거할 수 있는 프로그램 가능한 판독전용 메모리)과, 향상된 트랜지스터 셀을 포함하는 플래시 EEPROM을 프로그래밍(또는 재프로그래밍)하는 방법에 관한 것이다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
플래시 EEPROM(이하, 간단히 플래시 메모리라고 언급함)은 프로그램 기능 판독 전용 메모리의 새로운 변형이다. 플래시 메모리들은 기존 EPROMs보다 더 빨리 소거되고 더 빨리 프로그래밍(또는 재프로그래밍)될 수 있고, 더 간단한 저장 셀을 사용함으로써 단일칩 상에 더 많은 메모리셀을 가질 수 있기 때문에 잇점을 안고 있다. 또한, 트랜지스터 셀 하나 당 비용문제를 개선하기 위해서, 후술하는 바와 같이 하나의 셀이 두 개 이상의 정보를(즉, 2 비트 이상) 저장하는 것이 제안되어 왔다.
당업계에 잘 알려진 바와 같이, 제1도에 각각 나타난 트랜지스터 셀의 매트릭스 어레이를 포함하는 플래시 메모리(제4도에 잘 설명된 바와 같이 행과 열로 배치된)가 제공되어져 있다.
본 발명을 설명하기 전에, 제1도, 제2(b)도 및 제2(c)도를 참고하여 종래의 플래시 메모리 셀 및 프로그래밍 또는 재프로그래밍을 설명하는 것이 바람직하다.
제1도에서, 단일 트랜지스터 셀(번호 10번으로 나타냄)을 단면으로 도식적으로 나타내었다. 트랜지스터 셀(10)은, 상부영역에 두 n+영역인 소스(14)와 드레인(16)을 갖고있는 p-형 실리콘 기판을 포함한다. 소스(14)와 드레인(16) 사이에서는 n-채널은 그와 같이 형성된다. 이산화규소 절연층(20)(약 10nm 두께)을 통해 n-채널 상에는 폴리실리콘(다결정 실리콘)이, 플로팅 게이트(18) 상에는 컨트롤 게이트(22)가 위치하게 된다.
플로팅 게이트(18)는 그 안에 주입된 전자를 즉시 분산시키도록 도전성이며, 그러한 전기적 도전성을 실현하기 위해, 플로딩 게이트(18)는 1020/cm3정도의 인(P)과 같은 불순물로 도핑된다.
Vs, Vd, Vg 및 Vsub는 적합한 금속 접점(도시하지 않았음)을 통해서, 각 소스(14), 드레인(16), 게이트(22) 및 실리콘 기판(12)에 연결된 전압단자를 의미한다. Vs, Vd, Vg 및 Vsub는 또한 본 발명을 단순화시키기 위해 연결부에 인가된 전압을 각각 나타낸다.
두 값만을(즉 1비트) 저장하는 트랜지스터 셀을 사용하면, 셀의 임계 전압은 트랜지스터를 동작시키는데 필요한 플로팅 게이트 상의 전압으로 정의되어진다. 그러나, 다중 레벨(즉, 2비트 이상) 타입 트랜지스터 셀을 사용하면, 플로팅 게이트는 프로그래밍과 재프로그래밍을 하면서 다수의 임계 전압 중의 하나로 선택적으로 충전된다. 즉, 가장 높은 임계 전압은 트랜지스터를 동작시키기 위한 전위를 결정하는 반면, 각 나머지 낮은 임계 전압은 각각의 값들에 따라 소스와 드레인 사이의 채널을 통해서 흐르는 전류의 각각의 양을 결정하며, 그 셀은 1비트 이상을 저장할 수 있다.
제2(a)도 및 제2(b)도를 참고하면, 제1도에 나타낸 종래의 트랜지스터 셀의 소거 및 재프로그래밍 동작을 설명하기 위한 도면이 도시되어져 있다. 소거동작 전에, 플로팅 게이트(18)(제1도)은, 각각 1V, 2V, 3V 및 5V(예를들면)에 상응하는 네 개의 임계 레벨1, 레벨2, 레벨3 및 레벨4 중의 하나를 갖는다. 그러므로, 재프로그래밍 전에 주입된 전하를 소거하는 것이 필요하다.
소거동작 동안, 양의 전압(12V)은 모든 드레인(16), 컨트롤 게이트(22) 및 제2(a)도에 나타낸 바와 같이 접지된 기판(12)을 갖는 소스 전압(Vs)에 인가된다(즉, Vd=Vg=Vsub=0). 이 경우, 10MV/cm 이상의 전기장 세기가 절연층(20)에서 발생하고, 따라서, 플로팅 게이트(18)에 주입된 전자는 포울러-노하임(Fowsler-Nordheim) 터널링 효과에 의해서 가속된다. 소정의 시간(약 1초)후에, 플로팅 게이트(18)의 전압은 이전의 임계레벨에 관계없이 레벨(1)(1V)로 수렴된다. 따라서, 플래시 메모리의 모든 플로팅 전압은 첫 번째 임계 전압(레벨 1(1V))으로 설정된다. 플로팅 게이트(18)의 첫 번째 임계 전압(레벨 1)을 변화시킬 필요가 없다면, 재프로그래밍 동작이 필요없다(제2(b)도).
폴로팅 게이트(18)의 임계 전압이 레벨 2(2V)로 설정되면, Vd=+7V 및 Vs=Vsub=0V 상태에서 컨트롤 게이트(22)에 양의 전압(9V)이 인가된다. 폴로팅 게이트(18)는 외부전압(Vg, Vs, 등)으로부터 분리되기 때문에, 플로팅 게이트(18)의 전압은 기판(12)과 게이트(18) 사이 및 게이트(18)와 게이트(22) 사이의 커패시턴스에 의해서, 또 전압(Vs, Vd, Vg 및 Vsub)에 의해서 일정하게 결정된다. 이러한 전압 설정으로, 채널 전자는 측면 전기장으로부터 에너지를 얻고(소스에서 드레인으로), 기판(12)과 절연막(20) 사이의 Si-SiO2배리어를 통해 플로팅 게이트(18)에 방출되어진다. 즉, 열전자가 플로팅 게이트(18)에 주입된다.
플로팅 게이트의 임계 전압을 레벨 3(3V)으로 변화시키기 위해서, 컨트롤 게이트(22)는 변화되지 않은 다른 전압(Vd=+7V이고, Vs=Vsub=0V)과 더 높은 양의 전압 11V(Vg)을 공급받는다. 한편, 플로팅 게이트(18)의 임계 전압이 레벨 4(5V)로 설정되면, 전압 Vg는 전압 13V로 증가하고, 변화되지 않은 다른 전압과 함께 컨트롤 게이트(22)에 인가된다(Vd=+7V이고, Vs=Vsub=0V이다).
위에서 설명한 바와 같이, 드레인 전압(Vd)은 전체 재프로그래밍 동작을 통해서 일정하게 유지되고, 따라서 드레인(14)의 가장자리에서 형성되고 소스(12)쪽으로 연장되는 공핍 폭은 변화되지 않은채 남아있다. 이 경우에, 플로팅 게이트(18)로 주입된 것과 동일한 영역에서 열전자가 발생된다. 플로팅 게이트(18)는 도전성이기 때문에, 플로팅 게이트(18)로 주입된 열전자는 그 플로팅 게이트(18) 내에서 일정하게 확산된다.
다시말하면, 각 임계 전압은 플로팅 게이트(8)로 주입된 열전자의 전체량에 의해서 단독으로 결정된다. 따라서, 각 임계치를 정밀하게 결정하기 위해서, 주입된 전자의 전체량을 정확하게 컨트롤할 필요가 있다. 이러한 요구조건은 임계치와 임계치 사이의 차이를 좁히는 결과와 함께 임계 전압의 수가 증가함에 따라 충족되어진다. 그러나, 플래시 메모리에서 매우 많은 수의 플로팅 게이트의 각 플로팅 게이트로 주입된 전자의 양을 정밀하게 컨트롤하는 것은 실질적으로 극히 어렵다.
더욱 특히, 절연층들(12)이 동일한 두께가 되도록 플래시 메모리를 제조하기는 쉽지 않다. 마찬가지로, 플래시 메모리는 소스와 드레인 사이에 형성된 채널의 길이가 서로 다르게 되어, 바람직하지 않는 트랜지스터 셀을 갖게된다. 트랜지스터 셀에서 물리적 차원의 변수는 특정 플로팅 게이트로 주입된 열전자의 양을 다르게 한다. 따라서, 종래의 플래시 메모리는 각 임계 전압을 예정된 값으로 정밀하게 설정하기 어렵다는 문제점이 있다.
[발명이 이루고자 하는 기술적 과제]
따라서, 본 발명의 목적은 플로팅 게이트의 전압을 정확히 컨트롤함으로써 향상된 트랜지스터 셀을 포함하는 플래시 메모리를 제공하는 것이다.
[발명의 구성 및 작용]
본 발명의 한 양태는 여러개의 MOSFETs(금속 산화물 반도체 필드효과 트랜지스터)를 포함하는 플래시 메모리에 관한 것이다. MOSFETs는 제1의 도전성 타입의 기판과, 상기 제1도전성 타입에 반대되는 제2도전성 타입의 불순물로 도핑된 소스와 드레인을 포함한다. 상기 소스와 드레인은 기판의 한 주요 표면 상에 형성된다. 플로팅 게이트는 소스와 드레인 사이의 채널을 통해서 흐르는 전류를 컨트롤하는 방식으로 제1절연층을 통해서 주요 표면 상에 걸쳐 놓여진다. 플로팅 게이트는 채널 내에서 형성된 공핍층으로부터 전자가 주입되는 영역에서 실질적으로 전자를 보유하도록 저항이 높다. 제2절연층을 통해서 플로팅 게이트 상에 컨트롤 게이트가 더 제공된다. 본 발명의 특징과 이점은, 각 부분을 참고번호로 나타낸 도면을 참고한 아래 설명으로부터 더욱 명백해질 것이다.
[실시예]
제3도는 플래시 메모리의 일부를 형성하는 본 발명의 트랜지스터 셀의 개략적 단면도이다. 제3도의 셀은 제1도의 대응하는 부분(18)과 비교해서 높은 전압의 폴리-실리콘 게이트(18′)가 제공된 것 외에는, 제1도의 것과 실질적으로 동일한 방법으로 구성되어있다.
더욱 상세하게는, 플로팅 게이트(18′)는 실질적으로 전자가 주입된 영역과 동일한 영역에서 열전자를 보유 또는 포착하도록 저항성(resistive)을 띠고 있다. 이러한 목적을 달성하기 위해서, 플로팅 게이트(18′)를 1×1016/cm3내지 1×1018/cm3정도의 인과 같은 불순물로 도핑한다. 다시말하면, 본 발명의 트랜지스터 셀은 플로팅 게이트(18′)에 있는 전자의 국소화(localization)는 제6(a)도-제6(c)도를 참고하여 더욱 상세히 설명하겠다.
제4도는 제3도에 나타낸 바와 같이 트랜지스터 셀의 매트릭스 어레이로 구성된 플래시 메모리를 더 잘 이해하기 위해서 제공된 것이다.
제4도의 배치는 당 업계에 잘 알려져 있기 때문에 간단한 설명만이 제공되어졌다.
제4도에서, 메모리 어레이(30)는 트랜지스터 셀(Moo내지 Mmn), X-디코더(32), Y-디코더(34) 및 센스 증폭기(36)로 구성되어 있다. X-디코더는 각각 트랜지스터 셀(30)의 행에 연장되는 워드라인(Wo내지 Wn)을 가지는 반면, Y-디코더에는 드레인 전압(Vd)이 공급되고, 그 Y-디코더는 각각 트랜지스터 셀의 열에 연장되는 비트라인(Bo내지 Bm)을 갖는다. 각 비트라인은 상응하는 열의 셀의 드레인 전극에 연결되고, 각 워드라인은 상응하는 행의 셀의 게이트 전극에 연결된다. 소스 전압(Vs)을 받기 위해서 모든 트랜지스터 셀들의 소스 전극들은 연결된다.
기판전극(Vsub)은 도면을 단순화하기 위해서 제4도에 나타내지 않았다.
하나 이상의 트랜지스터 셀을 선택하기 위한 프로그래밍 데이터는 행 선택 로직(38)과 열 선택 로직(40)에 공급된다. 행 선택 로직(38)은 하나 이상의 워드라인을 선택하도록 X-디코더(32)에 연결되는 반면, 열 선택 로직(40)은 하나 이상의 비트라인을 선택하도록 Y-디코더(34)에 연결된다.
제3도로 되돌아가서, 제3도의 트랜지스터 셀의 소거동작은 제2(a)도에 나타낸 것과 똑같이 수행된다. 따라서, 미리 예측된 시간 후(약 1초), 플로팅 게이트(18′)의 임계 전압은 앞의 임계 전압에 무관하게 레벨 1(1V)로 수렴한다. 따라서, 플래시 메모리의 모든 플로팅 전압은 첫 번째 임계 전압(레벨 1(1V))으로 설정된다.
제5도는 제3도의 향상된 트랜지스터에 기초한 프로그래밍(또는 재프로그래밍) 동작을 특징으로 하는 단계를 포함하는 플로우 챠트이다.
주어진 트랜지스터 셀의 플로팅 게이트(18′)가 소거되면, 레벨 1(1V)을 취한다. 또한 레벨 1 내지 레벨 4는 각각 선행기술의 경우의 1V, 2V, 3V 및 5V에 해당한다. 또한, 프로그래밍 동작 중, Vs와 Vsub는 0V로 설정된다. 그러나 상술한 레벨들(1-4)의 전압들은 대표적인 것이며, 이 레벨들로 반드시 제한되어 있는 것이 아니다. 제5도에 표시한 경로에 따라서, 단계(50)에서, 새로운 임계 전압(Vth)은 레벨 1 이외의 다른 것으로 변경되어야 하는지를 결정하기 위해서 점검한다. 단계(50)에서 대답이 긍정이면, 전압변화가 실행되지 않음으로써, 임계 전압은 단계(52)에서 레벨 1로 고정된다. 그렇지 않으면, 그 경로는 새로운 임계 전압이 Vd=+4V가 되는 레벨 2로 설정되는 단계(54)로 간다. 프로그래밍 시간은 일반적으로 10㎲ 정도이다. 이에 따라서, 단계(56)에서, 새로운 임계 전압이 레벨 2가 아니어야 하는지 결정하기 위해서 추가의 더 점검한다. 단계(56)에서 수행된 질문의 결과가 “아니오”이면, 경로는 새로운 임계 전압이 레벨 2로 고정되는 단계(58)로 간다. 그렇지 않으면, 그 경로는 Vd=+6V 및 Vg=+12V인 레벨 3으로 설정된다. 프로그래밍 시간은 단계(62)에서 새로운 임계 전압이 레벨 4와 동일한지를 결정하기 위해서 점검한다. 대답이 “아니오”이면, 새로운 임계 전압은 단계 64에서 레벨 3으로 설정된다. 그렇지 않으면(즉, 대답이 “예”이면), 단계 66에서, 새로운 임계 전압이 Vd=+8V 및 Vg=+16V인 레벨 4로 변경된다. 프로그램 시간은 일반적으로 10㎲ 정도이다.
제5도에서, 임계 전압은 네 개의 레벨 1 내지 4 사이에서 선택된다. 그러나, 제5도에서 임계 전압의 수는 보기이며, 4개 이상일 수도 있다. 또한, 제5도에서, 하나의 트랜지스터 셀만을 설명하였지만, 이는 명세서를 간단히 하기 위한 것이다. 그러나, 실제에서는, 단계(54)에서, 각각 레벨 1 이외의 것으로 설정되어야 하는 플래시 메모리의 모든 트랜지스터 셀은 동시에 레벨 2로 설정된다. 이것은 단계(60) 및 단계(64)의 동작에 적용된다. 단계(54, 60, 66)는 각각 제6(a)도, 제6(b)도, 제6(c)도를 참조하여, 더욱 상세히 서술되어질 것이다.
Vd=+4V 및 Vg=+9V인 단계(54)에서, 메모리 셀은 도전성으로 주어지고, 소스(14)와 드레인(16) 사이에서 채널이 설립된다. 채널 전자의 일부는 기판(12)과 이산화규소(20) 사이의 Si-SiO2장벽(barrier)을 초과할 만큼 충분한 에너지를 얻는다. 이러한 열전자를 플로팅 게이트(18′)로 주입시킨다. 이 경우, 드레인 전압(Vd)은 그리 높지 않기 때문에, 공핍 폭(제6(a)도에서 W1로 표시함)은 각각 좁다. 예로서, 기판(12)의 기판 밀도가 2×1017/cm3이라면, 공핍폭은, 제6(a)도에 설명된 바와 같이 약 0.15㎛까지 드레인의 가장자리로부터 연장되며, 제6(a)도에서, “e”는 플로팅 게이트(18′)로 주입된 전자를 의미한다. 채널 길이는 약 4.0㎛이다. 상기에서 설명한 바와 같이, 프로팅 게이트(18′)는 전자가 주입된 영역에서 전자를 보유할 수 있도록 저항이 높게 되어 있다.
단계(60)에서, 드레인 전압(Vd)은 +6V으로 상승하기 때문에, (제6(b)도에서 W2로 나타낸) 이 경우의 공핍 폭은, 단계(54)에서의 경우에 비해, 설명된 바와 같이 0.20㎛까지 드레인의 가장자리로부터 더 연장된다.
단계(66)에서, 드레인 전압(Vd)는 +8V로 증가하고, 이 경우의 공핍 폭은(제6(c)도에서 W3으로 나타냄) 설명된 바와 같이 약 0.25㎛까지 드레인의 가장자리로부터 더 연장된다.
(제7(a)도 내지 제6(c)도에서 전자가 위치한 플로팅 게이트 영역 아래의 채널 영역은 다른 채널 영역에 비해서 높은 저항을 나타낸다. RH 및 RL로서 높고 낮은 저항값을 지정하면, 채널 전류를 결정하는 (RH+RL)에 의해서 채널 저항등이 정해진다. 그러므로, 저항 RH가 컨트롤되면, 채널 전류가 변경될 수 있다. 위에서 설명한 바와 같이, 부유 게이트(18′)는 높은 저항을 가지고 있다. 그러나 소거 동작중에 게이트(18′)에 저장된 전자들을 추출하는데 있어서 문제가 있다.
[발명의 효과]
앞에서, 모든 임계 전압은 양(positive)으로 설정된다. 그러나, 가장 낮은 레벨 1(예를들면)은 음의 전위로 설정될 수 있다 했을 때 더 커질 수 있다는 점이 장점이다. 이 전압 설정은 인접한 임계 전압들 사이의 차이가 모든 임계 전압이 양수인 경우와 비교 이것은 감지될 인접한 전류들 사이의 차이가 넓혀질 수 있기 때문에 센스 증폭기(36)를 설계하는데 드는 부담이 줄어들게 된다는 것을 의미한다. 제7도는 레벨 1 내지 4가 각각 -0.5V, 1.5V, 3.0V, 5.5V로 설정되는 상기 설명의 일례를 보여주는 그래프이다. 제7도는 제2(a)도와 유사하고, 따라서, 그것은 제7도의 도면을 더 설명하기 위한 것이다. 또한, 임계 전압의 수는 제7도의 네게로 한정되지 않으며, N개까지 증가시킬 수 있다(N은 4 이상). 이 경우에, 임계 전압의 위쪽 절반은 양수값으로 설정되는 반면, 아래쪽 절반은 음의 전압으로 설정될 수 있다.
종래의 기술에서도 알려진 바와 같이, 상술한 설명에서는, (-)임계 전압이 호울(hole)들을 남겨두기 위해 플로팅 게이트(18′)로부터 전자들을 과도하게 추출해 냄으로써 발생될 수 있다. 게다가 본 발명은 p-채널 메모리 셀에 응용될 수 있다.
상기 설명은 단지 본 발명을 설명하기 위한 것이며, 본 발명의 범위를 벗어나지 않고 당 업계의 기술자들에 의해서 다양한 변형 및 수정된 것이 고안되어질 수 있다. 따라서, 다른 방법, 수정 및 변형을 포함하는 본 발명은 첨부된 청구범위에 의해서만 한정된다.
Claims (11)
- 복수의 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)를 포함하는 타입의 향상된 플래시 메모리에 있어서, 상기 MOSFET 각각은, 제1도전성 타입 기판과, 상기 제1도전성 타입 기판이 도프된 타입과는 상이한 타입의 불순물로 도프되고, 상기 기판의 하나의 주요 표면상에 형성되는 소스 및 드레인과, 제1절연층을 거쳐 상기 주요 표면 위에 위치하고, 상기 소스와 상기 드레인 사이의 채널을 통해 흐르는 전류를 제어하는 플로팅 게이트와, 제2절연층을 거쳐 상기 플로팅 게이트 위에 제공되는 컨트롤 게이트를 포함하며, 상기 플로팅 게이트는, 프로그래밍 또는 재프로그래밍 동작 중에 상기 채널 내에 형성된 공핍 영역으로부터 전자들이 주입된 영역과 본질적으로 동일한 영역 내에 상기 전자들을 보유하도록, 상기 플로팅 게이트의 저항을 증가시키기 위해 불순물로 도프되는 것을 특징으로 하는 향상된 플래시 메모리.
- 제1항에 있어서, 상기 플로팅 게이트는 1×1016/cm3내지 1×1018/cm3오더의 불순물로 도프된 다결정 실리콘으로 제조되는, 플래시 메모리.
- 제1항에 있어서, 상기 공핍 영역은 상기 플로팅 게이트 내에 저장된 상기 전자들의 양을 변화시키도록 상기 프로그래밍 또는 재프로그래밍 동작 중에 드레인 전압에 의해 제어되는 폭(width)을 가지는, 플래시 메모리.
- 제1항에 있어서, 상기 공핍 영역은 상기 드레인으로부터 상기 소스를 향해 연장되며, 상기 공핍 영역은 상기 플로팅 게이트 내에 저장된 전자들의 양을 변화시키도록 상기 프로그래밍 또는 재프로그래밍 동작 중에 드레인 전압에 의해서 제어되는 폭(width)을 가지는, 플래시 메모리.
- 제1항에 있어서, 상기 플로팅 게이트는 상기 프로그래밍 또는 재프로그래밍 중에 제1 내지 제N(N은 4 이상의 양의 정수)의 서로 다른 임계 전압들 중 하나를 가지며, 상기 제1 내지 제N의 서로 다른 임계 전압들 각각은 상기 플로팅 게이트 내에 저장될 전자들의 양에 의해 결정되는, 플래시 메모리.
- 제5항에 있어서, 상기 제1 내지 제N의 서로 다른 임계 전압들 각각은 정(positive)의 전압인, 플래시 메모리.
- 제5항에 있어서, 상기 제1 내지 제N의 서로 다른 임계 전압들 중에서 적어도 최저 전압은 부(negative)의 전압인, 플래시 메모리.
- 제5항에 있어서, 상기 제1 내지 제N임계 전압들은 최저로부터 최고 전압까지의 순서로 되어 있으며, 상기 제1 내지 제N/2 임계 전압들 중에서 하나 또는 그 이상의 임계 전압은 부(negative)의 전압인, 플래시 메모리.
- MOSFET들의 복수의 메모리 셀들을 포함하는 플래시 메모리를 프로그래밍 또는 재프로그래밍하는 방법에 있어서, 상기 메모리 셀들 각각은, 기판과, 상기 기판 내에 형성된 소스 및 드레인과, 절연층을 거쳐 하나의 주요 표면 위에 위치하고, 상기 소스와 상기 드레인 사이의 채널을 통해 흐르는 전류를 제어하는 플로팅 게이트로서, 전자들이 주입되었던 영역내에 상기 전자들이 필수적으로 보유되도록 상기 플로팅 게이트의 저항을 증가시키기 위해 불순물로 도프되는 상기 플로팅 게이트와, 또 다른 절연층을 거쳐 상기 플로팅 게이트 위에 제공되는 컨트롤 게이트를 포함하며, 상기 메모리 셀들은 상기 플로팅 전극 내로 주입된 전자들의 양을 제어함으로써 제1 내지 제N의 서로 다른 임계 전압들 중의 하나로 선택적으로 설정되고, 상기 제1 내지 제N임계 전압들은 최저로부터 최고 전압까지의 순서로 되어 있으며, 상기 방법은, (a) 상기 플래시 메모리의 모든 메모리 셀들에 상기 제1임계 전압을 설정하는 단계와, (b) 상기 제2 내지 제N임계 전압들 중에서 하나가 설정될 모든 메모리 셀들에 상기 제2임계 전압을 설정하는 단계와, (c) 상기 선행하는 임계 전압들 중 하나로 설정되어 있는 메모리 셀들을 제외한 모든 메모리 셀들에 상기 제3 내지 제N임계 전압들 중에서 하나를 설정하도록, 상기 제3 내지 제N임계 전압들을 연속적인 순서로 나머지 메모리 셀들에 선택적으로 설정하는 단계를 포함하는 플래시 메모리 프로그래밍 또는 재프로그래밍 방법.
- 제9항에 있어서, 상기 제1 내지 제N임계 전압들 모두는 정(positive)의 전압인, 플래시 메모리 프로그래밍 또는 재프로그래밍 방법.
- 제9항에 있어서, 상기 제1 내지 제N/2 임계 전압들 중에서 하나 또는 그 이상의 임계 전압들은 부(negative)의 전압인, 플래시 메모리 프로그래밍 또는 재프로그래밍 방법.
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| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030320 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |