KR20110078751A - 불휘발성 메모리 소자의 소거 방법 - Google Patents

불휘발성 메모리 소자의 소거 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 소거 방법에 관한 것으로, 메모리 셀 어레이가 형성된 반도체 기판의 P웰에 소거 전압을 인가하는 단계와, 상기 메모리 셀 어레이에 소프트 프로그램 전압을 인가하는 단계와, 소프트 프로그램 검증 동작을 실시하되, 상기 비트라인을 클랩프 전압으로 미리 프리차지한 후, 검증 전압을 인가하는 단계를 포함하는 불휘발성 메모리 소자 및 이의 소거 방법을 제공하는 데 있다.
소거, 검증, 비트라인, 이벨류에이션

Description

불휘발성 메모리 소자의 소거 방법{Method of erasing a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 소거 방법에 관한 것이다.
일반적으로 불휘발성 메모리 장치 중 플래시 메모리 소자는 리드(read) 동작, 프로그램 동작 및 소거(erase) 동작을 수행한다. 특히, 낸드 타입 플래시 메모리 소자의 프로그램 동작 및 소거 동작은 메모리 셀의 P-웰(well)과 플로팅 게이트 사이의 절연막에서 일어나는 FN 터널링(Fowler-Nordheim tunneling)에 의해 실행된다. 즉, 상기 FN 터널링에 의해 메모리 셀의 플로팅 게이트에 전자가 주입됨으로써, 플래시 메모리 소자의 프로그램 동작이 이루어진다. 상기 프로그램 동작에서는, 메모리 셀 블록에 포함되는 복수의 메모리 셀들 중 선택된 셀들만이 프로그램된다. 또, 플래시 메모리 소자의 소거 동작은 상기 FN 터널링에 의해 메모리 셀의 플로팅 게이트에 존재하는 전자가 P-웰에 방출됨으로써 실행된다. 상기 소거 동작에서는, 메모리 셀 블록에 포함되는 전체 메모리 셀들에 저장된 데이터들이 동시에 소거된다. 즉, 상기 소거 동작은 메모리 셀 블록 단위로 실행된다.
불휘발성 메모리 소자의 소거 방법을 설명하면 다음과 같다.
소거 모드가 시작되면 선택된 메모리 셀 블럭의 P-웰(well)에 소거 전압을 인가하여 소거 동작을 실시한다. 이 후, 검증 동작을 실시하여 메모리 셀이 소거되었는지를 확인한다. 이때 모든 셀이 소거되면 이를 성공으로 판별하고, 그렇지 않을 경우 실패로 판별한다. 성공으로 판별되면, 소프트 프로그램을 실시한다. 소프트 프로그램은 소거 동작으로 인하여 다수의 메모리 셀들의 문턱 전압분포가 산재해 있는 것을 문턱 전압 분포 폭을 좁혀주기 위해 실시한다. 이 후, 소프트 프로그램 동작의 검증 동작을 실시한다. 소프트 프로그램 동작의 검증 동작은 메모리 셀 블럭의 메모리 셀 중 어느 하나라도 설정된 문턱 전압 값(음의 문턱 전압)을 보다 큰 문턱 전압 값을 갖게 되면 이를 성공으로 판별하여 전체 소거 동작을 완료한다.
도 1a는 소프트 프로그램 동작 및 검증 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1b는 메모리 셀 어레이 중 하나의 비트라인에 연결된 스트링을 나타내는 회로도이다.
도 1a 및 도 1b를 참조하면, 소거 동작으로 인해 넓은 문턱 전압 분포를 갖는 메모리 셀들에 소프트 프로그램 전압을 인가하여 문턱 전압 분포를 점차 좁게 분포하도록 한다. 이때 문턱 전압 분포들은 오른쪽으로 점차 상승하게 되는데 소프트 프로그램의 검증 동작을 실시하여 다수의 메모리 셀 중 어느 하나라도 설정된 문턱 전압 값(NEV)보다 큰 문턱 전압 값을 갖게 되면 이를 성공으로 판별하여 소프 트 프로그램 동작을 완료한다. 소프트 프로그램의 검증 동작시 목표 문턱 전압 값(NEV)는 음의 값을 갖으므로, 이를 수행하기 위해서는 비트라인을 일정 전압 값으로 프리차지하여야 한다.
OV의 비트라인(BL)을 일정 전압 값으로 프리차지 하는 방법은 공통 소스 라인(CSL)에 전원 전압(Vdd)을 인가하고, 모든 워드라인(WL0 내지 WL31)에 0V의 전압을 인가하고 드레인 선택 라인(DSL)에 패스 전압을 인가한다. 이 후, 소스 선택 라인에 패스 전압을 인가하게 되면 비트라인(BL)은 전원 전압(Vdd)에서 메모리 셀들의 문턱 전압값을 뺀 전위로 프리차지된다. 이때 비트라인의 초기 전위는 OV이고 이를 일정 전위까지 프리차지 하기 위해서는 비트라인 로딩에 의해 많은 시간이 소요된다. 이로 인하여 비트라인의 이벨류에이션 구간이 길어지게 되어 소자의 동작 시간이 증가하게 된다.
본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 소거 동작 시 문턱 전압 분포 폭을 감소시키기 위한 소프트 프로그램의 검증 동작을 위해 비트라인을 미리 일정 전위로 프리차지하여 비트라인의 이벨류에이션 시간을 감소시킬 수 있는 불휘발성 메모리 소자의 소거 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 방법은 메모리 셀 어레이가 형성된 반도체 기판의 P웰에 소거 전압을 인가하는 단계와, 상기 메모리 셀 어레이의 워드라인에 소프트 프로그램 전압을 인가하는 단계, 및 소프트 프로그램 검증 동작을 실시하되, 상기 메모리 셀 어레이와 연결된 비트라인을 클랩프 전압으로 프리차지한 후, 상기 워드라인에 검증 전압을 인가하는 단계를 포함한다.
상기 소프트 프로그램 검증 동작은 상기 비트라인에 상기 클램프 전압을 인가하여 프리차지하는 단계와, 상기 메모리 셀 어레이의 공통 소스 라인에 전원 전압을 인가하고, 상기 워드라인에 상기 검증 전압을 인가하는 단계와, 상기 메모리 셀 어레이의 소스 선택 라인에 패스 전압을 인가하여 상기 비트라인을 이벨류에이션하는 단계와, 상기 비트라인과 페이지 버퍼를 연결하는 단계, 및 상기 페이지 버퍼를 이용하여 상기 비트라인의 전위를 센싱하는 단계를 포함한다.
상기 검증 전압은 OV이다.
상기 소프트 프로그램 검증 동작은 상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱 전압이 목표 검증 전압 보다 높게 검출될 경우 이를 패스로 판단하여 소거 동작을 종료한다.
상기 비트라인과 페이지 버퍼를 연결하는 단계는 상기 비트라인의 전위가 상기 목표 검증 전압보다 높을 경우 상기 비트라인과 상기 페이지 버퍼의 감지 노드가 연결되고, 상기 비트라인의 전위가 상기 목표 검증 전압보다 낮을 경우 상기 비트라인과 상기 감지 노드는 차단된다.
본 발명의 일실시 예에 따르면, 불휘발성 메모리 소자의 소거 동작 시 문턱 전압 분포 폭을 감소시키기 위한 소프트 프로그램의 검증 동작을 위해 비트라인을 미리 일정 전위로 프리차지하여 비트라인의 이벨류에이션 시간을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자를 나타내는 구성도이다.
도 2를 참조하면, 불휘발성 메모리 소자는 메모리 셀 어레이(110), 전압 생성 회로(120), 및 페이지 버퍼(130)를 포함한다.
메모리 셀 어레이(110)는 비트라인(BL)과 공통 소스 라인(CSL) 사이에 직렬 연결된 드레인 선택 트랜지스터(DST), 다수의 메모리 셀(MC0 내지 MC31), 및 소스 선택 트랜지스터(SST)를 포함한다.
전압 생성 회로(120)는 프로그램 및 독출 동작시 공통 소스 라인(CSL)에 접지 전원(Vss)을 인가하고, 소프트 프로그램 검증 동작시 공통 소스 라인(CSL)에 전원 전압(Vcc)을 인가한다.
페이지 버퍼(140)는 비트라인 선택부(131), 프리차지부(132), 및 래치부(133)를 포함한다.
비트라인 선택부(131)는 비트라인(BL)과 페이지 버퍼(130) 내의 감지 노드(SO) 사이에 연결되고, 센싱 신호(Vsv)에 응답하여 감지 노드(SO)와 비트라인(BL)을 연결한다. 스위칭부(120)는 트랜지스터를 이용하여 구성될 수 있다.
프리차지부(132)는 불휘발성 메모리 소자의 소거 동작 중 소프트 프로그램 검증 동작시 클램프 전압(Vc)을 감지 노드(SO)에 인가한다.
래치부(133)는 소프트 프로그램 검증 동작시 감지 노드(SO)의 전위를 센싱하여 메모리 셀 어레이(110)의 소프트 프로그램 동작의 패스/페일을 판별한다. 또한 프리차지부(132) 대신 소프트 프로그램 검증 동작 초기에 클램프 전압(Vc)을 감지 노드(SO)에 인가할 수 있다.
도 3은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작을 설명하기 위한 문턱 전압 분포도이다.
도 4는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작 중 소프트 프로그램 검증 동작을 설명하기 위한 순서도이다.
도 2 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작을 설명하면 다음과 같다.
메모리 셀 어레이(110)가 형성된 반도체 기판 P-웰 영역에 고전위의 소거 전압을 인가한다.(310) 이로 인하여 메모리 셀 어레이(110)의 다수의 메모리 셀들(MC0 내지 MC31)의 문턱 전압은 도 3과 같이 0V 보다 낮은 음의 영역에 산재하여 분포한다.
다수의 메모리 셀들(MC0 내지 MC31)의 문턱 전압 분포를 상승시키되 폭이 좁아지도록 소프트 프로그램 동작을 실시한다.(420) 소프트 프로그램 동작은 일반적인 프로그램 동작보다 낮은 프로그램 전압을 메모리 셀 어레이(110)의 워드라인(WL0 내지 WL31)에 순차적으로 인가하여 실시한다.
이 후, 소프트 프로그램 검증 동작을 실시한다.(430) 소프트 프로그램 검증 동작은 메모리 셀들 중 적어도 하나 이상의 메모리 셀의 문턱 전압이 설정된 음의 검증 전압(NEV) 이상으로 검출될 경우 이를 패스로 판단하여 불휘발성 메모리 소자의 소거 동작을 종료한다.
소프트 프로그램 검증 동작(430)의 결과를 판단한다.(440) 판단 결과 메모리 셀들 중 어떠한 메모리 셀들의 문턱 전압도 설정된 음의 검증 전압(NEV) 이상으로 검출되지 않을 경우 소프트 프로그램 전압을 증가하여(450), 상술한 소프트 프로그램 검증 동작(430) 부터 재실시한다.
소프트 프로그램 검증 동작을 도2 및 도 5를 참조하여 좀더 상세하게 설명하면 다음과 같다.
소프트 프로그램 검증 동작의 초기 일정 시간 동안 페이지 버퍼(130)의 프리차지부(132)는 클램프 전압(Vc)을 생성하여 감지 노드(SO)에 인가한다. 이때 비트라인 선택부(131)에 센싱 신호(Vsv)를 일정 시간 동안 인가하여 감지 노드(SO)와 비트라인(BL)이 연결된다. 이로 인하여 비트라인(BL)은 클램프 전압(Vc)의 전위 레벨로 프리차지된다.(510)
이 후, 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 전원 전압(Vcc)을 인가하고, 다수의 워드라인(WL0 내지 WL31)에 OV의 워드라인 전압을 인가한다. 이때 다수의 메모리 셀(MC0 내지 MC31)는 소거 상태로 모두 음의 문턱 전압을 갖으므로, OV의 워드라인 전압에 의해 모두 턴온된다. 이때 드레인 선택 라인(DSL)에는 패스 전압을 인가하여 드레인 선택 트랜지스터(DST)는 턴온된다.
이 후, 소스 선택 라인(SSL)에 패스 전압을 인가하여 소스 선택 트랜지스터(SST)를 턴온시킨다. 이로 인하여 전원 전압(Vcc)은 다수의 메모리 셀(MC0 내지 MC31)을 거쳐 비트라인(BL)에 인가되어 이벨류에이션 동작이 실시된다. 이때 셀의 마이너스 문턱 전압의 값(-Vt)이 클랩프 전압(Vc)보다 클 경우 비트라인(BL)은 셀 의 마이너스 문턱 전압의 값(-Vt)이 인가되고, 셀의 마이너스 문턱 전압의 값(-Vt)이 클랩프 전압(Vc)보다 작을 경우 비트라인(BL)은 클랩프 전압(Vc)의 전위를 유지하게 된다.
이 후, 페이지 버퍼(130)의 래치부(133)를 이용하여 비트라인(BL)의 전위에 따른 감지 노드(SO)의 전위 변화를 센싱하여 소프트 프로그램 동작의 패스 페일 결과를 판단한다.(540) 이를 좀더 상세하게 설명하면, 감지 노드(SO)에 일정시간 동안 전원 전압을 인가하여 하이 레벨로 프리차지한다. 이때 감지 노드(SO)의 프리차지 동작은 프리차지부(132)를 이용하여 진행한다.
이 후, 비트라인 선택부(131)에 센싱 신호(Vsv)를 인가하여 비트라인(BL)과 감지 노드(SO)를 연결한다. 바람직하게는 센싱 신호(Vsv)의 전위 레벨이 NEV+Vth이 되도록 인가한다.
이때 메모리 셀의 문턱 전압이 설정 전압(NEV) 보다 낮을 경우 비트라인 선택부(131)의 트랜지스터는 턴오프되어 감지 노드(SO)의 전위가 하이 레벨을 유지한다. 이는 비트라인 선택부(131)의 트랜지스터의 동작이 Vgs-Vth=NEV-Vcth < 0 이므로 턴오프되기 때문이다.
또한 메모리 셀의 문턱 전압이 설정 전압(NEV) 보다 높을 경우 비트라인 선택부(131)의 트랜지스터는 턴온되어 감지 노드(SO)의 전위가 비트라인(BL) 레벨로 하강한다. 이는 비트라인 선택부(131)의 트랜지스터의 동작이 Vgs-Vth=NEV-Vcth > 0 이므로 턴온되기 때문이다.
래치부(133)는 감지 노드(SO)의 전위를 센싱하여 소프트 프로그램 동작의 패 스 페일 결과를 판단한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 소프트 프로그램 동작 및 검증 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1b는 메모리 셀 어레이 중 하나의 비트라인에 연결된 스트링을 나타내는 회로도이다.
도 2는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자를 나타내는 구성도이다.
도 3은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작을 설명하기 위한 문턱 전압 분포도이다.
도 4는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 소거 동작 중 소프트 프로그램 검증 동작을 설명하기 위한 순서도이다.
<도면의 주요 부호에 대한 설명>
110 : 메모리 셀 어레이 120 : 스위칭부
130 : 전압 생성 회로 140 : 페이지 버퍼

Claims (6)

  1. 메모리 셀 블럭을 소거하는 단계;
    소프트 프로그램을 실시하는 단계; 및
    상기 메모리 셀 블럭의 비트라인을 프리차지한 후, 소프트 프로그램 검증 동작을 실시하는 단계를 포함하는 불휘발성 메모리 소자의 소거 방법.
  2. 메모리 셀 블럭이 형성된 반도체 기판에 음의 소거 전압을 인가하는 단계;
    상기 메모리 셀 블럭의 워드라인에 소프트 프로그램 전압을 인가하여 소프트 프로그램 동작을 실시하는 단계; 및
    소프트 프로그램 검증 동작을 실시하되, 상기 메모리 셀 어레이와 연결된 비트라인을 클랩프 전압으로 프리차지한 후, 상기 워드라인에 검증 전압을 인가하는 단계를 포함하는 불휘발성 메모리 소자의 소거 방법.
  3. 제 4 항에 있어서,
    상기 소프트 프로그램 검증 동작은
    상기 비트라인에 상기 클램프 전압을 인가하여 프리차지하는 단계;
    상기 메모리 셀 어레이의 공통 소스 라인에 전원 전압을 인가하고, 상기 워 드라인에 상기 검증 전압을 인가하는 단계;
    상기 메모리 셀 어레이의 소스 선택 라인에 패스 전압을 인가하여 상기 비트라인을 이벨류에이션하는 단계;
    상기 비트라인과 페이지 버퍼를 연결하는 단계; 및
    상기 페이지 버퍼를 이용하여 상기 비트라인의 전위를 센싱하는 단계를 포함하는 불휘발성 메모리 소자의 소거 방법.
  4. 제 2 항에 있어서,
    상기 검증 전압은 OV인 불휘발성 메모리 소자의 소거 방법.
  5. 제 3 항에 있어서,
    상기 소프트 프로그램 검증 동작은 상기 다수의 메모리 셀들 중 적어도 하나의 메모리 셀의 문턱 전압이 목표 검증 전압 보다 높게 검출될 경우 이를 패스로 판단하여 소거 동작을 종료하는 불휘발성 메모리 소자의 소거 방법.
  6. 제 3 항에 있어서,
    상기 비트라인과 페이지 버퍼를 연결하는 단계는
    상기 비트라인의 전위가 상기 목표 검증 전압보다 높을 경우 상기 비트라인과 상기 페이지 버퍼의 감지 노드가 연결되고, 상기 비트라인의 전위가 상기 목표 검증 전압보다 낮을 경우 상기 비트라인과 상기 감지 노드는 차단되는 불휘발성 메모리 소자의 소거 방법.
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* Cited by examiner, † Cited by third party
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US9870828B2 (en) 2015-09-28 2018-01-16 Winbond Electronics Corp. Non-volatile semiconductor memory and erasing method thereof

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