TWI543171B - 反及型快閃記憶體的讀出方法及反及型快閃記憶體 - Google Patents

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Description

反及型快閃記憶體的讀出方法及反及型快閃記憶體
本發明涉及一種反及(NAND)型快閃記憶體之類的非揮發性半導體記憶裝置，尤其涉及一種記憶胞(memory cell)的負的閾值電壓的讀出方式。
NAND型快閃記憶體的頁面(page)讀出是交替地進行包含偶數位元線(bit line)的頁面或者包含奇數位元線的頁面的讀出。在選擇偶數頁面時，將偶數頁面連接於讀出放大器(sense amplifier)來進行偶數頁面的讀出，在此期間，將未被選擇的奇數頁面從讀出放大器予以分離，且對奇數位元線供給接地電平(ground level)等屏蔽(shield)電位，以降低因鄰接的位元線間的電容耦合引起的雜訊(noise)(專利文獻1)。
現有技術文獻
專利文獻
專利文獻1：日本專利特開平11-176177號公報
在NAND型快閃記憶體中，記憶胞能夠記憶1位元資料(data)或者多位元資料。圖1是記憶1位元資料的記憶胞的典型的閾值分佈。如該圖1所示，電荷被抹除的資料“1”的記憶胞的閾值分佈小於0V，而編程(program)有電荷的資料“0”的記憶胞的閾值分佈大於0V。因此，在讀出動作中，例如當對被選擇的字線(word line)施加0V時，若記憶胞導通，則偵測到資料“1”，若記憶胞為非導通，則偵測到資料“0”。
圖1所示般的資料“1”、資料“0”的閾值分佈幅度優選為窄。進而，理想的是，資料“1”的負的閾值分佈幅度的下限值Min與資料“0”的正的閾值分佈幅度的上限值Max的最大電壓差D也小。若最大電壓差D過大，則存在如下弊病。當具備下限值Min的閾值的記憶胞與具備上限值Max的閾值的記憶胞相鄰接時，其中一個記憶胞的浮動柵極(floating gate)的電荷有可能會對另一個記憶胞的浮動柵極造成電容性的干擾，從而無法進行準確的讀出。因而，理想的是減小最大電壓差D，作為用於減小最大電壓差D的1個方法，可考慮如下的控制，即，使負的閾值分佈的下限值Min不會成為一定值以下。當進行此種控制時，例如在抹除驗證(verify)中，必須進行記憶胞的負的閾值的讀出，為此，需要具備期望電壓值大小的負電壓。
為了對被選擇的字線施加負電壓，通常需要負電壓產生 電路。圖2(A)是用於負電壓產生電路的電晶體的一例。負電壓產生部10生成負電壓，N型金屬氧化物半導體電晶體12對被選擇的字線施加負電壓。負電壓例如為-1V。此時，若NMOS電晶體形成在P型的半導體基板14(基板的電壓=0V)內，則會在P型的基板14與源極/汲極間形成順向偏壓，因而無法使用此種結構的NMOS電晶體12。因此，必須如圖2(B)所示，在P型的基板14內形成N阱(well)16，在N阱16內形成P阱18，在P阱18內形成NMOS電晶體12，從而使P阱18與N阱16間存在逆偏壓。在基板內形成此種三阱(triple-well)結構的做法，會加大負電壓產生電路的佈局面積，結果可能會妨礙到晶片的小型化、高集成化。
本發明的目的在於解決此種以往問題，提供一種快閃記憶體，該快閃記憶體無須使用負電壓產生電路，便能夠讀出記憶胞的負的閾值。
進而，本發明的目的在於提供一種能夠對負的閾值分佈幅度的下限值進行控制的快閃記憶體。
本發明的NAND型快閃記憶體的讀出方法是將電壓預充電至所選擇的位元線，並且對被選擇的字線施加用於判定記憶胞的閾值的電壓，且對未被選擇的字線施加無論記憶胞的狀態如何均使記憶胞導通的電壓，將經預充電的被選擇的位元線電性耦合於源極線而使被選擇的位元線放電後，偵測被選擇的位元線的電 壓，所述讀出方法包括如下步驟：在所述被選擇的位元線的預充電後，以固定期間對所述源極線、形成有所選擇的記憶胞的P阱及與被選擇的位元線鄰接的未被選擇的位元線施加正電壓。
優選的是，所述被選擇的位元線的放電是在施加有所述正電壓之後開始，所述正電壓的施加是在偵測被選擇的位元線的電壓之前停止。優選的是，所述正電壓是根據應讀出的記憶胞的負的閾值而設定。優選的是，施加所述正電壓的步驟是將所述源極線、所述P阱及所述未被選擇的位元線予以短路，並對所述源極線、所述P阱及所述未被選擇的位元線同時施加正電壓。優選的是，施加所述正電壓的步驟是使與所述源極線、所述P阱及所述未被選擇的位元線分別並聯連接的多個電晶體導通，並對所述多個電晶體的其中一個電極施加所述正電壓。優選的是，當所述被選擇的位元線為奇數位元線時，未被選擇的位元線為偶數位元線，當所述被選擇的位元線為偶數位元線時，未被選擇的位元線為奇數位元線。優選的是，所述讀出方法是為了對抹除時的負的閾值分佈的下限值進行驗證而執行。優選的是，所述讀出方法是在對抹除時的負的閾值分佈的上限值進行了驗證之後執行。
本發明的NAND型快閃記憶體具有形成有多個NAND串的記憶體陣列，且所述快閃記憶體包括：讀出元件，將讀出電壓預充電至所選擇的位元線，並且對被選擇的字線施加用於判定記憶胞的閾值的電壓，且對未被選擇的字線施加無論記憶胞的狀態如何均使記憶胞導通的電壓，將經預充電的被選擇的位元線電性 耦合至源極線而使被選擇的位元線放電後，偵測被選擇的位元線的電壓；以及施加元件，當所述讀出元件執行時，在所述被選擇的位元線的預充電後，以固定期間對所述源極線、形成有所選擇的記憶胞的P阱及與被選擇的位元線鄰接的未被選擇的位元線施加正電壓。
優選的是，所述讀出元件是在抹除驗證時執行。優選的是，記憶胞能夠記憶多位元資料，記憶在記憶胞中的至少第1資料的第1閾值及第2資料的第2閾值被設定為負電壓。
根據本發明，在讀出動作時的對被選擇的位元線的預充電後，對源極線、形成有記憶胞的P阱及鄰接的未被選擇的位元線施加正電壓，因此無須使用負電壓產生電路或三阱結構，便能夠進行被選擇的記憶胞的負的閾值電壓的讀出。
10‧‧‧負電壓產生部
12‧‧‧NMOS電晶體
14‧‧‧P型的基板
16‧‧‧N阱
18‧‧‧P阱
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧資料暫存器
150‧‧‧控制器
160‧‧‧字線選擇電路
170‧‧‧頁面緩衝器/讀出電路
172‧‧‧讀出放大器
180‧‧‧列選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧位元線選擇電路
210‧‧‧P阱
220‧‧‧△V供給部
A、B、C、D‧‧‧曲線圖
Ax‧‧‧行位址信息
Ay‧‧‧列位址信息
BLK(0)~BLK(m)‧‧‧區塊
BLS‧‧‧位元線選擇電晶體
C1、C2、C3‧‧‧控制信號
GBL0~GBLn‧‧‧位元線
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
M‧‧‧界限
M1~M4‧‧‧電晶體
Max‧‧‧上限值
MC0~MC31‧‧‧記憶胞
Min‧‧‧下限值
N1‧‧‧共用節點
NU‧‧‧NAND串單元
S100~S118‧‧‧步驟
SEL_e‧‧‧偶數選擇電晶體
SEL_o‧‧‧奇數選擇電晶體
SGD、SGS、Φ‧‧‧選擇柵極線
SL_e‧‧‧偶數源極線
SL_o‧‧‧奇數源極線
T1~T6‧‧‧時刻
TD‧‧‧位元線側選擇電晶體
Td‧‧‧可放電期間
Tp‧‧‧期間
TS‧‧‧源極線側選擇電晶體
Ts‧‧‧可讀出期間
Vers‧‧‧抹除電壓
Vg‧‧‧柵極電壓
VIRPWR‧‧‧假想電位
Vpass‧‧‧通過電壓
Vprog‧‧‧編程電壓
Vread‧‧‧讀出電壓
Vth‧‧‧閾值
WL0~WL31‧‧‧字線
YSEL_e‧‧‧偶數偏壓選擇電晶體
YSEL_o‧‧‧奇數偏壓選擇電晶體
圖1是表示NAND型快閃記憶體的閾值分佈的圖。
圖2(A)、圖2(B)是對負電壓產生電路的問題進行說明的圖，圖2(A)是雙阱(twin well)結構的NMOS電晶體的剖面圖，圖2(B)是三阱結構的NMOS電晶體的剖面圖。
圖3是表示本發明的實施例的NAND型快閃記憶體的一結構例的框圖。
圖4是表示本發明的實施例的NAND串的結構的電路圖。
圖5是表示本發明的實施例的位元線選擇電路的結構的電路圖。
圖6是表示在本發明的實施例的快閃記憶體的動作時對各部分所施加的電壓的一例的圖。
圖7是表示本發明的實施例的快閃記憶體的讀出動作時的各部分的波形的圖。
圖8(A)、圖8(B)、圖8(C)是表示本實施例的施加有△V的電壓時的記憶胞的柵極電壓與分佈數的關係的曲線圖。
圖9是表示本發明的實施例的快閃記憶體的抹除動作的流程的圖。
圖10(A)、圖10(B)是表示本發明的實施例的多值快閃記憶體的閾值的設定例的圖。
以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際元件的比例並不相同。
圖3表示本發明的實施例的NAND型快閃記憶體100的結構。如該圖所示，本實施例的快閃記憶體100包括：記憶體陣列110，形成有排列成矩陣狀的多個記憶胞；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O；位址暫存器(address register) 130，接收來自輸入/輸出緩衝器120的位址資料；資料暫存器140，保持輸入/輸出的資料；控制器150，生成控制信號C1、C2、C3、C4等，該控制信號C1、C2、C3、C4等是基於來自輸入/輸出緩衝器120的命令資料及外部控制信號(未圖示的晶片致能或位址閂鎖致能等)來控制各部分；字線選擇電路160，對來自位址暫存器130的行位址信息Ax進行解碼，並基於解碼結果來進行區塊的選擇及字線的選擇等；頁面緩衝器/讀出電路170，保持經由位元線而讀出的資料，或者經由位元線來保持編程資料等；列選擇電路180，對來自位址暫存器130的列位址信息Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的電壓(編程電壓Vprog、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers等)。另外，圖3所示的快閃記憶體的結構僅為例示，本發明未必限定於此種結構。
記憶體陣列110具有沿列方向配置的多個區塊BLK(0)、BLK(1)、…、BLK(m)。在區塊的其中一個端部，配置有頁面緩衝器/讀出電路170。但是，頁面緩衝器/讀出電路170也可配置在區塊的另一個端部或者配置在兩側的端部。
在1個記憶體區塊中，如圖4所示，形成有多個將多個記憶胞串聯連接而成的NAND串單元NU，在1個記憶體區塊內，沿行方向排列有n+1個串單元NU。串單元NU包括：串聯連接的多個記憶胞MCi(i=0、1、…、31)；位元線側選擇電晶體TD，連接於其中一個端部即記憶胞MC31的汲極側；以及源極線側選 擇電晶體TS，連接於另一個端部即記憶胞MC0的源極側。位元線側選擇電晶體TD的汲極連接於對應的1條位元線GBL。而且，第偶數個源極線側選擇電晶體TS的源極連接於共用的偶數源極線SL_e，第奇數個源極線側選擇電晶體TS的源極連接於共用的奇數源極線SL_o。
記憶胞MCi的控制柵極連接於字線WLi，位元線側選擇電晶體TD及源極線側選擇電晶體TS的柵極連接於與字線WL平行的選擇柵極線SGD、SGS。字線選擇電路160在基於行位址Ax來選擇記憶體區塊時，經由該記憶體區塊的選擇柵極線SGS、SGD來選擇性地驅動選擇電晶體TD、TS。
記憶胞具有金屬氧化物半導體(Metal Oxide Semiconductor，MOS)結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱內；穿隧氧化膜，形成在源極/汲極間的通道上；浮動柵極(電荷蓄積層)，形成在穿隧氧化膜上；以及控制柵極，經由介電膜層而形成在浮動柵極上。當浮動柵極中未蓄積有電荷時，即寫入有資料“1”時，閾值處於負狀態，記憶胞為常通(normally on)。當在浮動柵極中蓄積有電子時，即寫入有資料“0”時，閾值偏移為正，記憶胞為常斷(normally off)。
連接於串單元NU的位元線GBL0、GBL1、…、GBLn經由後述的位元線選擇電路而連接於頁面緩衝器/讀出電路170。位元線選擇電路在讀出時或編程時選擇偶數位元線或奇數位元線，並將所選擇的偶數位元線或奇數位元線連接至頁面緩衝器/讀出電 路170。
圖5是本實施例的位元線選擇電路的具體結構例。此處，作為一對位元線，例示了偶數位元線GBL_e與奇數位元線GBL_o。頁面緩衝器/讀出電路170的讀出放大器172是由一對偶數位元線GBL_e及奇數位元線GBL_o所共有，若連接於1條字線的偶數位元線及奇數位元線分別構成1個頁面，則頁面緩衝器/讀出電路170包含1頁面份的讀出電路172與頁面緩衝器。
讀出放大器172可包含電壓偵測型的讀出電路，該電壓偵測型的讀出電路在讀出時，對偶數位元線GBL_e或奇數位元線GBL_o的電位與基準電位進行比較。在讀出放大器172上連接有未圖示的閂鎖電路，閂鎖電路保持由讀出放大器172所讀出的資料或者所編程的資料。閂鎖電路經由傳輸電晶體等而連接於輸入/輸出線。
位元線選擇電路200具有：偶數選擇電晶體SEL_e，串聯連接於偶數位元線GBL_e；奇數選擇電晶體SEL_o，串聯連接於奇數位元線GBL_o；位元線選擇電晶體BLS，連接於偶數位元線GBL_e及奇數位元線GBL_o的共用節點(node)N1與讀出放大器172之間；偶數偏壓選擇電晶體YSEL_e，連接於偶數位元線GBL_e與假想電位VIRPWR之間；以及奇數偏壓選擇電晶體YSEL_o，連接於奇數位元線GBL_o與假想電位VIRPWR之間。
偶數選擇電晶體SEL_e、奇數選擇電晶體SEL_o、偶數偏壓選擇電晶體YSEL_e、奇數偏壓選擇電晶體YSEL_o以及位元 線選擇電晶體BLS為N型的MOS電晶體，對於這些選擇電晶體的柵極，分別施加有來自控制器150的控制信號，電晶體根據所施加的控制信號，在讀出、編程、抹除時選擇性地受到驅動。而且，對於假想電位VIRPWR，在控制器150的控制下，從內部電壓產生電路190供給與動作狀態相應的各種偏壓電壓。
在快閃記憶體中，讀出或編程是以頁面為單位來進行，抹除是以區塊為單位來進行。例如，在頁面讀出中，當偶數位元線GBL_e被選擇時，奇數位元線GBL_o未被選擇，因此，偶數選擇電晶體SEL_e、位元線選擇電晶體BLS導通，奇數選擇電晶體SEL_o斷開，偶數位元線GBL_e電性耦合於讀出放大器172。而且，偶數偏壓選擇電晶體YSEL_e斷開，奇數偏壓選擇電晶體YSEL_o導通，奇數位元線GBL_o耦合於從假想電位VIRPWR供給的電壓。
另一方面，當奇數位元線GBL_o被選擇時，偶數位元線GBL_e未被選擇，因此，奇數選擇電晶體SEL_o、位元線選擇電晶體BLS導通，偶數選擇電晶體SEL_e斷開，奇數位元線GBL_o電性耦合於讀出放大器172。而且，偶數偏壓選擇電晶體YSEL_e導通，奇數偏壓選擇電晶體YSEL_o斷開，偶數位元線GBL_e耦合於從假想電位VIRPWR供給的電壓。
如上所述，NAND串的串單元NU形成在P阱210內。1個P阱210構成1個區塊。第偶數個串單元NU的源極線側選擇電晶體TS連接於共用的偶數源極線SL_e，第奇數個串單元NU 的源極線側選擇電晶體TS連接於共用的奇數源極線SL_o。
本實施例還具備△V供給部220，該△V供給部220對P阱210、偶數源極線SL_e/奇數源極線SL_o及未被選擇的位元線供給+△V作為正的偏壓電壓。△V供給部220構成為：將偶數源極線SL_e/奇數源極線SL_o及未被選擇的位元線予以短路，並對其供給正的偏壓電壓。例如，△V供給部220包括耦合於P阱210的電晶體M1、耦合於偶數源極線SL_e的電晶體M2、耦合於奇數源極線SL_o的電晶體M3及耦合於假想電位VIRPWR的電晶體M4。在電晶體M1~M4的各柵極上，連接有共用的選擇柵極線Φ，對於電晶體M1~M4的汲極供給+△V。△V供給部220如後所述，在進行所選擇的記憶胞的負的閾值的讀出時，通過選擇柵極線Φ以固定期間使電晶體M1~M4導通，對P阱210、偶數源極線SL_e/奇數源極線SL_o及假想電位VIRPWR供給△V。
圖6是表示在快閃記憶體的各動作時所施加的偏壓電壓的一例的表格。在讀出動作時，對位元線施加某正電壓，對所選擇的字線施加某電壓(例如0V)，對未被選擇的字線施加通過電壓Vpass(例如4.5V)，對選擇柵極線SGD、SGS施加正電壓(例如4.5V)，使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通。在編程(寫入)動作時，對所選擇的字線施加高電壓的編程電壓Vpgm(15V~20V)，對未被選擇的字線施加中間電位(例如10V)，使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，並將與“0”或“1”的資料相應的電位供給至位元線 GBL。在抹除動作時，對區塊內的被選擇的字線施加0V，對P阱施加高電壓(例如20V)，將浮動柵極的電子抽出至基板，由此以區塊為單位來抹除資料。
接下來，對本實施例的快閃記憶體的詳細讀出動作進行說明。控制器150在收到讀出命令時或者在進行抹除驗證時等，執行讀出動作。本例中，對用於驗證記憶胞的負的閾值的讀出、例如用於驗證是否超過資料“1”的負的閾值分佈的下限值Min等的讀出進行說明。而且，頁面讀出動作使用交替地讀出偶數位元線或奇數位元線的方式。
圖7表示本實施例的快閃記憶體的讀出動作時的各部分的波形。時刻T1-T2是被選擇的位元線的預充電期間。此處，設被選擇的位元線為偶數位元線GBL_e，因此，奇數位元線GBL_o為未被選擇的位元線。在預充電期間內，位元線選擇電路200的位元線選擇電晶體BLS導通，偶數選擇電晶體SEL_e導通，奇數選擇電晶體SEL_o斷開，偶數偏壓選擇電晶體YSEL_e斷開，奇數偏壓選擇電晶體YSEL_o導通。而且，對於選擇柵極線SGD，例如施加4.5V，位元線側選擇電晶體TD導通，選擇柵極線SGS仍保持0V，源極線側選擇電晶體TS斷開。讀出放大器172供給固定的預充電電壓，該預充電電壓經由位元線選擇電晶體BLS而預充電至偶數位元線GBL_e。具體而言，在期間Tp內，將電荷預充電至偶數位元線GBL_e。另一方面，對於假想電位VIRPWR供給0V，奇數位元線GBL_o耦合於接地電平。
在時刻T2，位元線選擇電晶體BLS斷開，對偶數位元線GBL_e的預充電結束。而且，在時刻T2，△V供給部220通過選擇柵極線Φ而使電晶體M1~M4導通，對P阱210、偶數源極線SL_e/奇數源極線SL_o及未被選擇的位元線即奇數位元線GBL_o供給+△V。該△V電壓是根據應驗證的記憶胞的負的閾值而設定。當對P阱210及偶數源極線SL_e供給△V時，源極線側選擇電晶體TS的n型的源極與P阱210處於同電位，不在其中形成順向偏壓。而且，當對P阱210施加△V時，偶數位元線GBL_e的電位通過與P阱的電容耦合而上升，進而，也通過與被施加有△V的鄰接的奇數位元線GBL_o的電容耦合而升壓。其結果，偶數位元線GBL_e的電壓升壓至預充電電壓+△V左右為止。伴隨偶數位元線GBL_e的升壓，選擇柵極線SGD也升壓至4.5V+△V。
接下來，在時刻T3，對於源極線側選擇電晶體TS的選擇柵極線SGS，例如施加4.5V+△V，源極線側選擇電晶體TS導通。此時，被選擇的記憶胞的各部分的偏壓電壓如下。汲極電壓=預充電電壓+△V，源極=△V，背柵極(P阱)=△V，控制柵極=0V。此種偏壓電壓與施加有下述電壓實質上相同，即，汲極=預充電電壓，源極=0V，背柵極(P阱)=0V，控制柵極=-△V。換言之，若被選擇的記憶胞的負的閾值小於-△V，則被選擇的記憶胞導通，若負的閾值大於-△V，則被選擇的記憶胞為非導通，恰好以-△V讀出被選擇的記憶胞的負的閾值的狀態。
若被選擇的記憶胞導通，則偶數位元線GBL_e的電位放 電至偶數源極線SL_e，若被選擇的記憶胞不導通，則偶數位元線GBL_e的電位不放電而維持其電位。在時刻T4，向偶數源極線SL_e放電的偶數位元線GBL_e與未放電的偶數位元線GBL_e之間的電位差充分擴大。在此時刻T4，由△V供給部220所進行的△V的供給停止，電晶體M1~M4斷開。其結果，P阱210、偶數源極線SL_e/奇數源極線SL_o、假想電位VIRPWR通過未圖示的電路而耦合於0V。在緊跟著時刻T4之後的時刻T5，源極線側選擇電晶體TS斷開，偶數位元線GBL_e的放電結束。時刻T4-T6規定讀出放大器172的可讀出期間Ts，時刻T3-T5規定被選擇的位元線的可放電期間Td。由△V供給部220所進行的△V的供給至少在使讀出放大器的讀出(sensing)開始之前恢復到0V。這樣，進行偶數位元線的記憶胞的負的閾值電壓的讀出。當偶數位元線的讀出結束時，接下來通過與所述同樣的方法來進行奇數位元線的讀出。
如此，根據本實施例，無須使用負電壓產生電路，而且無須形成三阱結構，便可進行記憶胞的負的閾值電壓的讀出。由此，能夠削減用於負電壓產生電路或三阱結構的專用面積，從而能夠實現晶片尺寸的小型化、高集成化。而且，如後所述，通過將本實施例的讀出方式適用于抹除時的抹除驗證，從而能夠進行控制，以使資料“1”的閾值分佈的下限值Min不會成為固定以上。
另外，△V供給部220的△V的大小可根據應驗證的記 憶胞的負的閾值來適當選擇。例如，△V供給部220可使用由內部電壓產生電路190所生成的△V。
而且，所述實施例中，採用了將源極線分為偶數源極線SL_e與奇數源極線SL_o的結構，但並不限於此，也可為源極線共同連接於偶數位元線GBL_e及奇數位元線GBL_o的結構。
圖8(A)、圖8(B)、圖8(C)是表示本實施例的施加有偏壓電壓時的記憶胞的閾值分佈的偏移的曲線圖。曲線圖A(以◆表示)是進行以往的頁面讀出(1頁面=2KB)時的閾值分佈，此時，不供給△V的電壓(即，△V=0V)。曲線圖B(以■表示)、C(以▲表示)、D(以×表示)如本實施例般，表示對P阱、源極線SL及未被選擇的位元線分別施加有△V=1.0V、0.5V、1.5V時的閾值分佈的測定結果。例如，當施加有△V=0.5V時，閾值分佈偏移0.5V。這意味著，視△V的電壓，記憶胞的柵極電壓可變△V。圖8(B)表示△V=0.0V、0.5V、1.0V、1.5V時的柵極電壓Vg與閾值Vth的分佈，可知柵極電壓Vg/閾值分佈視△V的電壓而偏移。圖8(C)對以往的讀出與本實施例的讀出的一例進行比較。在通常的讀出中，當想要讀出包含-0.5V為止的負的閾值的閾值分佈的下限值時，若△V=0.5V以上(例如△V=+1.0V)，則可獲取從Vg=0.5V開始的Vg分佈，若下限值為Vg=0.5V，如果換算成閾值Vth，則可知閾值Vth為-0.5V。
接下來，對本發明的實施例的另一優選例進行說明。本實施例的讀出方法是在快閃記憶體的抹除驗證中實施。圖9表示 本實施例的快閃記憶體中的抹除動作的流程。控制器150在收到抹除命令等時，開始抹除動作(S100)。字線選擇電路160選擇應抹除的區塊(S102)，對所選擇的區塊的字線施加0V(S104)，且將由內部電壓產生電路190所生成的抹除脈衝Ps施加至P阱210(S106)。抹除脈衝Ps的施加例如通過由控制器150所控制的抹除脈衝施加電路(圖中省略)來執行。在抹除脈衝Ps的施加後，進行驗證抹除格的閾值是否為某值以下的抹除驗證(S108)。該抹除驗證是在通常的讀出動作時的偏壓條件下進行，對資料“1”的閾值分佈的上限值是否為0V以下進行驗證。若抹除格的閾值為某值以下，則判定為合格(S110)，因此抹除脈衝的施加結束。另一方面，若抹除格的閾值為某值以上，則判定為不合格(S110)。當判定為不合格時，生成對前次的抹除脈衝Ps的電壓增加了△V的抹除脈衝Ps，將該抹除脈衝Ps施加至被選擇的區塊(S112)。
在步驟S110中，若判定資料“0”的下限值為合格，則接下來進行資料“1”的閾值分佈的下限值的驗證(S114)。在下限值的驗證中，如上所述，對P阱、源極線SL及未被選擇的位元線施加+△V，正如對柵極施加有-△V的負電壓般，進行記憶胞的負的閾值的讀出。若抹除格的閾值為對下限值加以規定的值以上，則判定為不合格(S116)，對判定為不合格的抹除格進行軟編程(S118)。通過對抹除格的控制柵極施加固定的正脈衝，抹除格的閾值略微朝正方向偏移。通過實施此種抹除格的下限值的驗證，能夠縮窄資料“1”的負的閾值分佈幅度。
接下來，對將本實施例適用於記憶胞記憶多值資料的快閃記憶體的情況進行說明。本實施例的讀出方法能夠讀出記憶胞的負的閾值，因此能夠如圖10(A)般設定多位元資料的閾值分佈。即，可將資料“11”的閾值、資料“10”的閾值分別設定為負值，將資料“01”的閾值、資料“00”的閾值分別設定為正值。當無法進行記憶胞的負的閾值的讀出時，必須如圖10(B)般，將資料“10”、“01”、“00”的閾值設定為正值，這些閾值分佈幅度之間的界限M變窄，用於設定該界限的編程序列變得繁瑣，同時，資料的可靠性也下降。另一方面，若增大資料“00”的上限值，則在驗證時對記憶胞的柵極施加的電壓變大，有時會向針對記憶胞的浮動柵極注入通道熱電子(channel hot electron)，從而造成閾值發生變動。因此，資料“00”的閾值的上限受到限制。如本實施例般，通過將資料“11”、“10”的閾值設為負值，能夠增大資料“01”、“00”的閾值分佈幅度的界限M，從而能夠提高資料的可靠性。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內可進行各種變形、變更。
172‧‧‧讀出放大器
200‧‧‧位元線選擇電路
210‧‧‧P阱
220‧‧‧△V供給部
BLS‧‧‧位元線選擇電晶體
GBL_e‧‧‧偶數位元線
GBL_o‧‧‧奇數位元線
M1~M4‧‧‧電晶體
N1‧‧‧共用節點
NU‧‧‧NAND串單元
SEL_e‧‧‧偶數選擇電晶體
SEL_o‧‧‧奇數選擇電晶體
Φ‧‧‧選擇柵極線
SL_e‧‧‧偶數源極線
SL_o‧‧‧奇數源極線
VIRPWR‧‧‧假想電位
YSEL_e‧‧‧偶數偏壓選擇電晶體
YSEL_o‧‧‧奇數偏壓選擇電晶體

Claims (16)

  1. 一種反及型快閃記憶體的讀出方法，所述反及型快閃記憶體的讀出方法是將電壓預充電至所選擇的位元線，並且對被選擇的字線施加用於判定記憶胞的閾值的電壓，且對未被選擇的字線施加無論記憶胞的狀態如何均使記憶胞導通的電壓，將經預充電的被選擇的位元線電性耦合於源極線而使被選擇的位元線放電後，偵測被選擇的位元線的電壓，所述反及型快閃記憶體的讀出方法的特徵在於包括如下步驟：在所述被選擇的位元線的預充電後，以固定期間對所述源極線、形成有所選擇的記憶胞的P阱及與被選擇的位元線鄰接的未被選擇的位元線施加正電壓。
  2. 如申請專利範圍第1項所述的反及型快閃記憶體的讀出方法，其中，所述被選擇的位元線的放電是在施加有所述正電壓之後開始，所述正電壓的施加是在偵測被選擇的位元線的電壓之前停止。
  3. 如申請專利範圍第1項所述的反及型快閃記憶體的讀出方法，其中，所述正電壓是根據應讀出的記憶胞的負的閾值而設定。
  4. 如申請專利範圍第1項所述的反及型快閃記憶體的讀出方法，其中，施加所述正電壓的步驟是將所述源極線、所述P阱及所述未被選擇的位元線予以短路，並對所述源極線、所述P阱及所述未被選擇的位元線同時施加正電壓。
  5. 如申請專利範圍第1項所述的反及型快閃記憶體的讀出方 法，其中，施加所述正電壓的步驟是使與所述源極線、所述P阱及所述未被選擇的位元線分別並聯連接的多個電晶體導通，並對所述多個電晶體的其中一個電極施加所述正電壓。
  6. 如申請專利範圍第1項所述的反及型快閃記憶體的讀出方法，其中，當所述被選擇的位元線為奇數位元線時，未被選擇的位元線為偶數位元線，當所述被選擇的位元線為偶數位元線時，未被選擇的位元線為奇數位元線。
  7. 如申請專利範圍第1項所述的反及型快閃記憶體的讀出方法，其中，所述反及型快閃記憶體的讀出方法是為了對抹除時的負的閾值分佈的下限值進行驗證而執行。
  8. 如申請專利範圍第7項所述的反及型快閃記憶體的讀出方法，其中，所述反及型快閃記憶體的讀出方法是在對抹除時的負的閾值分佈的上限值進行了驗證之後執行。
  9. 一種反及型快閃記憶體，具有形成有多個反及串的記憶體陣列，所述反及型快閃記憶體的特徵在於包括：讀出元件，將讀出電壓預充電至所選擇的位元線，並且對被選擇的字線施加用於判定記憶胞的閾值的電壓，且對未被選擇的字線施加無論記憶胞的狀態如何均使記憶胞導通的電壓，將經預充電的被選擇的位元線電性耦合至源極線而使被選擇的位元線放電後，偵測被選擇的位元線的電壓；以及施加元件，當所述讀出元件執行時，在所述被選擇的位元線的預充電後，以固定期間對所述源極線、形成有所選擇的記憶胞 的P阱及與被選擇的位元線鄰接的未被選擇的位元線施加正電壓。
  10. 如申請專利範圍第9項所述的反及型快閃記憶體，其中，所述被選擇的位元線的放電是在施加有所述正電壓之後開始，所述正電壓的施加是在偵測被選擇的位元線的電壓之前停止。
  11. 如申請專利範圍第9項所述的反及型快閃記憶體，其中，所述正電壓是根據應讀出的記憶胞的負的閾值而設定。
  12. 如申請專利範圍第9項所述的反及型快閃記憶體，其中，所述施加元件將所述源極線、所述P阱及所述未被選擇的位元線予以短路，並對所述源極線、所述P阱及所述未被選擇的位元線同時施加正電壓。
  13. 如申請專利範圍第9項所述的反及型快閃記憶體，其中，所述施加元件包含與所述源極線、所述P阱及所述未被選擇的位元線分別並聯連接的多個電晶體，所述施加元件經由與所述多個電晶體的柵極共同連接的選擇信號來使所述多個電晶體同時導通，且對所述多個電晶體的其中一個電極施加所述正電壓。
  14. 如申請專利範圍第9項所述的反及型快閃記憶體，其中，當所述被選擇的位元線為奇數位元線時，未被選擇的位元線為偶數位元線，當所述被選擇的位元線為偶數位元線時，未被選擇的位元線為奇數位元線。
  15. 如申請專利範圍第9項所述的反及型快閃記憶體，其中，所述讀出元件是在抹除驗證時執行。
  16. 如申請專利範圍第9項所述的反及型快閃記憶體，其中， 記憶胞能夠記憶多位元資料，記憶在記憶胞中的至少第1資料的第1閾值及第2資料的第2閾值被設定為負電壓。
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