TWI527035B - 半導體記憶體裝置及其控制方法 - Google Patents

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TWI527035B
TWI527035B TW102112893A TW102112893A TWI527035B TW I527035 B TWI527035 B TW I527035B TW 102112893 A TW102112893 A TW 102112893A TW 102112893 A TW102112893 A TW 102112893A TW I527035 B TWI527035 B TW I527035B
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石井紘之
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Description

半導體記憶體裝置及其控制方法
本文中所闡述之實施例一般而言係關於一種半導體記憶體裝置及一種用於該半導體記憶體裝置之控制方法。
在一NAND型快閃記憶體中之一寫入操作期間，電子由於FN(福勒諾德海姆(Fowler Nordheim))穿隧電流而透過一隧道絕緣膜自基板注入至一浮動閘極中。在此程序期間之電子有時導致隧道絕緣膜之性質之劣化。
本發明之實施例提供一種最小化由於電子移動進及移動出一記憶體胞之一電荷儲存層所導致之一隧道絕緣膜中之劣化效應之高品質半導體記憶體裝置。
根據一實施例之一半導體記憶體裝置包含：複數個記憶體胞；及一控制電路，其經組態以在對一選定記憶體胞執行一程式化驗證操作之前將一初始位準之一程式化電壓施加至該選定記憶體胞之一控制電極且然後若干次地施加一經增加位準之程式化電壓，每次不減小施加至該控制電極之該程式化電壓。另外，該控制電路可進一步經組態以在對一選定記憶體胞執行一抹除驗證操作之前將一初始位準之一抹除電壓施加至該選定記憶體胞之一控制電極且然後若干次地施加一經 增加位準之抹除電壓，每次不減小施加至該控制電極之該抹除電壓。
實施例可提供一種高品質半導體記憶體裝置。
10‧‧‧NAND型快閃記憶體/記憶體
10-1‧‧‧NAND型快閃記憶體/半導體記憶體裝置
11‧‧‧記憶體胞陣列
11-1‧‧‧唯讀記憶體熔絲區域/熔絲區域
12‧‧‧行解碼器
13‧‧‧資料輸入/輸出緩衝器
14‧‧‧資料輸入/輸出端子
15‧‧‧列解碼器
16‧‧‧控制電路
16-1‧‧‧電壓產生電路
16-2‧‧‧迴圈計數器
17‧‧‧控制信號輸入端子
18‧‧‧源極線控制電路
19‧‧‧井控制電路
200‧‧‧p型半導體基板/p基板/半導體基板
201‧‧‧n型井/n井/n型井區域/半導體基板
202‧‧‧p型井/p井/p型井區域/半導體基板
203‧‧‧n+型雜質擴散層/雜質擴散層
204‧‧‧隧道絕緣膜/第一絕緣膜
205‧‧‧電極膜/電荷累積膜/電荷累積層
206‧‧‧絕緣膜/閘極絕緣膜/第二絕緣膜
207‧‧‧電極/電極膜/控制閘極電極/控制電極/控制閘極電極膜/閘極電極
208‧‧‧層間絕緣膜
A-A‧‧‧線
AA‧‧‧元件區域/作用區域
BL0至BL q-1‧‧‧位元線
CP1‧‧‧接觸栓塞
CP2‧‧‧接觸栓塞
MT‧‧‧記憶體胞電晶體/記憶體胞/選定記憶體胞
S‧‧‧計數
S+1‧‧‧最小計數/最小次數
S+x‧‧‧最大計數/最大次數
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇閘極電晶體/選擇電晶體/元件隔離區域
ST2‧‧‧選擇閘極電晶體/選擇電晶體
T‧‧‧第三預設計數
T+1‧‧‧最小計數/最小次數
T+y‧‧‧最大計數/最大次數
VERA抹除電壓/抹除驗證電壓
VERA0‧‧‧抹除電壓/初始抹除電壓
VRGM0‧‧‧程式化電壓/初始程式化電壓/第一程式化電壓
Vth0‧‧‧臨限值電壓
Vth1‧‧‧臨限值電壓
VVER‧‧‧驗證電壓
WL0至WL n-1‧‧‧字線
Δte‧‧‧週期
Δtp‧‧‧週期
Δtv‧‧‧週期
ΔVERA‧‧‧增量電壓
ΔVPGM‧‧‧增量/電壓增量/程式化電壓增量/步升增量
圖1係示意性地展示根據一第一實施例之一NAND型快閃記憶體之一基本結構之一方塊圖。
圖2係示意性地展示第一實施例之記憶體胞陣列之基本結構之一方塊圖。
圖3係圖2中所展示之多個記憶體區塊當中之一個記憶體區塊之一例示性電路之一電路圖。
圖4係示意性地展示根據第一實施例之記憶體胞陣列之基本構造之一平面圖。
圖5係沿著A-A線截取之圖4之一剖面。
圖6係展示一記憶體胞電晶體之一臨限值與記憶體胞電晶體之存在之一概率之間的一關係之一圖表。
圖7係展示程式化電壓之施加之次數與藉由程式化電壓之施加完成其寫入操作之記憶體胞之間的一關係之一圖表。
圖8係展示根據此實施例之一NAND型快閃記憶體之一寫入操作之一流程圖。
圖9係示意性地展示根據此實施例之NAND型快閃記憶體之一程式化電壓之一施加方法之一圖表。
圖10係示意性地展示一習用NAND型快閃記憶體之程式化之一施加方法之一圖表。
圖11係示意性地展示根據一第二實施例之NAND型快閃記憶體之一基本構造之一方塊圖。
圖12係示意性地展示根據第二實施例之NAND型快閃記憶體之寫入操作之一流程圖。
圖13係展示程式化電壓之施加之次數與藉由程式化電壓之施加完成其寫入操作之記憶體胞之間的一關係之一圖表。
圖14係展示抹除電壓之施加之次數與藉由抹除電壓之施加完成其抹除操作之記憶體胞之間的一關係之一圖表。
圖15係展示關於在根據一第三實施例之NAND型快閃記憶體之資料抹除期間之操作之一大體闡釋之一流程圖。
圖16係示意性地展示根據第三實施例之NAND型快閃記憶體之一抹除電壓之一施加方法之一圖表。
圖17係示意性地展示一習用NAND型快閃記憶體之抹除電壓之施加方法之一圖表。
一般而言，將參考各圖詳細闡述各實施例。此處，使相同符號用於具有相同功能或結構之構造元件。將僅在必要時使用重複闡釋。而且，下文中所闡釋之每一實施例係用以體現該實施例之技術原理之裝置及方法之一實例。技術原理不規定構造部件之材料、形狀、構造及配置。因此，可在專利申請案之範疇內以各種方式更改各實施例之技術原理。
(第一實施例) <1.1結構> <1.1.1 NAND型快閃記憶體之總體結構>
將參考圖1闡釋第一實施例之NAND型快閃記憶體之結構。圖1係示意性地展示第一實施例之NAND型快閃記憶體10之一基本結構之一方塊圖。
如圖1中所展示，一NAND型快閃記憶體10配備有一記憶體胞陣列11、一行解碼器12、一資料輸入/輸出緩衝器13、一資料輸入/輸出端子14、一列解碼器15、一控制電路16、一控制信號輸入端子17、一 源極線控制電路18及一井控制電路19。
記憶體胞陣列11包含多個位元線BL、多個字線WL及源極線SL。此記憶體胞陣列11由多個區塊BLK(其中可電重寫之記憶體胞電晶體(亦稱為記憶體胞)MT以矩陣之形式配置)組成。每一記憶體胞電晶體MT(舉例而言)具有包含一控制電極及一電荷累積層(舉例而言，一浮動閘極電極)之一分層閘極且取決於藉由注入至浮動閘極電極中之電荷量判定之電晶體之臨限值之改變而儲存二進制或多值資料。而且，每一記憶體胞電晶體MT可具有將電子陷獲於氮化膜中之MONOS(金屬-氧化物-氮化物-氧化物-矽)結構。
係記憶體胞陣列11上之規定區域之ROM熔絲區域(亦稱作熔絲區域)11-1儲存記憶體10之初始化及其他所必需之各種預設值。在記憶體10之開啟電源(接通電源)週期期間，由控制電路16自動讀取儲存於ROM熔絲區域11-1內之各種預設值。儲存於ROM熔絲區域11-1內之各種預設值係(舉例而言)電壓設定資料、在寫入操作期間使用之程式化電壓或在抹除操作期間使用之抹除電壓之連續施加之次數(亦稱作預設值等等)及其他。由自動讀取此等各種預設值之控制電路16執行記憶體10之初始化。電壓設定資料指代用於寫入及抹除操作之脈衝電壓之脈衝寬度及脈衝高度。控制電路16根據此等電壓設定資料在電壓產生電路16-1中產生電壓等。ROM熔絲區域11-1亦可針對寫入及抹除操作之次數儲存步升之數目。
行解碼器12具有：一感測放大器(未展示)，其感測放大記憶體胞陣列11內之位元線BL之電壓；一資料記憶體電路(未展示)，其用於鎖存資料以執行寫入操作；等等。行解碼器12透過位元線BL讀取記憶體胞陣列11內之記憶體胞之資料，透過位元線BL偵測記憶體胞之狀態，且藉由將寫入控制電壓施加至記憶體胞而將資料寫入至記憶體胞中。
而且，行解碼器12選擇行解碼器12內之一資料記憶體電路，且透過資料輸入/輸出緩衝器13將記憶體胞之資料自資料輸入/輸出端子14輸出至外部部件(主機)。
資料輸入/輸出緩衝器13自資料輸入/輸出端子14接收儲存於由行解碼器12選擇之資料記憶體電路中之資料。而且，資料輸入/輸出緩衝器13透過資料輸入/輸出端子14將資料輸出至外部部件。
除寫入資料以外，資料輸入/輸出端子14亦接收諸如寫入、讀取、抹除及狀態前導(lead)之命令及位址。
列解碼器15在資料之讀取、寫入或抹除操作期間選擇區塊BLK且將其他區塊BLK指定為未選定。換言之，列解碼器15將讀取、寫入或抹除操作所必需之電壓施加至記憶體胞陣列11之字線WL以及選擇閘極線SGS及SGD。
源極線控制電路18連接至記憶體胞陣列11。源極線控制電路18控制源極線SL之電壓。
井控制電路19連接至記憶體胞陣列11。此井控制電路19係用以控制記憶體胞電晶體MT形成於其上之半導體基板(井)之電壓。
控制電路16控制記憶體胞陣列11、ROM熔絲區域11-1、行解碼器12、資料輸入/輸出緩衝器13、列解碼器15、源極線控制電路18及井控制電路19。控制電路16包含(舉例而言)增加電源電壓之電壓產生電路16-1。控制電路16藉由電壓產生電路16-1視需要增加電力電壓，且將經增加電壓施加至行解碼器12、資料輸入/輸出緩衝器13、列解碼器15及源極線控制電路18。
控制電路16基於透過控制信號輸入端子17自外側輸入之控制信號(諸如命令鎖存啟用信號(CLE)、位址鎖存啟用信號(ALE)及就緒/忙碌信號(RY/BY))進行控制操作；命令係透過資料輸入/輸出緩衝器13自資料輸入/輸出端子14輸入。換言之，控制電路16基於控制信號及 命令產生用於資料之程式化、驗證操作、讀取及抹除操作之期望電壓，且將該等期望電壓供應給記憶體胞陣列11之每一部分。
<1.1.2記憶體胞陣列之概述>
接下來，將闡釋第一實施例之記憶體胞陣列11之基本結構。圖2係示意性地展示此實施例之記憶體胞陣列11之基本結構之一方塊圖。圖3展示圖2中所展示之多個記憶體區塊(BLOCK 0至BLOCK M)當中之一個記憶體區塊BLK之一電路實例。
如圖2中所展示，記憶體胞陣列11由多個記憶體區塊BLOCK 1至BLOCK m(m係1或大於1之一整數)組成。多個區塊BLOCK 1至BLOCK m沿著位元線BL之方向(沿一行定向)配置。
如圖3中所展示，一個記憶體區塊包含沿著字線WL之方向(沿一列定向)排成一線之多個NAND胞(亦稱作一胞單元、NAND串，等等)。
一個NAND胞包含：多個記憶體胞電晶體(亦稱為記憶體胞)MT，其串聯連接；一選擇閘極電晶體ST1，其在一端處連接至記憶體胞電晶體MT之汲極；及一選擇閘極電晶體ST2，其在另一端處連接至記憶體胞之源極。
記憶體胞電晶體MT具有：一電荷累積層，其形成於半導體基板上，其間具有一閘極絕緣膜；一閘極絕緣膜，其形成於該電荷累積層上；及一控制閘極電極，其形成於該閘極絕緣膜上。此處，記憶體胞電晶體MT之數目不限於八個。其可係16個、32個、64個、128個、256個等等，且因此不受限制。而且，毗鄰記憶體胞電晶體MT共用源極及汲極且以使得選擇閘極電晶體ST1與ST2之間的電流呈一串聯連接之一方式配置。串聯連接之記憶體胞電晶體MT之一端處之汲極區域連接至選擇閘極電晶體ST1之源極區域，且另一端處之源極區域連接至選擇閘極電晶體ST2之汲極區域。
位元線BL 0至BL q-1(q係1或大於1之一整數)分別連接至選擇閘極電晶體ST1之汲極。源極線SL連接至選擇閘極電晶體ST2之源極。此處，關於位元線BL0至BL q-1，當不必區分該等位元線時，該等位元線將稱為位元線BL。而且，未必總是具有選擇電晶體ST1及ST2兩者。可利用僅一個選擇電晶體，只要可能選擇NAND胞即可。
字線WL0至WL n-1(n係1或大於1之一整數)沿WL方向延伸且藉由沿WL方向排成一線之毗鄰記憶體胞聯合地連接。此處，為簡化闡釋，若不必將字線WL0至WL n-1彼此區分則將該等字線簡稱為字線WL。
選擇閘極線SGD及SGS中之每一者在記憶體胞之選擇電晶體ST1及ST2之閘極電極處聯合地連接。
而且，將資料全部一起寫入至連接至同一字線WL之多個記憶體胞電晶體MT中。此單元稱作頁。此外，在同一列上之多個NAND胞處，將資料全部一起抹除。此單元稱作記憶體區塊。
接下來，將使用圖4闡述具有先前所闡述之結構之記憶體胞陣列11之平面圖。
如圖4中所展示，在p型半導體基板中，以條帶(層)形成之多個元件區域AA(作用區域)沿著垂直於位元線BL之方向之字線WL之方向經提供。在毗鄰元件區域AA之間，形成沿位元線BL之方向延伸之元件隔離區域ST1(淺溝渠隔離)；由此元件隔離區域ST1電分離元件區域AA。
在半導體基板上，沿著字線WL之方向毗鄰多個元件區域AA形成經分層之字線WL以及選擇閘極線SGD及SGS。在其中字線WL與元件區域AA交叉之區域中，形成一記憶體胞電晶體MT。在其中選擇閘極線SGD及SGS與元件區域AA交叉之區域中，分別形成選擇電晶體ST1及ST2。
在沿位元線BL之方向鄰接之字線WL之間、選擇閘極線之間及字線WL與選擇閘極線之間的元件區域AA中，形成待用作記憶體胞電晶體MT以及選擇電晶體ST1及ST2之一源極區域或汲極區域之一雜質擴散層。
形成於沿位元線BL之方向鄰接之選擇閘極線SGD之間的元件區域AA中之雜質擴散層用作選擇電晶體ST1之一汲極區域。在此汲極區域上，形成一接觸栓塞CP1。接觸栓塞CP1在沿位元線BL之方向形成之一層中連接至位元線BL(未展示)。
而且，形成於沿位元線BL之方向鄰接之選擇閘極線SGS之間的元件區域AA中之雜質擴散層用作選擇電晶體ST2之一源極區域。在此源極區域上，形成一接觸栓塞CP2。接觸栓塞CP2連接至源極線SL，圖中未展示此。
接下來，將參考圖5闡釋具有先前所闡述之結構之記憶體胞陣列11之剖面。圖5展示沿著A-A線截取之圖4之剖面。
如圖5中所展示，在一p型半導體基板(p基板)200之表面中，形成一n型井(n井)201。此外，在n型井區域201上，形成一p型井(p井)202。此處，p型半導體基板200、n型井區域201及p型井區域202亦可簡稱作半導體基板200至202。
在p型井區域202之作用區域AA(圖4)上，形成用作一隧道絕緣膜204(舉例而言，一個氧化矽膜)之組件。在隧道絕緣膜204上，形成具有一記憶體胞電晶體MT以及選擇電晶體ST1及ST2之一閘極結構。記憶體電晶體MT處之隧道絕緣膜204用作電子穿隧經過之一隧道膜。
記憶體胞電晶體MT之閘極結構具有一分層結構。換言之，其具備形成於隧道絕緣膜204上之一電極膜205、形成於電極膜205上之一絕緣膜206及形成於絕緣膜206上之一電極207。電極膜205用作累積電荷之一電荷累積層。絕緣膜206起作用以將電荷含納於電極膜205中。 電極膜207用作一控制閘極(字線WL)。
在下文中，記憶體胞電晶體MT之電極膜205、絕緣膜206及電極膜207可分別稱為電荷累積膜205、閘極絕緣膜206及控制閘極電極207。電荷累積膜205在每一記憶體胞電晶體MT處係分開的。閘極絕緣膜206及控制電極207聯合地連接於沿著字線WL之方向毗鄰之記憶體胞電晶體MT之間。換言之，除沿著字線之方向之毗鄰元件絕緣區域以外，每一記憶體胞電晶體MT之控制閘極電極膜207亦聯合地連接於毗鄰作用區域AA之間。
選擇電晶體ST1及ST2之閘極結構配備有形成於隧道絕緣膜204上之電極膜205、形成於電極膜205之部分上之絕緣膜206以及形成於絕緣膜206及電極膜205之部分上之電極膜207。在選擇電晶體ST1及ST2之結構中，電極膜205之部分電連接至電極膜207。此處，為了方便起見，電極膜207亦稱作一閘極電極207。在選擇電晶體ST1及ST2中，沿著字線WL之方向毗鄰之閘極電極207彼此連接。另外，閘極電極207用作選擇閘極線SGS及SGD。
而且，在p型半導體基板200之位於閘極電極之間的表面上，形成一n+型雜質擴散層203。N+型雜質擴散層203由毗鄰電晶體共用且用作一源極(S)或一汲極(D)。毗鄰源極與汲極之間的區域(亦即，在閘極電極正下方之區域)用作成為用於電子之一轉移區域之一通道區域。記憶體胞電晶體MT以及選擇電晶體ST1及ST2形成有此等閘極電極、n+型雜質擴散層203及通道區域。
此外，在p型半導體基板200上，形成一層間絕緣膜208以覆蓋記憶體胞電晶體MT以及選擇電晶體ST1及ST2。在層間絕緣膜208中，形成到達源極側上之選擇電晶體ST2之雜質擴散層(源極)203之接觸栓塞CP2。
而且，在層間絕緣膜208中，形成到達汲極側上之選擇電晶體ST 之雜質擴散層(汲極203)之接觸栓塞CP1。
<1.1.3關於記憶體胞電晶體MT之臨限值之分佈>
將參考圖6闡釋記憶體胞電晶體MT之臨限值之分佈。在圖6中，臨限值記錄於水平軸上，且記憶體胞電晶體MT之存在概率記錄於垂直軸上。
如圖6中所展示，每一記憶體胞電晶體MT可留存(舉例而言)具有2個位階之一資料(一個位元之資料)。換言之，記憶體胞電晶體MT可依自最低臨限值電壓(Vth)起之上升次序留存兩個種類之資料，即「1」及「0」。
記憶體胞電晶體MT處之針對資料「1」之臨限值電壓Vth0滿足Vth0<V01。針對資料「0」之臨限值電壓Vth1滿足V01<Vth1。以此方式，記憶體胞電晶體MT可根據臨限值留存一個位元之資料「0」或資料「1」。此臨限值電壓藉由將電荷注入至電荷累積層中或藉由自電荷累積層提取電荷而改變。
另外，可使記憶體胞電晶體MT保持四個以上值。在此實施例中，舉例而言，若記憶體胞電晶體MT保持資料「1」，則記憶體胞電晶體MT被置於資料抹除狀態中；若記憶體胞電晶體MT保持資料「0」，則記憶體胞電晶體被置於資料寫入狀態中。
<1.2第一實施例之半導體記憶體裝置之寫入操作>
將在下文中闡釋第一實施例之半導體記憶體裝置之寫入操作。連接至選定字線及選定位元線之記憶體胞電晶體MT(即，待程式化之記憶體胞電晶體MT)亦可稱為選定胞；連接至未選定字線或未選定位元線之記憶體胞電晶體MT(即，非待程式化之記憶體胞電晶體MT)亦可稱為未選定胞。
如先前所提及，對連接至同一字線之全部記憶體胞電晶體MT(一個頁)全部一起執行寫入操作。而且，依自處於抹除狀態之記憶體 區塊中之最靠近於選擇閘極線SGS之記憶體胞電晶體MT起之次序執行寫入操作。在下文中，其中藉由給予控制閘極與通道之間的電位差以將一電荷注入至電荷累積層而提高記憶體胞電晶體MT之臨限值之操作稱作「程式化」。藉由多次執行此程式化，將記憶體胞電晶體MT之臨限值提高至期望值，且執行寫入操作。另外，多次將程式化電壓施加至選定胞所屬之字線WL。如稍後所闡釋，此程式化電壓在重複電壓施加時對應於電壓施加之次數而遞增地變大。在下文中，當不區分程式化電壓時，該等程式化電壓將簡稱作程式化電壓VPGM。
此處，在一認證檢查之實例中，此實施例之半導體記憶體裝置提前執行寫入操作等。如圖7中所展示，若控制電路16對一正常記憶體胞執行寫入操作，則用於將資料寫入至一正常胞中之最小計數將係S+1，且最大計數將係S+x(x係1或大於1之一整數)。在此情形中，ROM熔絲區域11-1將不足以將資料寫入至一正常胞中之程式化之次數儲存為第一預設計數(寫入迴圈計數)。根據此實施例，ROM熔絲區域11-1將係比用於將資料寫入至一正常胞中之最小計數小一個計數之S儲存為第一預設計數。此處，第一預設計數基本上係不足以將資料寫入至一正常記憶體胞中之程式化計數之數目。然而，舉例而言，第一預設計數可係將資料寫入至一正常記憶體胞中之最小計數。
此外，待程式化之記憶體胞電晶體MT連接至其之位元線係選定位元線。不必待程式化(舉例而言，此由於臨限值已上升至期望值等等)之記憶體胞電晶體MT連接至其之位元線稱作未選定位元線。
圖8係寫入操作之一流程圖。基於自一外部部件接收寫入命令之控制電路16之控制執行寫入序列連同此流程圖。圖9係示意性地展示在圖8中之寫入操作期間施加至字線WL之程式化電壓之一圖式。
在圖9中，VPGM0至VPGM(S-1)中之每一者展示第一次至第S次之程式化電壓。程式化電壓VPGM0之值對應於程式化電壓之初始值。而 且，ΔVPGM係每當重複程式化時添加至初始程式化電壓之程式化電壓之一增量。在此實施例中，ΔVPGM經設定處於不取決於迴圈計數之一恆定值。每當重複程式化電壓之施加時此增量ΔVPGM添加至程式化電壓。換言之，該程式化電壓係：初始程式化電壓VPGM0+電壓增量ΔVPGM×(迴圈計數-1)。
[步驟S1001]
控制電路16在週期Δtp期間透過列解碼器15將第一程式化電壓VPGM0施加至選定胞所屬之字線WL(程式化(第一次))。此第一程式化電壓VPGM0之量儲存於ROM熔絲區域11-1中。
[步驟S1002]
接下來，控制電路16判定程式化電壓VPGM之施加之次數(亦僅稱作程式化計數)是否到達如在ROM熔絲區域11-1中所設定之第S次(第一設定計數)。
[步驟S1003]
在步驟S1002處，若控制電路16判定程式化計數(舉例而言，X次(X係1或大於1之一整數))未到達第S次(S係1或大於1之一整數)，則其透過列解碼器15將藉由將程式化電壓之(增加電壓達)增量ΔVPGM添加至在第X次處之程式化電壓VPGM(X-1)而獲得之程式化電壓VPGMX(=VPGM(X-1)+ΔVPGM)施加至選定字線WL。在彼操作之後，控制電路16執行步驟S1002。
[步驟S1004]
在步驟S1002處，若控制電路16判定程式化計數已到達第S次，則其認證此等記憶體胞之臨限值是否超過寫入驗證電壓。換言之，控制電路16在週期Δtv期間對選定胞執行驗證操作。控制電路16藉由執行此驗證操作且判定選定胞是通過還是失敗而判定是否已將資料寫入至選定胞中。更具體而言，控制電路16藉由透過列解碼器15將驗證電 壓VVER施加至選定字線WL而做出判定。
當記憶體胞之臨限值超過驗證電壓VVER時，其終止寫入程序。換言之，在步驟S1004處，若控制電路16透過驗證操作判定選定胞已通過(亦即，判定將資料寫入至選定胞中)，則控制電路16終止對選定胞之寫入操作。
[步驟S1005]
在步驟S1004處，若控制電路16藉由驗證操作判定選定胞已失敗(亦即，判定未將資料寫入至選定胞中)，則控制電路16透過列解碼器15將藉由將程式化電壓之(增加電壓達)增量ΔVPGM添加至第Y次(S或大於S之一整數)之程式化電壓VPGM(Y-1)而獲得之程式化電壓VPGMY(=VPGM(Y-1)+ΔVPGM)施加至選定字線WL。在彼操作之後，控制電路16執行步驟S1004。
<1.3第一實施例之半導體記憶體裝置之寫入操作之效應>
根據第一實施例，半導體記憶體裝置配備有：一記憶體部分(記憶體胞陣列11)，其具有包含形成於半導體基板202上之第一絕緣膜204、形成於第一絕緣膜204上之電荷累積層205、形成於電荷累積層205上之第二絕緣膜206及形成於第二絕緣膜206上之控制電極207之一閘極結構；及一ROM熔絲區域11-1，其形成於該記憶體部分內側且留存至少第一預設計數。而且，該半導體記憶體裝置配備有一控制電路16，控制電路16在將資料寫入至選自多個記憶體胞MT之記憶體胞MT中時施加程式化電壓且根據施加之次數每次遞增地增加一規定量至選定記憶體胞MT之控制電極207直至其到達第一預設計數；當程式化電壓至控制電極207之施加之次數已到達第一預設計數時，其對該選定記憶體胞MT執行驗證操作；且若在驗證操作期間判定未將資料寫入至該選定記憶體胞MT中，則其將程式化電壓施加至控制電極207。
以此方式，第一實施例中所闡釋之半導體記憶體裝置在步升寫 入操作期間跳過驗證且使脈衝波形(程式化電壓)成為一逐階段或逐步形式。換言之，在寫入操作期間，其直至已做出一選用計數才進行驗證操作且連續執行程式化。
將使用圖10闡釋習用NAND型快閃記憶體之寫入操作。
如圖10中所展示，在比較性實例中之寫入操作期間，控制部件重複程式化操作及驗證操作直至將資料寫入至選定胞中。具體而言，控制部件在第一程式化操作之後執行驗證操作；若其判定已發生一失敗，則其藉由使用藉由將ΔVPGM添加至程式化電壓(第一計數)VPGM0而獲得之程式化電壓(第二計數)VPGM1執行第二程式化操作。控制部件重複該操作直至其執行驗證操作且判定選定胞已通過。
然而，在根據第一實施例之寫入操作中，未將資料寫入至一正常記憶體胞中達S次經程式化，因此將資料寫入至選定胞中之最小計數係S+1。因此，考量到在第S+1程式化之後之驗證操作(第二次)，在第S+1程式化處完成至選定胞中之資料寫入所需之時間係(S+1)×Δtp+2×Δtv。另一方面，如在比較性實例中，若剛好在每一程式化之後執行驗證操作，則必要時間係(S+1)×(Δtp+Δtv)。此比第一實施例中所闡釋之寫入操作長(S-1)×Δtv。
以此方式，可能藉由連續執行程式化達尚未將資料寫入至一正常胞中之次數且在彼操作之後執行驗證操作而顯著縮短寫入操作所需之時間。
此處，根據第一實施例，由於可縮短資料寫入操作之持續時間，因此亦可能藉由(舉例而言)減小初始寫入電壓或以步升增量提供寫入電壓而使用所節省時間緩慢地寫入來執行一較可靠寫入操作。
藉助根據該實施例之延時驗證操作所節省之時間亦可用於程式化操作。舉例而言，可能使在寫入操作之開始處施加至選定字線WL之程式化電壓VPGM0小於此實施例中之程式化電壓V PRG0。此可增加 將資料寫入至一正常記憶體胞中所需之計數。然而，程式化電壓VPGM0愈小，愈可抑制對記憶體胞電晶體MT之隧道絕緣膜204(參見圖5)之損壞。
根據此實施例，亦可能使ΔVPGM(步升增量)之值小於習用值。在此情形中亦如在先前所闡述之情形中，程式化之次數將增加，但可抑制對記憶體胞電晶體MT之隧道絕緣膜204之損壞。
(第二實施例)
將闡釋根據一第二實施例之半導體記憶體裝置。根據第二實施例之半導體記憶體裝置與第一實施例之半導體記憶體裝置之不同之處在於：其進一步配備有用以基於第一預設計數何時適當地改變而計數寫入及抹除操作以及記憶體胞中之其他操作之次數之一迴圈計數器。此處，省略重複詳細闡述，此乃因基本結構及寫入操作之方法與先前在第一實施例中所闡述之基本結構及寫入操作之方法相同。
<2.1 NAND型快閃記憶體之總體結構>
將參考圖11闡釋第二實施例之NAND型快閃記憶體10-1之結構。圖11係示意性地展示第二實施例之NAND型快閃記憶體10-1之基本結構之一方塊圖。
如圖11中所展示，控制電路16進一步配備有迴圈計數器16-2。迴圈計數器16-2記錄將資料寫入至記憶體胞電晶體MT中或自記憶體胞電晶體MT抹除資料之次數且儲存一規定記憶體區域(舉例而言，記憶體胞陣列11)中之計數結果。
而且，在ROM熔絲區域11-1中，留存在稍後所論述之操作期間待由控制電路16使用之第二預設計數。此第二預設計數係寫入資料所需之程式化之次數減小所達的寫入或抹除操作之總次數。在半導體記憶體裝置之一認證檢查等等中遞送此第二預設計數。
<2.2第二實施例之半導體記憶體裝置之寫入操作>
將闡釋根據第二實施例之半導體記憶體裝置之寫入操作。圖12係示意性地展示第二實施例之半導體記憶體裝置之寫入操作之一流程圖。
[步驟S1101]
首先，控制電路16藉由使用迴圈計數器16-2量測迄今為止已對選定胞執行之寫入及抹除操作之次數。然後，控制電路16判定所量測結果是否匹配如在ROM熔絲區域11-1中所設定之第二預設計數。
[步驟S1102]
在步驟S1101處，若控制電路16判定所量測結果匹配如在ROM熔絲區域11-1中所設定之第二預設計數，則控制電路16設定藉由自ROM熔絲區域11-1中之當前所使用之第一預設計數減去1而獲得之新的第一預設計數。
接下來，控制電路16使用ROM熔絲區域11-1中之重設資料執行步驟S1103。
在步驟S1101處，若控制電路16判定所量測結果不匹配如在ROM熔絲區域11-1中所設定之第二預設計數，則其移動至步驟S1103上。
[步驟S1103]至[步驟S1107]
基本操作與如圖8中之第一實施例中所闡釋之步驟S1001至S1005相同，因此已省略詳細闡釋。
<2.3第二實施例之半導體記憶體裝置之效應>
根據第二實施例，熔絲區域11-1進一步留存第二預設計數，且當資料寫入及抹除操作之次數等於第二預設計數時，其將藉由自留存於熔絲區域11-1中之第一預設計數減去1而獲得之次數重設為第一預設計數。
此處，將使用圖13闡釋寫入及抹除操作之次數與程式化電壓之施加之次數之間的關係(此有助於對第二實施例之半導體記憶體裝置 之寫入操作之效應之理解)。
如圖13中所展示，當記憶體胞電晶體MT重複寫入或抹除操作時，資料之寫入操作所需之程式化之次數改變。具體而言，記憶體胞電晶體MT之隧道絕緣膜204在寫入或抹除操作期間受FN電流損壞。因此，(舉例而言)構成記憶體胞電晶體MT之隧道絕緣膜204之Si-O鍵劣化，從而在隧道絕緣膜204內形成一陷獲位點。以此方式，若在隧道絕緣膜204內形成一陷獲位點，則電子陷獲於該陷獲位點中，從而導致其中程式化電壓之施加之必要次數減小且抹除電壓之施加之必要次數增加之一問題。
因此，在半導體記憶體裝置10-1之認證檢查期間，計算具有導致問題之一概率之寫入或抹除操作之次數。舉例而言，若寫入或抹除操作之次數在0與1000之間，則寫入操作所需之程式化操作之最小次數係S+1，且程式化操作之最大次數係S+x(參見圖中之狀態A之分佈)。另外，舉例而言，若寫入或抹除操作之次數在1001與2000之間，則寫入操作所需之程式化操作之最小次數係S，且程式化操作之最大次數係S+4(參見圖中之狀態B之分佈)。此外，舉例而言，若寫入或抹除操作之次數在2001與3000之間，則寫入操作所需之程式化操作之最小次數係S-1，且程式化操作之最大次數係S+3(參見圖中之狀態C之分佈)。
以此方式，若規定次數以上地重複對記憶體胞電晶體MT之寫入或抹除操作，則程式化之次數與已針對程式化之次數將資料寫入至其中之正常記憶體胞之間的分佈改變。雖然未在此圖中展示，但若寫入及抹除操作之次數進一步增加，則正常記憶體胞中之分佈將進一步改變。
此處，假使寫入或抹除操作之次數係2001或大於2001，若如在ROM熔絲區域11-1中所設定之第一預設計數(S次)未改變(舉例而言， 當執行程式化達S-1次時)，則有時將資料寫入至選定胞中。若驗證操作設定為在已執行程式化操作達S次之後執行，則將一不必要程式化電壓施加至已完成寫入操作之選定胞。因此，存在選定胞經過程式化(亦即，過度寫入)之一概率。
為防止此過程式化，當寫入或抹除操作之次數已到達在此處記憶體胞之分佈改變之計數(第二預設計數)時，控制電路16將如儲存於ROM熔絲區域11-1中之第一預設計數(亦即，對應於已到達第二預設計數之記憶體胞電晶體MT之第一預設計數)重設為一適當值。
以此方式，在此實施例中，當寫入及抹除操作之次數已到達第二預設計數時，程式化之迴圈計數(第一預設計數)將在隨後操作中減小。因此，抑制過程式化之發生成為可能。
因此，藉由半導體記憶體裝置之認證檢查及其他計算此經更新第一預設計數。而且，第二預設計數係(舉例而言)「1000」及「2000」。
(第三實施例)
將闡釋根據一第三實施例之半導體記憶體裝置。在第一實施例及第二實施例中，闡釋寫入操作。在第三實施例中，將闡釋選定胞之抹除操作。此處，由於第三實施例之半導體記憶體裝置之基本結構等等與先前實施例中所闡釋之彼等基本結構相同，因此已省略重複詳細闡釋。
<3.1操作> <3.1.1第三實施例之半導體記憶體裝置之抹除操作>
如先前所提及，對連接至同一列之全部記憶體胞電晶體MT(一個區塊)全部一起執行抹除操作。在下文中，其中藉由透過隧道絕緣膜將電子自電荷累積層提取至基板(此係藉由形成控制閘極與通道之間的一電位差實現)而減小記憶體胞電晶體MT之臨限值之操作稱作 「抹除」。藉助此抹除操作之多次執行，將記憶體胞電晶體MT之臨限值降低至一期望值，且執行資料抹除操作。而且，多次將抹除電壓施加至記憶體胞電晶體MT連接至其之井(半導體基板)。如稍後所論述，此抹除電壓在重複施加時針對施加之次數而變大。當不區分下文所展示之抹除電壓時，該等抹除電壓將簡稱作抹除電壓VERA。
如圖14中所展示，藉由提前進行一實驗以用於自半導體記憶體裝置抹除資料，當控制電路16對正常記憶體胞電晶體執行抹除操作時，結果可展示可將資料自正常記憶體胞電晶體抹除之最小計數係T+1，且最大計數係T+y(y係1或大於1之一整數)。在此情形中，ROM熔絲區域11-1將尚未將資料自正常記憶體胞電晶體抹除之抹除電壓之施加之次數儲存為第三預設計數(抹除迴圈計數)。在此實施例之情形中，ROM熔絲區域11-1將比將資料自正常記憶體胞電晶體抹除之最小計數小一之T次儲存為第三預設計數。此處，第三預設計數基本上係尚未將資料自正常記憶體胞電晶體抹除之抹除電壓之施加之次數。然而，舉例而言，第三預設計數可係將資料自正常記憶體胞電晶體抹除之施加之最小次數。
<3.1.2根據第三實施例之半導體記憶體裝置之抹除操作之具體實例>
將使用圖15及圖16闡釋根據第三實施例之半導體記憶體裝置之抹除操作。圖15係簡略地闡釋根據此實施例之半導體記憶體裝置之抹除操作之一流程圖。
在圖16中，VERA0至VERA(T-1)分別展示第一次至第T次之抹除電壓。抹除電壓VERA0之值根據迴圈計數對應於抹除電壓之初始值。而且，ΔVERA根據迴圈計數對應於抹除電壓之增量。在此實施例中，ΔVERA設定於不取決於迴圈計數之一值處。
[步驟S1201]
控制電路16在週期Δte期間透過連接至須經抹除操作之全部位元 (亦即，全部記憶體胞電晶體MT)之井之井控制電路19施加初始抹除電壓VERA0。此抹除電壓VERA0之量設定於ROM熔絲區域11-1中。
[步驟S1202]
接下來，控制電路16判定抹除電壓VERA之施加之次數是否已到達如在ROM熔絲區域11-1中所設定之T(第三預設計數)。
[步驟S1203]
在步驟S1203處，若控制電路16判定抹除電壓VERA之施加之次數(舉例而言，X次(X係1或大於1之一整數))未到達T(T係1或大於1之一整數)，則其透過井控制電路19將可藉由將(增加電壓達)ΔVERA添加至第X抹除電壓VERA(X-1)獲得之抹除電壓VERAX(=VERA(X-1)+ΔVERA)施加至井。在彼操作之後，控制電路16再次執行步驟S1202。
[步驟S1204]
在步驟S1202處，若控制電路16判定抹除電壓之施加之次數已到達T次，則其認證此等位元之臨限電壓是否低於抹除驗證電壓。換言之，控制電路16在週期Δtv期間對區塊中之選定胞執行驗證操作。控制電路16藉由執行此驗證操作且判定選定胞是通過還是失敗而判定是否已針對選定胞抹除資料。具體而言，控制電路16藉由透過井控制電路19將抹除驗證電壓VERA施加至井而做出判定。
若控制電路16判定全部此等位元之臨限電壓低於抹除驗證電壓，則其完成抹除操作。換言之，在步驟S1004處，若控制電路16透過驗證操作判定選定胞已通過(亦即，判定已自選定胞抹除資料)，則控制電路16終止對選定胞之抹除操作。
[步驟S1205]
在步驟S1204處，若控制電路16透過驗證操作判定全部位元或殘餘位元已失敗(亦即，判定未將資料自選定胞抹除)，則控制電路16施加抹除電壓VERAY(=VERA(Y-1)+ΔVERA)。換言之，若存在其臨限電壓不 低於抹除驗證電壓之位元(即，殘餘位元)，則控制電路16透過井控制電路19將可藉由將增量電壓(增加電壓達)ΔVERA添加至在第Y次(S或大於S之一整數)處之抹除電壓VERA(Y-1)而獲得之抹除電壓VERAY(=VERA(Y-1)+ΔVERA)施加至井。在彼操作之後，其再次執行步驟S1204。
另外，若全部剩餘位元之臨限電壓低於抹除驗證電壓，則其終止抹除操作。
<3.2根據第三實施例之半導體記憶體裝置之效應>
在此實施例中，熔絲區域11-1進一步留存第三預設計數。控制電路16在自選自多個記憶體胞MT之記憶體胞MT抹除資料時保持將根據施加之次數每次遞增地增加一規定量之抹除電壓施加至選定記憶體胞MT提供於其上之半導體基板202，直至其到達第三預設計數。當至半導體基板202之抹除電壓之施加之次數已到達第三預設計數時，控制電路16亦對選定記憶體胞MT執行驗證操作。若控制電路16透過驗證操作判定資料仍留在選定記憶體胞MT中，則其亦將抹除電壓施加至基板202。
以此方式，第三實施例中所闡釋之半導體記憶體裝置在步升抹除操作期間跳過驗證操作且使脈衝波形(抹除電壓)係逐步的。換言之，在抹除操作中，其直至到達一選用計數才執行驗證操作，且其保持以增量連續施加抹除電壓。
接下來，將使用圖17闡釋一習用NAND型快閃記憶體之抹除操作。
如圖17中所展示，在比較性實例之抹除操作中，控制部件重複抹除及驗證操作直至資料已自位元抹除。具體而言，控制部件在第一抹除操作之後執行驗證操作。若控制部件判定已發生一失敗，則其使用藉由將ΔVERA施加至抹除電壓(第一次)VERA0而獲得之抹除電壓(第二次)VERA1第二次施加抹除電壓。控制部件重複驗證操作直至其判定 選定胞已通過。
然而，在根據第三實施例之資料抹除操作中，其係以使得不可自正常記憶體胞抹除資料達T次之一方式設定，因此可自記憶體胞抹除資料之抹除電壓之施加之最小次數係T+1。因此，考量到在第T+1抹除之後之驗證操作(第二次)所需之時間，藉由抹除電壓之第T+1施加完成自位元之抹除操作所需之時間係(T+1)×△te+2×△tv。然而，如在比較性實例中，若剛好在抹除電壓之每一施加之後執行驗證操作，則所需之時間係(T+1)×(△te+△tv)。此比第三實施例中所闡述之寫入操作長(T-1)×△tv。
以此方式，可藉由連續執行抹除操作達尚未將資料自正常記憶體胞抹除之次數(此可藉由提前進行一實驗等等完成)且然後藉由在彼操作之後執行驗證操作而顯著縮短抹除操作所需之時間。
根據第三實施例，由於可縮短資料抹除時間之持續時間，因此亦可能藉由(舉例而言)減小初始抹除電壓或步升增量而使用所節省時間較緩慢地寫入來執行一較可靠寫入操作。下文更具體地闡釋此概念。
在此實施例之驗證操作期間之所節省時間亦可用於抹除操作。舉例而言，可能使在抹除操作之開始處施加至井之抹除電壓V ERA0小於此實施例之抹除電壓V ERA0。此可導致自一記憶體胞抹除資料所需之施加之次數之增加。然而，抹除電壓VERA0愈小，愈可抑制對記憶體胞電晶體MT之隧道絕緣膜204(參見圖5)之損壞。
藉由使用此實施例，亦可能使△VERA(步升增量)之值小於習用值。在此情形中亦如在先前所闡述之情形中，抹除電壓之施加之次數將增加，但可抑制對記憶體胞電晶體MT之隧道絕緣膜204之損壞。
(變化實例及其他)
此處，如第二實施例中所闡釋，即使半導體記憶體裝置10-1不配 備有迴圈計數器16-2，亦可能藉由使用一外部計數器儀器來執行如第二實施例中所闡釋之此一控制而達成與第二實施例相同之效應。
第二實施例中之迴圈計數器及闡釋亦可應用於第三實施例中所闡述之抹除操作。具體而言，當重複寫入或抹除操作時，有時抹除資料所需之抹除電壓之施加之次數隨著隧道絕緣膜中之陷獲位點增加而增加。在此一情形中，藉由使用如第二實施例中所闡釋之第二預設計數，(舉例而言)如在圖12中之步驟S1102中，若寫入或抹除之次數等於第二預設計數，則控制電路16可將藉由將一添加至當前儲存於ROM熔絲區域11-1中之第三預設計數而獲得之值重設為第三預設計數。
而且，在第二實施例中，基於將計數至記憶體胞或自記憶體胞之寫入及抹除次數之前提做出闡釋，但未必限於此。舉例而言，可基於控制電路16已執行之步升之總次數(經增加次數)等等執行相同操作。
另外，關於每一實施例之記憶體胞電晶體之分佈圖表係基於記憶體胞電晶體係正常之假設。因此，不必考量在一品質測試等等期間判定為有缺陷之記憶體胞電晶體。
而且，導電材料可用於或電荷陷獲型絕緣膜亦可用於記憶體胞電晶體MT之電荷累積層。
雖然已闡述特定實施例，但僅以實例方式呈現此等實施例，且該等實施例不意欲限制本發明之範疇。實際上，可以各種其他形式體現本文中所闡述之新穎實施例；此外，可在不背離本發明之精神之情況下對本文所闡述之實施例之形式做出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋如將歸屬於本發明之範疇及精神之此等形式或修改。

Claims (25)

  1. 一種半導體記憶體裝置，其包括：複數個記憶體胞；及一控制電路，其經組態為將初始位準之程式化電壓(program voltage)施加至與選定之記憶體胞之控制電極電性連接之第一線，然後每次不減小施加至該第一線之該程式化電壓地，施加若干次位準被增加之程式化電壓，且當該程式電壓被增加之次數為第一次數時，執行第一驗證操作以將低於該初始位準之該程式化電壓的電壓施加至該第一線。
  2. 如請求項1之半導體記憶體裝置，其中該控制電路經組態為於對該選定之記憶體胞執行該第一驗證操作之後，進一步增加施加至該第一線之該程式化電壓。
  3. 如請求項2之半導體記憶體裝置，其中每次增加該程式化電壓時，以實質相同之量增加該程式化電壓。
  4. 如請求項1之半導體記憶體裝置，其進一步包括一熔絲區域，該熔絲區域中儲存有一第三值，該第三值係指示為了一資料寫入操作，該程式化電壓應被增加之次數的該第一次數。
  5. 如請求項4之半導體記憶體裝置，其中該熔絲區域進一步儲存一第二值，且該控制電路經組態為：若資料寫入及資料抹除操作之次數之值等於該第二值，則使儲存於該熔絲區域中之該第三值減小1。
  6. 如請求項5之半導體記憶體裝置，其中該控制電路經組態為在對該選定之記憶體胞執行第二驗證操作之前，將初始位準之抹除電壓施加至該第一線，然後每次不減小施加至該第一線之該抹 除電壓地，施加若干次位準經增加之抹除電壓。
  7. 如請求項6之半導體記憶體裝置，其中該控制電路經組態為在該抹除電壓被增加之次數為第二次數時，執行該第二驗證操作。
  8. 如請求項7之半導體記憶體裝置，其中在該第二驗證操作期間施加至該第一線之一電壓低於該初始位準之該抹除電壓。
  9. 如請求項8之半導體記憶體裝置，其中該控制電路經組態為於對該選定之記憶體胞執行該第二驗證操作之後，進一步增加施加至該第一線之該抹除電壓。
  10. 一種用於具有複數個記憶體胞之半導體記憶體裝置之控制方法，該方法包括：將初始位準之程式化電壓施加至與選定之記憶體胞之控制電極電性連接的第一線，然後不減小施加至該第一線之該程式化電壓地，施加若干次位準經增加之程式化電壓；及當該程式化電壓被增加之次數為第一次數時，執行一驗證操作以施加低於該初始位準之該程式化電壓的電壓至該第一線。
  11. 如請求項10之控制方法，其進一步包括：對該選定之記憶體胞執行該驗證操作之後，將進一步增加位準之該程式化電壓施加至該第一線。
  12. 如請求項10之控制方法，其中每次增加該程式化電壓時，以實質相同之量增加該程式化電壓。
  13. 如請求項10之控制方法，其進一步包括：儲存該第一次數，其指示在執行該驗證操作之前，該程式化電壓應被增加多少次。
  14. 一種用於具有複數個記憶體胞之半導體記憶體裝置之控制方法，該方法包括：將初始位準之抹除電壓施加至與選定之記憶體胞之控制電極 電性連接的第一線，然後不減小施加至該第一線之該抹除電壓地，施加若干次位準經增加之抹除電壓；及當該抹除電壓被增加之次數為第一次數時，執行一驗證操作以施加低於該初始位準之該抹除電壓的電壓至該第一線。
  15. 如請求項14之控制方法，其進一步包括：對該選定之記憶體胞執行該驗證操作之後，將進一步增加位準之該抹除電壓施加至該第一線。
  16. 如請求項14之控制方法，其進一步包括：在對該選定之記憶體胞執行該驗證操作之前，將初始位準之程式化電壓施加至該第一線，然後每次不減小施加至該第一線之該程式化電壓地，施加若干次位準經增加之程式化電壓。
  17. 如請求項16之控制方法，其進一步包括：儲存一第二值，其指示在執行該驗證操作之前該抹除電壓應被增加多少次；及當對該選定之記憶體胞之資料寫入及抹除操作之次數等於該第一次數時減小該第二值。
  18. 如請求項14之控制方法，其進一步包括：儲存該第一次數，其指示在執行該驗證操作之前該抹除電壓應被增加多少次。
  19. 一種半導體記憶體裝置，其包括：複數個記憶體胞；及控制電路，其經組態為執行第一寫入操作，該第一寫入操作包含第一程式化操作、第二程式化操作、及第一驗證操作；該控制電路經組態為：於該第一程式化操作，施加第一程式化電壓至第一線，然後於該第二程式化操作，不減小施加至該第一線的程式化電壓地，施加第二程式化電壓至該第一線； 該第二程式化電壓係高於該第一程式化電壓；且該控制電路經組態為於該第一驗證操作施加第一驗證電壓至該第一線，該第一驗證電壓係低於該第一程式化電壓。
  20. 如請求項19之半導體記憶體裝置，其中該控制電路經組態為在該第一驗證操作後執行包含第三程式化操作的第二寫入操作；該控制電路經組態為於該第三程式化操作施加第三程式化電壓至該第一線，該第三程式化電壓係高於該第二程式化電壓。
  21. 如請求項20之半導體記憶體裝置，其中該第一程式化電壓與該第二程式化電壓之間之差係實質上相同於該第二程式化電壓與該第三程式化電壓之間之差。
  22. 如請求項19之半導體記憶體裝置，其中該控制電路經組態為執行包含第一操作、第二操作、及第二驗證操作的抹除操作；該控制電路經組態為：於該第一操作施加第一抹除電壓至第一線，然後於該第二操作，不減小施加至該第一線的抹除電壓地，施加第二抹除電壓至該第一線；且該控制電路經組態為於該第二驗證操作施加第二驗證電壓至該第一線，該第二驗證電壓係低於該第一抹除電壓。
  23. 如請求項22之半導體記憶體裝置，其中該第一抹除電壓係低於該第二抹除電壓。
  24. 如請求項23之半導體記憶體裝置，其中該控制電路經組態為在該第二驗證操作後執行包含第三操作的第二抹除操作，該控制電路經組態為於該第三操作施加第三抹除電壓至該第一線，該第三抹除電壓係高於該第二抹除電壓。
  25. 如請求項24之半導體記憶體裝置，其中該第一抹除電壓與該第二抹除電壓之間之差係實質上相同於該第二抹除電壓與該第三抹除電壓之間之差。
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