CN111902938A - 具有漏极选择栅极切口的三维存储器器件及其形成和操作方法 - Google Patents

具有漏极选择栅极切口的三维存储器器件及其形成和操作方法 Download PDF

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Abstract

公开了3D存储器器件及其形成和操作方法的实施例。在示例中，3D存储器器件包括存储器堆叠层、多个存储器串、多个位线触点，每个位线触点与多个存储器串中的相应一个存储器串接触。存储器堆叠层包括交错的导电层和电介质层。每个存储器串垂直延伸穿过存储器堆叠层。导电层包括被配置为控制多个存储器串的漏极的多条漏极选择栅极(DSG)线。多个存储器串被划分为多个区域，在平面图中，多个区域是存储器堆叠层的最小重复单位。多个存储器串中的每一个邻接DSG线中的至少一条。

Description

具有漏极选择栅极切口的三维存储器器件及其形成和操作 方法
背景技术
本公开的实施例涉及三维(3D)存储器器件及其制造和操作方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储器单元按比例缩小到更小尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储器单元的存储密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
本发明公开了3D存储器器件及其形成和操作方法的实施例。
在一个示例中，一种3D存储器器件包括存储器堆叠层、多个存储器串、以及多个位线触点，每个位线触点与多个存储器串中的相应一个存储器串接触。存储器堆叠层包括交错的导电层和电介质层。每个存储器串垂直延伸穿过存储器堆叠层。导电层包括被配置为控制多个存储器串的漏极的多条漏极选择栅极(DSG)线。在平面图中，多个存储器串被划分为多个区域，多个区域是存储器堆叠层的最小重复单位。多个存储器串中的每一个邻接DSG线中的至少一条。
在另一示例中，公开了一种用于形成3D存储器器件的方法。在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层。形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构均垂直延伸穿过电介质堆叠层。移除牺牲层中的最上牺牲层的一部分和第二沟道结构的邻接最上牺牲层的所移除部分的顶部部分，使得第一沟道结构垂直延伸穿过电介质堆叠层的包括最上牺牲层的剩余部分的第一区域，并且第二沟道结构的剩余部分垂直延伸穿过电介质堆叠层的没有最上牺牲层的第二区域。
在又一示例中，公开了一种用于操作3D存储器器件的方法。提供3D存储器器件，该3D存储器器件包括第一存储器串、第二存储器串、在第一单元处邻接第一存储器串的第一漏极选择栅极(DSG)线、以及分别在第二单元和第三单元处邻接第一存储器串和第二存储器串的第二DSG线。设置第一单元、第二单元和第三单元的阈值电压，使得第一单元的阈值电压高于第二单元的阈值电压，并且第三单元的阈值电压高于第二单元的阈值电压。将第一电压和第二电压分别施加到第一DSG线和第二DSG线，以在第一电压高于第一单元的阈值电压，并且第二电压高于第二单元的阈值电压但低于第三单元的阈值电压时，选择第一存储器串并取消选择第二存储器串。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理以及使相关领域的技术人员能够制造和使用本公开。
图1A和图1B示出了具有DSG切口的3D存储器器件的平面图和横截面的侧视图。
图2A和图2B示出了根据本公开的一些实施例的具有DSG切口的示例性3D存储器器件的平面图和横截面的侧视图。
图3A和图3B示出了根据本公开的一些实施例的具有DSG切口的另一示例性3D存储器器件的平面图和横截面的侧视图。
图4A示出了根据本公开的一些实施例的具有DSG切口的又一示例性3D存储器器件的横截面的侧视图。
图4B示出了根据本公开的一些实施例的具有DSG切口的又一示例性3D存储器器件的横截面的侧视图。
图5A和图5B示出了根据本公开的一些实施例的具有DSG切口的又一示例性3D存储器器件的平面图和横截面的侧视图。
图6A-图6F示出了根据本公开的一些实施例的用于形成具有DSG切口的示例性3D存储器器件的制造工艺。
图7A-图7H示出了根据本公开的一些实施例的用于形成具有DSG切口的其他示例性3D存储器器件的制造工艺。
图8示出了根据本公开的一些实施例的用于形成具有DSG切口的示例性3D存储器器件的方法的流程图。
图9示出了根据本公开的一些实施例的用于形成具有DSG切口的另一示例性3D存储器器件的方法的流程图。
图10示出了根据本公开的一些实施例的用于操作具有DSG切口的示例性3D存储器器件的方法的流程图。
将参照附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员来说，显然本公开也可以用于各种其它应用。
注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应容易理解的是，在本公开中的“上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具有中间特征或层(即，直接在某物上)的含义。
此外，诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖器件在使用或操作中的除了图中描绘的取向之外的不同取向。装置可以以其它方式被定向(旋转90度或在其它取向)，并且相应地，本文所使用的空间相对描述词也可以被类似地解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底也可以由诸如玻璃、塑料、或蓝宝石晶圆等非导电材料制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面与底表面之间或在连续结构的顶表面与底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或过孔触点)以及一个或多个电介质层。
如本文所用，术语“标称/标称地”指的是在产品或工艺的设计阶段期间所设置的用于部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的一定范围的值。值的范围可能由于制造工艺或公差的微小变化而产生。如本文所用，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示在例如值的10％-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如本文所用，术语“3D存储器器件”是指一种半导体器件，其在横向定向的衬底上具有垂直定向的存储器单元晶体管串(本文被称为“存储器串”，例如NAND存储器串)，使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。
在一些3D存储器器件(例如，3D NAND存储器器件)中，DSG切口(例如，顶部选择栅极(TSG)切口)可以用于将每个存储器块进一步划分为多个区域(例如，指状部)，以更好地控制存储器块中的存储器单元。由TSG切口划分成不同区域的NAND存储器串可以被单独地选择或取消选择，使得可以在3D NAND存储器器件的期望区域(例如，指状部)中执行各种操作。
图1A和图1B示出了具有DSG切口的3D存储器器件100的平面图和横截面的侧视图。注意，图1A中包括x轴和y轴以示出晶圆平面中的两个正交方向。x方向是字线方向，而y方向是位线方向。3D存储器器件100包括具有多个存储器串110的存储器块102。在平面图中，存储器块102表示3D存储器器件100的存储器堆叠层122的最小重复单位。存储器堆叠层122包括多个最小重复单位(例如，存储器块102)。应当理解，最小重复单位可以被称为除了本文所使用的“存储器块”之外的任何合适的术语。如图1A所示，3D存储器器件100包括在x方向(字线方向)上横向延伸的DSG切口108，其将存储器块102分成两个存储器指状部104，使得不同存储器指状部104中的存储器串110可以被单独地选择或取消选择。
如图1B所示，其是3D存储器器件100沿图1A中的AA平面的横截面的侧视图，3D存储器器件100包括衬底120上方的存储器堆叠层122。注意，图1B中包括x轴、y轴和z轴以进一步示出3D存储器器件100中的部件的空间关系。衬底120包括在x-y平面中横向延伸的两个横向表面：在晶圆的正面上的顶表面，在其上可以形成3D存储器器件100；以及在晶圆的与正面相对的背面上的底表面。z轴垂直于x和y轴。如本文所使用的，当半导体器件(例如，3D存储器器件100)的衬底(例如，衬底120)在z方向(垂直于x-y平面的垂直方向)上定位在半导体器件的最低平面中时，在z方向上相对于衬底确定半导体器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用了用于描述空间关系的相同概念。
存储器堆叠层122包括在z方向上垂直交错的导电层126和电介质层124。导电层126包括DSG线128和130(例如，由DSG切口108分开的最上导电层)，DSG线128和130被配置为控制相应的存储器指状部104中的存储器串110的漏极。导电层126还包括源极选择栅极(SSG)线132(有时称为底部选择栅极(BSG)，例如，图1B中的最下导电层)，SSG线132被配置为控制存储器块102中的存储器串110的公共源极。如图1B所示，每个存储器串110包括沟道结构134和在沟道结构134上方并与之接触的沟道插塞136。3D存储器器件100还包括多个位线触点140以及多条位线142，每个位线触点140在存储器串110的相应沟道插塞136上方并与之接触，每条位线142在相应位线触点140上方并与之接触。因此，每个存储器串110是功能存储器串，因为其漏极通过用于单独寻址的相应位线触点140电连接到相应位线142，并且其邻接DSG线128或130以控制其漏极。相反，3D存储器器件100还包括多个虚设存储器串112，其由于DSG切口108而不起作用。如图1B中所示，虚设存储器串112不邻接任何DSG线且不电连接到任何位线，并且因此不能被寻址和控制。
由于DSG切口108而存在虚设存储器串112会减小3D存储器器件100的有效器件面积及存储器单元密度。此外，由于在读取和验证操作期间，虚设存储器串112仍然邻接SSG线132，所以SSG线132的电压可以被施加到虚设存储器串112，从而在导电层126(例如，作为字线)与虚设存储器串112之间引入寄生电容，这可以在读取和验证操作期间影响3D存储器器件100的电性能。
根据本公开的各种实施例提供了具有改进的DSG切口布局的3D存储器器件及其设计、制造以及操作方法。本文公开的3D存储器器件的最小重复单位(例如，存储器块)中的每个存储器串可以邻接DSG线中的至少一条并且电连接到相应的位线以避免由DSG切口引起的任何虚设存储器串。在一些实施例中，在最小重复单位中的不同区域中形成不同数量的DSG线。在一些实施例中，每个存储器串标称地具有相同高度以降低制造复杂性。结合施加到处于期望电平的DSG线的电压，可以将3D存储器器件中的存储器串的各种DSG单元的阈值电压设定为期望电平，以适应本文所公共的新颖的器件架构。结果，可以增加3D存储器器件的有效器件面积和存储器单元密度，并且可以改善电性能。
图2A和图2B示出了根据本公开的一些实施例的具有DSG切口的示例性3D存储器器件200的平面图和横截面的侧视图。图2B示出了3D存储器器件200沿图2A中的BB平面的横截面的侧视图。3D存储器器件200可以包括衬底220和在衬底220上方的存储器堆叠层222。衬底220可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它合适的材料。在一些实施例中，衬底220是通过研磨、刻蚀、化学机械抛光(CMP)或其任何组合减薄的减薄衬底(例如，半导体层)。
在一些实施例中，3D存储器器件200是单片3D存储器器件的一部分，其中单片3D存储器器件的部件(例如，存储器单元和外围器件)形成在单个衬底(例如，衬底220)上。外围器件(未示出)(例如，用于促进3D存储器器件200的操作的任何合适的数字、模拟和/或混合信号外围电路)可以形成于存储器堆叠层222上方。在一些实施例中，3D存储器器件200是非单片3D存储器器件的一部分，其中部件单独地形成于不同衬底上并且接着以面对面方式、面对背方式或背对背方式接合。外围器件(未示出)可以形成在与衬底220不同的单独衬底上。作为接合的非单片3D存储器器件的一部分，衬底220可以是减薄的衬底(例如，半导体层，其不是接合的非单片3D存储器器件的衬底)，并且非单片3D存储器器件的后段工艺(BEOL)互连可以形成在减薄的衬底220的背面上。
然而，3D存储器器件200可以是单片或非单片3D存储器器件的一部分，而不管3D存储器器件200是在外围器件(未示出)上方还是下方。为了便于参考，图2A和图2B描绘了3D存储器器件200的一种状态，其中衬底220在z方向上定位在存储器堆叠层222下方，而不管衬底220是否为其上可以形成3D存储器器件200的存储器堆叠层222的减薄衬底。在本公开中应用了用于描述空间关系的相同概念。
在一些实施例中，3D存储器器件200是NAND闪存存储器器件，其中存储器单元以NAND存储器串210的阵列的形式提供，每个NAND存储器串垂直延伸穿过衬底220上方的存储器堆叠层222，如图2B的侧视图中所示。如图2A的平面图所示，根据一些实施例，存储器堆叠层222包括作为存储器堆叠层222的最小重复单位202的多个区域204和206，多个区域204和206包括DSG切口区域206和非DSG切口区域204。也就是说，在平面图中，3D存储器器件200可以包括多个最小重复单位202，例如，交错的DSG切口区域206和非DSG切口区域204。在一些实施例中，一个最小重复单位202对应于3D存储器器件200的存储器块。在一些实施例中，多个最小重复单位202(例如，两个或三个最小重复单位202)对应于3D存储器器件200的存储器块。应当理解，在一些示例中，存储器块可以由栅缝隙(GLS，未示出)分开，每个GLS在字线方向(例如，图2A中的x方向)上横向延伸。DSG切口区域206也可以在字线方向上平行于GLS横向延伸。存储器串210的阵列可以被划分成存储器堆叠层222的区域204和206。在一些实施例中，DSG切口区域206的尺寸与非DSG切口区域204的尺寸标称地相同，并且DSG切口区域206中的存储器串210的数量与非DSG切口区域204中的存储器串210的数量标称地相同。换句话说，存储器串210可以被均匀地划分成存储器堆叠层222的区域204和206。
如图2B的侧视图所示，3D存储器器件200的存储器堆叠层222可以包括多个对，每一对包括导电层226和电介质层224。也就是说，根据一些实施例，存储器堆叠层222包括在z方向上垂直交错的导电层226和电介质层224。存储器堆叠层222中的导电层226和电介质层224可以在垂直方向上交替。存储器堆叠层222中的导电层226和电介质层224的对的数量(例如，32、64、96、128、144、160、176、192、208、224、240、256等)确定3D存储器器件200中的存储器单元的数量。应当理解，在一些示例中，存储器堆叠层222可以具有多堆栈架构(未示出)，其包括堆叠在彼此之上的多个存储器堆栈。每个存储器堆栈中的导电层226和电介质层224的对的数量可以相同或不同。导电层226可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层224可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，导电层226中的最外层导电层包括多条DSG线228和230以及SSG线232。导电层226的垂直地处于SSG线232与DSG线228和230之间的剩余部分可以包括围绕存储器串210并作为字线横向延伸的栅极线。如图2B所示，根据一些实施例，DSG线228是第一最上导电层，DSG线230是第二最上导电层，并且SSG线232是最下导电层。在一些实施例中，每个存储器串210邻接SSG线232，SSG线232被配置为控制存储器堆叠层222的最小重复单位202中的存储器串210的公共源极。由于SSG线232是图2B中的最下导电层，所以SSG线232在本文也被称为BSG线。在一些实施例中，每个存储器串210邻接DSG线228和230中的至少一条，DSG线228和230被配置为控制存储器串210的漏极。根据一些实施例，非DSG切口区域204中的每个存储器串210邻接DSG线228和230两者，使得非DSG切口区域204中的存储器串210的漏极由DSG线228和230两者控制。由于DSG切口208，DSG切口区域206中的每个存储器串210邻接DSG线230，但不邻接DSG线228，使得DSG切口区域206中的存储器串210的漏极由DSG线230控制，但不由DSG线228控制。由于DSG线228和230是图2B中的最上导电层，因此DSG线228和230在本文也被称为TSG线。
如图2B中所示，DSG切口区域206中的DSG线228(例如，第一最上导电层)的一部分由DSG切口208移除。也就是说，DSG线228和230例如在y方向(位线方向)上可以具有不同的横向尺寸。根据一些实施例，DSG线230为在x-y平面中横向延伸的连续导电板，而DSG线228在y方向上通过3D存储器器件200的存储器堆叠层222的每个DSG切口区域206处的DSG切口208断开连接。结果，根据一些实施例，非DSG切口区域204中的DSG线228和230的数量(例如，2)大于DSG切口区域206中的DSG线230的数量(例如，1)。3D存储器器件200的布局和设计避免了由于DSG切口而产生的任何虚设存储器串(例如，图1A和图1B中所示)。例如，3D存储器器件200的DSG切口区域206可以没有虚设存储器串，并且存储器堆叠层222的最小重复单位202中的每个存储器串210可以为功能存储器串。因此，与3D存储器器件100相比，可以增加3D存储器器件200的有效器件面积和存储器单元密度，并且可以改善电性能。
在一些实施例中，非DSG切口区域204中的存储器串210具有标称相同的高度，并且DSG切口区域206中的存储器串210具有标称相同的高度。根据一些实施例，非DSG切口区域204中的每个存储器串210的高度大于DSG切口区域206中的每个存储器串210的高度。例如，在垂直方向上，非DSG切口区域204中的存储器串210的上端可以在DSG线228(例如，第一最上导电层226)上方，并且DSG切口区域206中的存储器串210的上端可以在DSG线228与DSG线230(例如，第二最上导电层226)之间。也就是说，根据一些实施例，DSG切口区域206中的存储器串210不延伸超过DSG线228。
如图2B所示，每个存储器串210可以包括沟道结构212和在存储器串210的上端的沟道插塞236。如本文所使用，当衬底220定位在3D存储器器件200的最低平面中时，部件(例如，存储器串210)的“上端”是在z方向上更远离衬底220的一端，并且部件(例如，存储器串210)的“下端”是在z方向上更靠近衬底220的一端。沟道结构212可以包括填充有半导体层(例如，作为半导体沟道)和复合电介质层(例如，作为存储器膜)的沟道孔。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层的复合层。沟道结构212的剩余空间可以部分或完全地填充有包括电介质材料(例如，氧化硅)的覆盖层和/或气隙。沟道结构212可以具有圆柱形状(例如，柱形状)。根据一些实施例，覆盖层、半导体沟道、隧穿层、存储层和阻挡层从柱的中心向外表面以此顺序沿径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
沟道插塞236可以在沟道结构212的半导体沟道的上端上方并与其接触。沟道插塞236可以包括半导体材料(例如，多晶硅)。通过在制造3D存储器器件200期间覆盖沟道结构236的上端，沟道插塞236可以用作刻蚀停止层以防止填充于沟道结构212中的电介质的刻蚀。在一些实施例中，沟道插塞236可以用作存储器串210的漏极的一部分。在一些实施例中，最小重复单位202(包括DSG切口区域206和非DSG切口区域204两者)中的存储器串210的每个沟道插塞236具有标称相同的高度。也就是说，沟道插塞236的高度在不同区域204和206之间可以是标称相同的。在一些实施例中，非DSG切口区域204中的沟道插塞236的下端高于DSG线228(例如，第一最上导电层226)。在一些实施例中，DSG切口区域206中的沟道插塞236的下端高于DSG线230(例如，第二最上导电层226)，并且DSG切口区域206中的沟道插塞236的上端(存储器串210的上端)低于DSG线228。也就是说，根据一些实施例，DSG切口区域206中的沟道插塞236垂直地在DSG线228与230之间。
每个存储器串210可以包括在导电层226与沟道结构212的交叉点处的多个单元。每个单元可以是具有阈值电压的晶体管，可以在制造3D存储器器件200之后由例如制造商和/或用户例如使用编程和/或擦除操作将该阈值电压从其本征阈值电压设置到期望的电平。单元可以包括通过导电层226的栅极线/字线控制以用于数据存储的存储器单元。单元还可以包括通过DSG线228和230控制以用于控制存储器串210的漏极的DSG单元214、216及218。单元还可以包括通过SSG线232控制以用于控制存储器串210的公共源极的SSG单元。在一些实施例中，非DSG切口区域204中的每个存储器串210包括在DSG线228邻接存储器串210的交叉点处的第一DSG单元214以及在DSG线230邻接存储器串210的交叉点处的第二DSG单元216。如以下关于3D存储器器件200的操作详细描述的，可以通过将第一DSG单元214和第二DSG单元216的阈值电压设置为合适电平并且将处于合适电平的第一电压Vdsg0及第二电压Vdsg1分别施加到DSG线228和230来选择或取消选择非DSG切口区域204中的存储器串210。在一些实施例中，DSG切口区域206中的每个存储器串210包括在DSG线230邻接存储器串210的交叉点处的第三DSG单元218。如以下关于3D存储器器件200的操作详细描述的，可以通过将第三DSG单元218的阈值电压设置为合适电平并且将处于合适电平的第二电压Vdsg1施加到DSG线230来选择或取消选择DSG切口区域206中的存储器串210。
如图2B所示，3D存储器器件200还包括位线触点240，每个位线触点240在存储器堆叠层222的最小重复单位202中的存储器串210中的相应一个上方并与其接触。在一些实施例中，每个位线触点240形成在相应存储器串210的上端(即，沟道插塞236)的顶部上。位线触点240是“局部触点”(也称为“C1”)的部分，其直接与存储器堆叠层222中的结构(例如，存储器串210)接触。位线触点240可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。在一些实施例中，每个位线触点240的上端彼此齐平。根据一些实施例，由于非DSG切口区域204中的存储器串210的上端高于DSG切口区域206中的存储器串210的上端，所以DSG切口区域206中的每个位线触点240的高度大于非DSG切口区域204中的每个位线触点240的高度。
如图2B所示，3D存储器器件200还包括位线242，每条位线242在存储器堆叠层222的最小重复单位202中的位线触点240中的相应一个上方并与其接触。位线242可以包括导电材料，包括但不限于Cu、Al、W、Co、硅化物或其任何组合。根据一些实施例，不同于图1B中的包括不具有对应的位线触点和位线的虚设存储器串112的3D存储器器件100，图2B中的3D存储器器件200的每个存储器串210是与相应的位线触点240接触的功能存储器串，并且电连接到相应的位线242以用于单独寻址。
应当理解，3D存储器器件的存储器堆叠层的最小重复单位中的区域的数量不限于2(例如，3D存储器器件200的最小重复单位202中的一个DS切口区域206和一个非DSG切口区域204)，并且可以为任何其它合适数量(例如，3)。例如，图3A和图3B示出了根据本公开的一些实施例的具有DSG切口的另一示例性3D存储器器件300的平面图和横截面的侧视图。图3B示出了3D存储器器件300沿图3A中的CC平面的横截面的侧视图。如图3A所示，3D存储器器件300的最小重复单位302包括三个区域：在平面图中的y方向(位线方向)上在两个非DSG切口区域304与305之间的DSG切口区域306。应当理解，下文可以不重复3D存储器器件200和300两者中的类似结构(例如，材料、制造工艺、功能等)的细节。
3D存储器器件300可以包括衬底320和在衬底320上方的存储器堆叠层322。在一些实施例中，3D存储器器件300是NAND闪存存储器器件，其中存储器单元以NAND存储器串310的阵列的形式提供，每个NAND存储器串垂直延伸穿过衬底320上方的存储器堆叠层322，如图3B的侧视图中所示。存储器串310的阵列可以被划分成存储器堆叠层322的区域304、305和306。在一些实施例中，每个非DSG切口区域304或305的尺寸与DSG切口区域306的尺寸标称地相同，并且每个非DSG切口区域304或305中的存储器串310的数量与DSG切口区域306中的存储器串310的数量标称地相同。换句话说，存储器串310可以被均匀地划分成存储器堆叠层322的区域304、305和306(即，最小重复单位302)。
根据一些实施例，存储器堆叠层322包括在z方向上垂直交错的导电层326和电介质层324。在一些实施例中，导电层326中的最外导电层包括多条DSG线328、329和330以及SSG线332。导电层326的垂直地处于SSG线332与DSG线328、329和330之间的剩余部分可以包括围绕存储器串310并作为字线横向延伸的栅极线。如图3B所示，根据一些实施例，DSG线328和329均是由DSG切口308分开的第一最上导电层326，并且DSG线330是第二最上导电层326。在一些实施例中，每个存储器串310邻接DSG线328、329和330中的至少一条，DSG线328、329和330被配置为控制存储器串310的漏极。根据一些实施例，非DSG切口区域304中的每个存储器串310邻接DSG线328和330两者，使得非DSG切口区域304中的存储器串310的漏极由DSG线328和330两者控制。类似地，根据一些实施例，非DSG切口区域305中的每个存储器串310邻接DSG线329和330两者，使得非DSG切口区域305中的存储器串310的漏极由DSG线329和330两者控制。由于DSG切口308，DSG切口区域306中的每个存储器串310邻接DSG线330，但不邻接DSG线328或329，使得DSG切口区域306中的存储器串310的漏极由DSG线330而不是DSG线328或329控制。
在一些实施例中，非DSG切口区域304和305中的存储器串310具有标称相同的高度，并且DSG切口区域306中的存储器串310具有标称相同的高度。根据一些实施例，非DSG切口区域304和305中的每个存储器串310的高度大于DSG切口区域306中的每个存储器串310的高度。例如，在垂直方向上，非DSG切口区域304和305中的存储器串310的上端可以在DSG线328和329(例如，第一最上导电层326)上方，并且DSG切口区域306中的存储器串310的上端可以在DSG线230(例如，第二最上导电层326)与DSG线328和329之间。也就是说，根据一些实施例，DSG切口区域306中的存储器串310不延伸超过DSG线328和329。
如图3B所示，存储器串310可以包括沟道结构312和在存储器串310的上端的沟道插塞336。在一些实施例中，最小重复单位302(包括DSG切口区域306和非DSG切口区域304和305)中的存储器串310的每个沟道插塞336具有标称相同的高度。也就是说，沟道插塞336的高度在不同区域304、305和306之间可以是标称相同的。在一些实施例中，非DSG切口区域304和305中的沟道插塞336的下端高于DSG线328和329(例如，第一最上导电层326)，并且DSG切口区域306中的沟道插塞336的下端高于DSG线330(例如，第二最上导电层326)。
每个存储器串310可以包括在导电层326与沟道结构312的交叉点处的多个单元。单元可以包括通过导电层326的栅极线/字线控制以用于数据存储的存储器单元。单元还可以包括通过DSG线328、329和330控制以用于控制存储器串310的漏极的DSG单元314、315、316、317和318。单元还可以包括通过SSG线332控制以用于控制存储器串310的公共源极的SSG单元。在一些实施例中，非DSG切口区域304中的每个存储器串310包括在DSG线328邻接存储器串310的交叉点处的第一DSG单元314以及在DSG线330邻接存储器串310的交叉点处的第二DSG单元315。如以下关于3D存储器器件300的操作详细描述的，可以通过将第一DSG单元314和第二DSG单元315的阈值电压设置为合适电平并将处于合适电平的第一电压Vdsg0和第二电压Vdsg1分别施加到DSG线328和330来选择或取消选择非DSG切口区域304中的存储器串310。类似地，在一些实施例中，非DSG切口区域305中的每个存储器串310包括在DSG线329邻接存储器串310的交叉点处的第五DSG单元318以及在DSG线330邻接存储器串310的交叉点处的第四DSG单元317。如以下关于3D存储器器件300的操作详细描述的，可以通过将第四DSG单元317和第五DSG单元318的阈值电压设置为合适电平并将处于合适电平的第三电压Vdsg2和第二电压Vdsg1分别施加到DSG线329和330来选择或取消选择非DSG切口区域305中的存储器串310。在一些实施例中，DSG切口区域306中的每个存储器串310包括在DSG线330邻接存储器串310的交叉点处的第三DSG单元316。如下文关于3D存储器器件300的操作详细描述的，可以通过将第三DSG单元316的阈值电压设置为合适电平并将处于合适电平的第二电压Vdsg1施加到DSG线330来选择或取消选择DSG切口区域306中的存储器串310。
如图3B所示，3D存储器器件300还可以包括位线触点340，每个位线触点340在存储器堆叠层322的最小重复单位302中的存储器串310中的相应一个上方并与其接触。在一些实施例中，每个位线触点340形成在相应存储器串310(即，沟道插塞336)的上端的顶部上。根据一些实施例，由于非DSG切口区域304和305中的存储器串310的上端高于DSG切口区域306中的存储器串310的上端，所以DSG切口区域306中的每个位线触点340的高度大于非DSG切口区域304和305中的每个位线触点340的高度。3D存储器器件300还可以包括位线342，每条位线342在存储器堆叠层322的最小重复单位302中的位线触点340中的相应一个上方并与其接触。
图4A示出了根据本公开的一些实施例的具有DSG切口的又一示例性3D存储器器件400的横截面的侧视图。图4A可以是示出3D存储器器件200沿图2A中的BB平面的横截面的侧视图的另一示例。也就是说，图4A示出了3D存储器器件400中的存储器堆叠层422的最小重复单位的侧视图，该最小重复单位与图2A中的最小重复单位202相同。应当理解，下文可以不重复3D存储器器件200和400两者中的类似结构(例如，材料、制造工艺、功能等)的细节。
3D存储器器件400可以包括衬底420和在衬底420上方的存储器堆叠层422。在一些实施例中，3D存储器器件400是NAND闪存存储器器件，其中存储器单元以NAND存储器串210的阵列的形式提供，每个NAND存储器串垂直延伸穿过衬底420上方的存储器堆叠层422。在平面图中，存储器串210的阵列可以被划分为存储器堆叠层422的非DSG切口区域204和DSG切口区域206。在一些实施例中，非DSG切口区域204的尺寸与DSG切口区域206的尺寸标称地相同，并且非DSG切口区域204中的存储器串210的数量与DSG切口区域206中的存储器串210的数量标称地相同。换句话说，存储器串210可以被均匀地划分成存储器堆叠层422的区域204和206(即，最小重复单位202)。
根据一些实施例，存储器堆叠层422包括在z方向上垂直交错的导电层426和电介质层424。在一些实施例中，导电层426中的最外导电层包括多条DSG线428和430以及SSG线432。导电层426的垂直地处于SSG线432与DSG线428和430之间的剩余部分可以包括围绕存储器串210并作为字线横向延伸的栅极线。根据一些实施例，DSG线428是第一最上导电层426，DSG线430是第二最上导电层426，并且SSG线432是最下导电层426。在一些实施例中，每个存储器串210邻接被配置为控制存储器串210的漏极的DSG线428和430中的至少一条。根据一些实施例，非DSG切口区域204中的每个存储器串210邻接DSG线428和430两者，使得非DSG切口区域204中的存储器串210的漏极由DSG线428和430两者控制。由于DSG切口208，DSG切口区域206中的每个存储器串210邻接DSG线430，但不邻接DSG线428，使得DSG切口区域206中的存储器串210的漏极由DSG线430控制，但不由DSG线428控制。
如图4A中所示，DSG切口区域206中的DSG线428(例如，第一最上导电层426)的一部分由DSG切口208移除。也就是说，DSG线428和430可以例如在y方向(位线方向)上具有不同的横向尺寸。结果，在一些实施例中，由于DSG切口208，DSG线428和430的数量在DSG切口区域206与非DSG切口区域204之间是不同的。例如，在非DSG切口区域204中可以存在两条DSG线428和430，但在DSG切口区域206中仅存在一条DSG线430。换句话说，存储器串210垂直延伸穿过的DSG线428和430的数量在DSG切口区域206与非DSG切口区域204之间不同。例如，非DSG切口区域204中的存储器串210垂直延伸穿过两条DSG线428和430，而DSG切口区域206中的存储器串210垂直延伸穿过仅一条DSG线430。3D存储器器件400的布局和设计避免了由于DSG切口而导致的任何虚设存储器串(例如，图1A和图1B中所示)。例如，3D存储器器件400的DSG切口区域206可以没有虚设储器串，并且存储器堆叠层422的最小重复单位202中的每个存储器串210可以是功能存储器串。因此，与3D存储器器件100相比，可以增加3D存储器器件400的有效器件面积和存储器单元密度，并且可以改善电性能。
根据一些实施例，不同于图2B中的其中DSG切口区域206和非DSG切口区域204中的存储器串210具有不同高度的3D存储器器件200，图4A中的3D存储器器件400中的DSG切口区域206和非DSG切口区域204中的每个存储器串210具有标称相同的高度。例如，非DSG切口区域204和DSG切口区域206两者中的存储器串210的上端可以在DSG线428(例如，第一最上导电层426)上方。在一些实施例中，非DSG切口区域204和DSG切口区域206两者中的存储器串210的上端彼此齐平。如下文关于制造工艺所描述的，通过使存储器堆叠层422的最小重复单位202中的每个存储器串210具有均匀的高度，可以降低制造复杂性。
存储器串210可以包括沟道结构412和在存储器串210的上端的沟道插塞436。在一些实施例中，非DSG切口区域204中的沟道插塞436具有标称相同的高度，并且DSG切口区域206中的沟道插塞436具有标称相同的高度。根据一些实施例，沟道插塞436的高度在非DSG切口区域204与DSG切口区域206之间不同。例如，DSG切口区域206中的每个沟道插塞436的高度可以大于非DSG切口区域204中的每个沟道插塞436的高度。例如，在垂直方向上，非DSG切口区域204中的沟道插塞436的下端可以在DSG线428(例如，第一最上导电层426)上方，并且DSG切口区域206中的沟道插塞436的下端可以在DSG线430(例如，第二最上导电层426)与DSG线428之间。
3D存储器器件400还包括位线触点440，每个位线触点440在存储器堆叠层422的最小重复单位202中的存储器串210中的相应一个上方并与其接触。在一些实施例中，每个位线触点440形成在相应存储器串210(即，沟道插塞436)的上端的顶部上。根据一些实施例，由于每个区域204或206中的存储器串210的上端彼此齐平，所以最小重复单位202中的每个位线触点440的高度是标称相同的。如下文关于制造工艺所描述的，通过使存储器堆叠层422的最小重复单位202中的每个位线触点440具有均匀高度，可以降低制造复杂性。3D存储器器件400还可以包括位线442，每条位线422在存储器堆叠层422的最小重复单位202中的位线触点440中的相应一个上方并且与其接触。
尽管图4A中的3D存储器器件400的沟道插塞436在非DSG切口区域204与DSG切口区域206之间具有不同高度，但应当理解，在一些示例中，沟道插塞可以在不同区域之间具有标称相同的高度。例如，图4B示出了根据本公开的一些实施例的具有DSG切口的又一示例性3D存储器器件401的横截面的侧视图。图4B可以是示出3D存储器器件200沿图2A中的BB平面的横截面的侧视图的又一示例。如图4B中所示，根据一些实施例，沟道插塞437的高度在不同区域之间(例如，在非DSG切口区域204与DSG切口区域206之间)标称地相同。也就是说，3D存储器器件401中的每个沟道插塞437可以在存储器堆叠层422的最小重复单位202中标称地相同。在一些实施例中，每个沟道插塞437的下端在DSG线428(例如，第一最上导电层426)与DSG线430(例如，第二最上导电层426)之间。应当理解，为了易于描述，不重复3D存储器器件400和401两者中的其它相同结构的细节。
应当理解，3D存储器器件的存储器堆叠层的最小重复单位中的区域的数量不限于2(例如，最小重复单位202中的一个DSG切口区域206和一个非DSG切口区域204)，并且可以为任何其它合适数量(例如，3或更多)。例如，图5A和图5B示出了根据本公开的一些实施例的具有DSG切口的又一实例性3D存储器器件500的平面图和横截面的侧视图。图5B示出了3D存储器器件500沿图5A中的DD平面的横截面的侧视图。如图5A所示，3D存储器器件500的最小重复单位502包括三个区域：在平面图中的y方向(位线方向)上的非DSG切口区域504和两个DSG切口区域505和506。应当了解，下文可以不重复3D存储器器件400和500两者中的类似结构(例如，材料、制造工艺、功能等)的细节。
如图5B所示，3D存储器器件500可以包括衬底520和在衬底520上方的存储器堆叠层522。在一些实施例中，3D存储器器件500是NAND闪存存储器器件，其中存储器单元以NAND存储器串510的阵列的形式提供，每个NAND存储器串垂直延伸穿过衬底520上方的存储器堆叠层522，如图5B的侧视图中所示。存储器串510的阵列可以被划分成存储器堆叠层522的区域504、505和506。在一些实施例中，每个区域504、505或506的尺寸标称地相同，并且每个区域504、505或506中的存储器串510的数量标称地相同。换句话说，存储器串510可以被均匀地划分成存储器堆叠层522的区域504、505或506(即，最小重复单位502)。
根据一些实施例，存储器堆叠层522包括在z方向上垂直交错的导电层526和电介质层524。在一些实施例中，导电层526中的最外导电层包括多条DSG线528、530和531以及SSG线532。导电层526的垂直地处于SSG线532与DSG线528、530和531之间的剩余部分可以包括围绕存储器串510并且作为字线横向延伸的栅极线。如图5B所示，根据一些实施例，DSG线528是第一最上导电层526，DSG线530是第二最上导电层526，并且DSG线531是第三最上导电层526。在一些实施例中，每个存储器串510邻接DSG线528、530和531中的至少一条，DSG线528、530和531被配置为控制存储器串510的漏极。根据一些实施例，非DSG切口区域504中的每个存储器串510邻接DSG线528、530和531，使得非DSG切口区域504中的存储器串510的漏极由三条DSG线528、530和531控制。由于DSG切口507，DSG切口区域505中的每个存储器串510邻接DSG线530和531，但不邻接DSG线528，使得DSG切口区域505中的存储器串510的漏极由两条DSG线530和531控制，但不由DSG线528控制。由于DSG切口507和508，DSG切口区域506中的每个存储器串510邻接DSG线531，但不邻接DSG线528和530，使得DSG切口区域506中的存储器串510的漏极由DSG线531控制，但不由DSG线528和530控制。
在一些实施例中，DSG切口区域505和506中的DSG线528(例如，第一最上导电层526)的一部分被DSG切口507和508移除，并且DSG切口区域506中的DSG线530(例如，第二最上导电层526)的一部分被DSG切口508移除，也就是说，DSG线528、530和531可以例如在y方向(位线方向)上具有不同的横向尺寸。根据一些实施例，DSG线528、530和531形成阶梯结构。结果，在一些实施例中，由于DSG切口507和508，DSG线528、530和531的数量在区域504、505和506之间是不同的。例如，在非DSG切口区域504中可以有三条DSG线528、530和531，在DSG切口区域505中有两条DSG线530和531，并且在DSG切口区域506中有一条DSG线531。换句话说，存储器串510垂直延伸穿过的DSG线528、530和531的数量在区域504、505和506之间不同。3D存储器器件500的布局和设计避免了由于DSG切口而导致的任何虚设存储器串(例如，图1A和图1B中所示)。例如，3D存储器器件500的DSG切口区域505和506可以没有虚设存储器串，并且存储器堆叠层522的最小重复单位502中的每个存储器串510可以是功能存储器串。因此，与3D存储器器件100相比，可以增加3D存储器器件500的有效器件面积和存储器单元密度，并且可以改善电性能。
如图5B所示，存储器串510可以包括沟道结构512和在存储器串510的上端的沟道插塞536。3D存储器器件500还可以包括位线触点540，每个位线触点540在存储器堆叠层522的最小重复单位502中的存储器串510中的相应一个的上方并与其接触。在一些实施例中，每个位线触点540形成在相应存储器串510(即，沟道插塞536)的上端的顶部上。3D存储器器件500还可以包括位线542，每条位线542在存储器堆叠层522的最小重复单位502中的位线触点540中的相应一个上方并与其接触。应当理解，DSG切口的数量和所得DSG区域的数量不受上述3D存储器器件400和500的示例的限制，并且最小重复单位中的区域的数量可以大于3，例如，两个以上的最上导电层可以被两个以上的DSG切口切割以在y方向(位线方向)上形成三条以上的DSG线，并且由DSG线形成的阶梯结构可以被扩展。
图6A-图6F示出了根据本公开的一些实施例的用于形成具有DSG切口的示例性3D存储器器件的制造工艺。图8示出了根据本公开的一些实施例的用于形成具有DSG切口的示例性3D存储器器件的方法800的流程图。图6A-图6F和图8中描绘的3D存储器器件的示例包括图2A和图2B中描绘的3D存储器器件200。将一起描述图6A-图6F和图8。应当理解，方法800中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其它操作。此外，一些操作可以同时执行，或者以与图8所示的不同的顺序执行。
参考图8，方法800开始于操作802，其中在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层。衬底可以是硅衬底。参考图6A，在硅衬底602上方形成包括多对牺牲层606和电介质层608的电介质堆叠层604。根据一些实施例，电介质堆叠层604包括交错的牺牲层606和电介质层608。电介质层608和牺牲层606可以交替地沉积在硅衬底602上以形成电介质堆叠层604。在一些实施例中，每个电介质层608包括氧化硅层，并且每个牺牲层606包括氮化硅层。也就是说，多个氮化硅层和多个氧化硅层可以交替地沉积在硅衬底602上方以形成电介质堆叠层604。电介质堆叠层604可以通过一个或多个薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
方法800进行至操作804，如图8所示，其中形成了各自垂直延伸穿过电介质堆叠层的第一沟道结构和第二沟道结构。如图6B所示，沟道孔是垂直延伸穿过电介质堆叠层604的开口。在一些实施例中，穿过电介质堆叠层604形成多个开口，使得每个开口成为用于在稍后的工艺中生长个体沟道结构610或611的位置。在一些实施例中，用于形成沟道结构610或611的沟道孔的制造工艺包括湿法刻蚀和/或干法刻蚀(例如，深离子反应刻蚀(DRIE))。在一些实施例中，每个沟道结构610或611的沟道孔进一步延伸穿过硅衬底602的顶部部分。穿过电介质堆叠层604的刻蚀工艺可以不在硅衬底602的顶表面处停止，并且可以继续刻蚀硅衬底602的部分。沿着每个沟道结构610或611的沟道孔的侧壁形成存储器膜(包括阻挡层、存储层和隧穿层，未示出)和半导体沟道。在一些实施例中，首先沿着沟道孔的侧壁沉积存储器膜，并且然后在存储器膜之上沉积半导体沟道。阻挡层、存储层和隧穿层可以使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)以此顺序依次沉积，以形成存储器膜。然后，可以通过使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)在隧穿层上沉积多晶硅来形成半导体沟道。
方法800进行至操作806，如图8所示，其中移除牺牲层中的最上牺牲层的一部分和第二沟道结构的邻接最上牺牲层的所移除部分的顶部部分，使得第一沟道结构垂直延伸穿过电介质堆叠层的包括最上牺牲层的剩余部分的第一区域，并且第二沟道结构的剩余部分垂直延伸穿过电介质堆叠层的没有最上牺牲层的第二区域。
如图6C所示，对刻蚀掩模612进行图案化以覆盖电介质堆叠层604的一部分和第一最上牺牲层606的一部分和下面的沟道结构610。刻蚀掩模612可以包括形成在电介质堆叠层604的一部分上的软刻蚀掩模(例如，光致抗蚀剂层)和/或硬刻蚀掩模(例如，金属层)。在一些实施例中，用于对刻蚀掩模612进行图案化的制造工艺包括光刻、显影、干法刻蚀和/或湿法刻蚀。通过对刻蚀掩模612进行图案化，电介质堆叠层604可以在y方向(例如，位线方向)上被横向划分为被刻蚀掩模612覆盖的非DSG切口区域603和未被刻蚀掩模612覆盖的DSG切口区域605。根据一些实施例，沟道结构610和611因此分别被划分为非DSG切口区域603和DSG切口区域605。
如图6D所示，通过湿法刻蚀和/或干法刻蚀(例如，RIE)移除第一最上牺牲层606的未被刻蚀掩模612(图6C所示)覆盖的一部分和DSG切口区域605中的沟道结构611的邻接第一最上牺牲层606的所移除部分的一部分。可以在第一最上牺牲层606和第二最上牺牲层606之间停止刻蚀，使得沟道结构611的上端在第二最上牺牲层606上方。可以通过控制刻蚀速率和/或刻蚀时间来控制刻蚀，或者当刻蚀第一最上牺牲层606(包括氮化硅)时停止刻蚀。由于刻蚀掩模612的保护，在非DSG切口区域603中的第一最上牺牲层606和沟道结构610的剩余部分可以保持完整。根据一些实施例，DSG切口614由此形成在DSG切口区域605中。然后，在形成DSG切口614之后，可以使用灰化、湿式刻蚀和/或干式刻蚀来移除刻蚀掩模612。
方法800进行至操作808，如图8所示，其中在第一沟道结构的顶部部分中形成第一沟道插塞，以及在第二沟道结构的剩余部分的顶部部分中形成第二沟道插塞。在一些实施例中，第一沟道插塞的下端高于最上牺牲层的剩余部分，并且第二沟道插塞的上端低于最上牺牲层的剩余部分。
如图6E所示，沟道插塞616形成在非DSG切口区域603中的沟道结构610的顶部部分中，并且沟道插塞617形成在DSG切口区域605中的沟道结构611的剩余部分的顶部部分中。在一些实施例中，通过湿法刻蚀和/或干法刻蚀沟道结构610或611的顶部部分中的存储器膜、半导体沟道和覆盖层的部分，在沟道结构610或611的顶部部分中形成凹陷。然后，可以通过一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将半导体材料(例如，多晶硅)沉积到凹陷中来形成沟道插塞616和617。由此，穿过包括非DSG切口区域603中的第一最上牺牲层606的剩余部分的电介质堆叠层604形成各自包括相应沟道结构610和沟道插塞616的存储器串626。由此，穿过在DSG切口区域605中没有第一最上牺牲层606的电介质堆叠层604形成各自包括相应沟道结构611和沟道插塞617的存储器串627。在一些实施例中，使用一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)、随后使用平坦化工艺(例如，CMP)，再次用电介质材料(例如，氧化硅)填充DSG切口区域605中的电介质堆叠层604的移除的顶部部分(图6D中所示)。
方法800进行至操作810，如图8所示，其中通过用导电层替换电介质堆叠层的牺牲层(即，所谓的“栅极替换”工艺)来形成包括交错的导电层和电介质层的存储器堆叠层。如图6F所示，牺牲层606(如图6E所示)被导电层620替换，并且由此形成包括交错的导电层620和电介质层608的存储器堆叠层618。在一些实施例中，首先通过经由狭缝开口(未示出)移除牺牲层606来形成横向凹陷(未示出)。在一些实施例中，通过经由狭缝开口施加刻蚀溶液来移除牺牲层606，使得牺牲层606被移除，从而产生在电介质层608之间交错的横向凹陷。刻蚀溶液可以包括任何合适的刻蚀剂，其相对于电介质层608选择性地刻蚀牺牲层606。如图6F所示，导电层620通过狭缝开口沉积到横向凹陷中。在一些实施例中，在导电层620之前将栅极电介质层(未示出)沉积到横向凹陷中，使得导电层620沉积在栅极电介质层上。可以使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)来沉积导电层620(例如，金属层)。根据一些实施例，DSG线628和629由此形成，DSG线628和629分别替换第一最上牺牲层606和第二最上牺牲层606的剩余部分。
方法800进行至操作812，如图8所示，其中第一位线触点和第二位线触点分别形成在第一沟道插塞和第二沟道插塞上方并分别与第一沟道插塞和第二沟道插塞接触。在一些实施例中，多条位线分别形成在第一位线触点和第二位线触点上方并分别与第一位线触点和第二位线触点接触。
如图6F所示，位线触点622分别形成于非DSG切口区域603中的存储器串626的沟道插塞616上方并分别与其接触，并且位线触点623分别形成于DSG切口区域605中的存储器串627的沟道插塞617上方并分别与其接触。根据一些实施例，由于DSG切口614，DSG切口区域605中的每个位线触点623的高度大于非DSG切口区域603中的每个位线触点622的高度。在一些实施例中，为了形成位线触点622和623，使用湿法刻蚀/干法刻蚀(例如，RIE)穿过存储器堆叠层618上的电介质层形成位线触点开口。在一些实施例中，刻蚀工艺在存储器串626和627的沟道插塞616和617的上端处停止，以暴露沟道插塞616和617的上端。然后，可以通过使用薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)、随后使用CMP工艺将导电材料沉积到位线触点开口中，来形成位线触点622和623。
如图6F所示，位线624分别形成于非DSG切口区域603和DSG切口区域605中的位线触点622和623上方并分别与其接触。根据一些实施例，每条位线624的高度标称地相同。在一些实施例中，为了形成位线624，使用湿法刻蚀/干法刻蚀(例如，RIE)穿过位线触点622和623上的电介质层形成位线开口。在一些实施例中，刻蚀工艺在位线触点622和623的上端处停止。然后，可以通过使用薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)、随后使用CMP工艺将导电材料沉积到位线开口中，来形成位线624。
图7A-图7H示出了根据本公开的一些实施例的用于形成具有DSG切口的其他示例性3D存储器器件的制造工艺。图9示出了根据本公开的一些实施例的用于形成具有DSG切口的其他示例性3D存储器器件的方法900的流程图。图7A-图7H和图9中描绘的3D存储器器件的示例包括图4A和图4B中描绘的3D存储器器件400和401。将一起描述图7A-图7H和图9。应当理解，方法900中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其它操作。此外，一些操作可以同时执行，或者以与图9所示的不同的顺序执行。
参考图9，方法900开始于操作902，其中在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层。衬底可以是硅衬底。参考图7A，在硅衬底702上方形成包括多对牺牲层706和电介质层708的电介质堆叠层704。根据一些实施例，电介质堆叠层704包括交错的牺牲层706和电介质层708。电介质层708和牺牲层706可以交替地沉积在硅衬底702上以形成电介质堆叠层704。在一些实施例中，每个电介质层708包括氧化硅层，并且每个牺牲层706包括氮化硅层。也就是说，多个氮化硅层和多个氧化硅层可以交替地沉积在硅衬底702上方以形成电介质堆叠层704。电介质叠层704可以通过一个或多个薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法900进行至操作904，如图9所示，其中移除牺牲层中的最上牺牲层的一部分。如图7A所示，对刻蚀掩模709进行图案化以覆盖电介质堆叠层704的一部分和下面的最上牺牲层706的一部分。刻蚀掩模709可以包括形成在电介质堆叠层704的一部分上的软刻蚀掩模(例如，光致抗蚀剂层)和/或硬刻蚀掩模(例如，金属层)。在一些实施例中，用于对刻蚀掩模709进行图案化的制造工艺包括光刻、显影、干法刻蚀和/或湿法刻蚀。通过对刻蚀掩模709进行图案化，可以在y方向(例如，位线方向)上将电介质堆叠层704横向划分为被刻蚀掩模709覆盖的非DSG切口区域703和未被刻蚀掩模709覆盖的DSG切口区域705。
如图7B所示，通过湿法刻蚀和/或干法刻蚀(例如，RIE)移除未被刻蚀掩模709(图7A所示)覆盖的第一最上牺牲层706的一部分。可以在第一最上牺牲层706和第二最上牺牲层706之间停止刻蚀，使得第二最上牺牲层706保持完整。刻蚀深度可以通过控制刻蚀速率和/或刻蚀时间来控制。由于刻蚀掩模709的保护，非DSG切口区域703中的第一最上牺牲层706的剩余部分可以保持完整。根据一些实施例，DSG切口714由此形成在DSG切口区域705中。然后，在形成DSG切口714之后，可以使用灰化、湿法刻蚀和/或干法刻蚀移除刻蚀掩模709。在一些实施例中，使用一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)、随后使用平坦化工艺(例如CMP)，再次用电介质材料(例如，氧化硅)填充DSG切口区域705中的电介质堆叠层704的移除的顶部部分。
方法900进行至操作906，如图9所示，其中形成各自具有标称相同的高度的第一存储器串和第二存储器串。在一些实施例中，第一存储器串垂直延伸穿过电介质堆叠层的包括最上牺牲层的剩余部分的第一区域，并且第二存储器串垂直延伸穿过电介质堆叠层的没有最上牺牲层的第二区域。在一些实施例中，为了形成第一存储器串和第二存储器串，同时形成分别垂直延伸穿过电介质堆叠层的第一区域和第二区域的第一沟道结构和第二沟道结构，在电介质堆叠层的第一区域上而不在第二区域上形成升高层，同时形成穿过升高层进入第一沟道结构的顶部部分的第一凹陷和进入第二沟道结构的顶部部分的第二凹陷，并且分别在第一凹陷和第二凹陷中同时形成第一沟道插塞和第二沟道插塞。第二凹陷的深度可以与第一凹陷的深度标称地相同。在一些实施例中，为了形成第一存储器串和第二存储器串，将第一沟道插塞和第二沟道插塞平坦化，使得第一存储器串和第二存储器串的上端与电介质堆叠层的顶表面彼此齐平。在一些实施例中，在平坦化之后，第二沟道插塞的高度大于第一沟道插塞的高度。在一些实施例中，第一沟道插塞的下端高于最上牺牲层的剩余部分，并且第二沟道插塞的下端低于最上牺牲层的剩余部分。
如图7C所示，沟道孔是垂直延伸穿过电介质堆叠层704的开口。在一些实施例中，穿过电介质堆叠层704形成多个开口，使得每个开口成为用于在稍后的工艺中生长个体沟道结构710或711的位置。在一些实施例中，用于形成沟道结构710或711的沟道孔的制造工艺包括湿法刻蚀和/或干法刻蚀(例如，DRIE)。在一些实施例中，每个沟道结构710或711的沟道孔进一步延伸穿过硅衬底702的顶部部分。穿过电介质堆叠层704的刻蚀工艺可以不在硅衬底702的顶表面处停止，并且可以继续刻蚀硅衬底702的部分。沿着每个沟道结构710或711的沟道孔的侧壁形成存储器膜(包括阻挡层、存储层和隧穿层，未示出)和半导体沟道。在一些实施例中，首先沿着沟道孔的侧壁沉积存储器膜，并且然后在存储器膜之上沉积半导体沟道。阻挡层、存储层和隧穿层可以使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)以此顺序依次沉积，以形成存储器膜。然后，可以通过使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)在隧穿层上沉积多晶硅来形成半导体沟道。与上文参照图6D和图8描述的其中通过DSG切口614移除DSG切口区域605中的沟道结构611的一部分的制造工艺相比，DSG切口区域705中的沟道结构711未被刻蚀，由此降低制造复杂性。
如图7D所示，在电介质堆叠层704的非DSG切口区域703上形成升高层715。升高层715可以包括任何合适的材料(例如，氧化硅或多晶硅)。在一些实施例中，用于形成升高层715的制造工艺包括使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、电镀、无电镀或其任何组合)在电介质堆叠层704上沉积材料(例如，氧化硅)，以及使用光刻、显影、干法刻蚀和/或湿法刻蚀图案化所沉积的材料以覆盖非DSG切口区域703，但不覆盖DSG切口区域705。
如图7D所示，同时形成穿过升高层715进入非DSG切口区域703中的沟道结构710的顶部部分中的凹陷717以及进入DSG切口区域705中的沟道结构711的顶部部分中的凹陷719。刻蚀掩模(未示出)可以首先被图案化以暴露与沟道结构710和711对准的区域。在一些实施例中，通过经由刻蚀掩模湿法刻蚀和/或干法刻蚀沟道结构710或711的顶部部分中的存储器膜、半导体沟道和覆盖层的部分，同时形成凹陷717和719。根据一些实施例，在开始刻蚀沟道结构710之前，刻蚀首先穿过非DSG切口区域703中的升高层715。在一些实施例中，根据一些实施例，非DSG切口区域703中的凹陷717的深度与DSG切口区域705中的凹陷719的深度标称地相同。由于升高层715，非DSG切口区域703中的凹陷717的下端可以高于DSG切口区域705中的凹陷719的下端。通过控制升高层715的性质(例如，厚度和/或材料)和/或刻蚀条件(例如，刻蚀速率、循环和/或时间)，当非DSG切口区域703中的凹陷717的下端高于第一最上牺牲层706并且DSG切口区域705中的凹陷719的下端在第一牺牲层706与第二牺牲层706之间时，可以停止刻蚀。
如图7E所示，然后通过使用一个或多个薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)将半导体材料(例如，多晶硅)分别沉积到凹陷717和719(图7D所示)中，同时形成沟道插塞716和728。然后可以施加平坦化工艺(例如，CMP、湿法刻蚀和/或干法刻蚀)以平坦化沟道插塞716和728，使得沟道插塞716和728的上端与电介质堆叠层704的顶表面彼此齐平。在形成沟道插塞716和728之前，可以通过平坦化工艺或在刻蚀工艺中移除升高层715。结果，根据一些实施例，在平坦化之后，DSG切口区域705中的沟道插塞728的高度大于非DSG切口区域703中的沟道插塞716的高度。在一些实施例中，非DSG切口区域703中的沟道插塞716的下端高于第一最上牺牲层706的剩余部分，并且DSG切口区域705中的沟道插塞728的下端低于第一最上牺牲层706的剩余部分(例如，在第一最上牺牲层706与第二最上牺牲层706之间)。由此，可以穿过包括非DSG切口区域703中的第一最上牺牲层706的剩余部分的电介质堆叠层704来形成各自包括相应沟道结构710和沟道插塞716的存储器串726。由此，可以穿过DSG切口区域705中的没有第一最上牺牲层706的电介质堆叠层704形成各自包括相应沟道结构711和沟道插塞728的存储器串727。
方法900进行至操作908，如图9所示，其中通过用导电层替换电介质堆叠层的牺牲层(即，所谓的“栅极替换”工艺)来形成包括交错的导电层和电介质层的存储器堆叠层。如图7F所示，牺牲层706(如图7E所示)被导电层720替换，并且由此形成包括交错的导电层720和电介质层708的存储器堆叠层718。在一些实施例中，首先通过经由狭缝开口(未示出)移除牺牲层706来形成横向凹陷(未示出)。在一些实施例中，通过经由狭缝开口施加刻蚀溶液来移除牺牲层706，使得牺牲层706被移除，从而产生在电介质层708之间交错的横向凹陷。刻蚀溶液可以包括任何合适的刻蚀剂，其相对于电介质层708选择性地刻蚀牺牲层706。如图7F所示，导电层720通过狭缝开口沉积到横向凹陷中。在一些实施例中，在导电层720之前将栅极电介质层(未示出)沉积到横向凹陷中，使得导电层720沉积在栅极电介质层上。可以使用一个或多个薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)来沉积导电层720(例如，金属层)。根据一些实施例，由此形成DSG线730和731，其分别替换第一最上牺牲层706和第二最上牺牲层706的剩余部分。
方法900进行至操作910，如图9所示，其中第一位线触点和第二位线触点分别形成在第一存储器串和第二存储器串上方并分别与第一存储器串和第二存储器串接触。在一些实施例中，多条位线分别形成在第一位线触点和第二位线触点上方并分别与第一位线触点和第二位线触点接触。
如图7F所示，位线触点722分别形成在非DSG切口区域703中的存储器串726的沟道插塞716以及DSG切口区域705中的存储器串727的沟道插塞728上方并分别与其接触。根据一些实施例，由于沟道插塞716和728的上端彼此齐平，所以每个位线触点722具有标称相同的高度。结果，与上文关于图6F和图8所描述的其中需要形成在非DSG切口区域603与DSG切口区域605之间具有不同高度的位线触点622和623的示例相比，可以降低制造复杂性。在一些实施例中，为了形成位线触点722，使用湿法刻蚀/干法刻蚀(例如，RIE)穿过存储器堆叠层718上的电介质层来形成位线触点开口。在一些实施例中，刻蚀工艺在存储器串726和727的沟道插塞716和728的上端处停止，以暴露沟道插塞716和728的上端。然后，可以通过使用薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)、随后使用CMP工艺将导电材料沉积到位线触点开口中，来形成位线触点722。
如图7F所示，位线724分别形成于非DSG切口区域703和DSG切口区域705中的位线触点722上方并分别与其接触。根据一些实施例，每条位线724的高度标称地相同。在一些实施例中，为了形成位线724，使用湿法刻蚀/干法刻蚀(例如，RIE)穿过位线触点722上的电介质层形成位线开口。在一些实施例中，刻蚀工艺在位线触点722的上端处停止。然后，可以通过使用薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它合适的工艺或其任何组合)、随后使用CMP工艺将导电材料沉积到位线开口中，来形成位线724。
应当理解，图9中的方法900的操作906可以通过如图7G和图7H所示的另一示例来实施。在一些实施例中，为了形成第一存储器串和第二存储器串，同时形成分别垂直延伸穿过电介质堆叠层的第一区域和第二区域的第一沟道结构和第二沟道结构，同时形成进入第一沟道结构的顶部部分的第一凹陷和进入第二沟道结构的顶部部分的第二凹陷，并且分别在第一凹陷和第二凹陷中同时形成第一沟道插塞和第二沟道插塞。在一些实施例中，为了形成第一存储器串和第二存储器串，将第一沟道插塞和第二沟道插塞平坦化，使得第一存储器串和第二存储器串的上端与电介质堆叠层的顶表面彼此齐平。在一些实施例中，在平坦化之后，第二沟道插塞的高度与第一沟道插塞的高度标称地相同。在一些实施例中，第一沟道插塞和第二沟道插塞的下端低于最上牺牲层的剩余部分。
在完成图7C所示的工艺之后并且不形成图7D中的升高层715的情况下，同时形成进入非DSG切口区域703中的沟道结构710的顶部部分中的凹陷(未示出)和进入DSG切口区域705中的沟道结构711的顶部部分中的凹陷(未示出)。刻蚀掩模(未示出)可以首先被图案化以暴露与沟道结构710和711对准的区域。在一些实施例中，通过经由刻蚀掩模湿法刻蚀和/或干法刻蚀沟道结构710或711的顶部部分中的存储器膜、半导体沟道和覆盖层的部分，同时形成凹陷。根据一些实施例，在没有升高层715的情况下，非DSG切口区域703中的每个凹陷的深度与DSG切口区域705中的每个凹陷的深度标称地相同。非DSG切口区域703中的凹陷的下端可以与DSG切口区域705中的凹陷的下端齐平。通过控制刻蚀条件(例如，刻蚀速率、周期、和/或时间)，当非DSG切口区域703和DSG切口区域705中的凹陷的下端处于第一最上牺牲层706和第二最上牺牲层706之间时，可以停止刻蚀。
如图7G所示，通过使用一个或多个薄膜沉积工艺(例如，CVD、PVD、ALD或其任何组合)将半导体材料(例如，多晶硅)分别沉积到非DSG切口区域703和DSG切口区域705中的凹陷中，可以同时形成沟道插塞736和728。然后可以施加平坦化工艺(例如，CMP、湿法刻蚀和/或干法刻蚀)以平坦化沟道插塞736和728，使得沟道插塞736和728的上端与电介质堆叠层704的顶表面彼此齐平。结果，根据一些实施例，在平坦化之后，DSG切口区域705中的沟道插塞728的高度与非DSG切口区域703中的沟道插塞736的高度标称地相同。在一些实施例中，每个沟道插塞736或738的下端低于第一最上牺牲层706(例如，在第一最上牺牲层706和第二最上牺牲层706之间)的剩余部分。由此，可以穿过包括非DSG切口区域703中的第一最上牺牲层706的剩余部分的电介质堆叠层704来形成各自包括相应沟道结构710和沟道插塞736的存储器串738。由此，可以穿过DSG切口区域705中的没有第一最上牺牲层706的电介质堆叠层704形成各自包括相应沟道结构711和沟道插塞728的存储器串727。
如图7H所示，位线触点722分别形成在非DSG切口区域603中的存储器串738的沟道插塞736以及DSG切口区域705中的存储器串727的沟道插塞728上方并分别与其接触。位线724可以分别形成在非DSG切口区域703和DSG切口区域705中的位线触点722上方并分别与其接触。
图10示出了根据本公开的一些实施例的用于操作具有DSG切口的示例性3D存储器器件的方法1000的流程图。尽管下文将与图2B和图3B中描绘的3D存储器器件200和300的示例一起描述图10，但应当理解，可以以相同方式使用本文中所公开的3D存储器器件的任何其它合适示例(例如，图4A、图4B和图5B中描绘的3D存储器器件400、401或501)来类似地实施方法1000。还应当理解，方法1000中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时执行，或者以与图10所示的不同的顺序执行。
参考图10，方法1000开始于操作1002，其中提供3D存储器器件，该3D存储器器件包括第一存储器串、第二存储器串、在第一单元处邻接第一存储器串的第一DSG线、以及在第二单元和第三单元处分别邻接第一存储器串和第二存储器串的第二DSG线。在一些实施例中，第一DSG线不邻接第二存储器串。在一些实施例中，第一单元和第二单元被配置为控制第一存储器串的漏极，并且第三单元被配置为控制第二存储器串的漏极。
如图2B所示，根据一些实施例，3D存储器器件200包括非DSG切口区域204中的第一存储器串210、DSG切口区域206中的第二存储器串210、在第一DSG单元214处邻接非DSG切口区域204中的第一存储器串210的第一DSG线228、以及分别在第二DSG单元216和第三DSG单元218处邻接非DSG切口区域204和DSG切口区域206中的第一存储器串210和第二存储器串210的第二DSG线230。在一些实施例中，由于DSG切口208，第一DSG线228不邻接DSG切口区域206中的第二存储器串210。在一些实施例中，第一DSG单元214和第二DSG单元216被配置为控制非DSG切口区域204中的第一存储器串210的漏极，并且第三DSG单元218被配置为控制DSG切口区域206中的第二存储器串210的漏极。
方法1000进行至操作1004，如图10所示，其中设置第一单元、第二单元和第三单元的阈值电压，使得第一单元的阈值电压高于第二单元的阈值电压，并且第三单元的阈值电压高于第二单元的阈值电压。在一些实施例中，第一单元和第三单元的阈值电压标称地相同。
如图2B所示，设置第一DSG单元214的阈值电压Vt1、第二DSG单元216的阈值电压Vt2和第三DSG单元218的阈值电压Vt3，使得第一DSG单元214的阈值电压Vt1高于第二DSG单元216的阈值电压Vt2，并且第三DSG单元218的阈值电压Vt3高于第二DSG单元216的阈值电压Vt2，即，Vt1>Vt2，并且Vt3>Vt2。在一些实施例中，第一DSG单元214的阈值电压Vt1与第三DSG单元218的阈值电压Vt3标称地相同，即，Vt1＝Vt3>Vt2。每个DSG单元214、216或218可以为晶体管，其具有由(例如)相应沟道结构212中的半导体沟道中的半导体材料(和掺杂剂(如果存在))的尺寸和性质(例如，载流子浓度和载流子迁移率)确定的本征阈值电压。可以在制造3D存储器器件200之后由(例如)制造商和/或用户使用(例如)编程和/或擦除操作将DSG单元214、216或218的每个阈值电压Vt1、Vt2或Vt3从其本征阈值电压设置到期望的电平。
方法1000进行至操作1006，如图10所示，其中将第一电压和第二电压分别施加到第一DSG线和第二DSG线，以在第一电压高于第一单元的阈值电压，并且第二电压高于第二单元的阈值电压但低于第三单元的阈值电压时，选择第一存储器串并取消选择第二存储器串。
如图2B所示，根据一些实施例，将第一电压Vdsg0施加至第一DSG线228，并且将第二电压Vdsg1施加至第二DSG线230。根据一些实施例，当第一电压Vdsg0高于第一DSG单元214的阈值电压Vt1，并且第二电压Vdsg1高于第二DSG单元216的阈值电压Vt2但低于第三DSG单元218的阈值电压Vt3时，即，Vdsg0＞Vt1，并且Vt3＞Vdsg1＞Vt2时，非DSG切口区域204中的第一存储器串210的第一DSG单元214和第二DSG单元216两者都导通，而DSG切口区域206中的第二存储器串210的第三DSG单元218截止。结果，可以选择非DSG切口区域204中的第一存储器串210，同时可以取消选择DSG切口区域206中的第二存储器串210。
方法1000进行至操作1008，如图10所示，其中将第一电压和第二电压分别施加到第一DSG线和第二DSG线，以在第一电压低于第一单元的阈值电压并且第二电压高于第三单元的阈值电压时，取消选择第一存储器串并选择第二存储器串。
如图2B所示，根据一些实施例，将第一电压Vdsg0施加至第一DSG线228，并且将第二电压Vdsg1施加至第二DSG线230。根据一些实施例，当第一电压Vdsg0低于第一DSG单元214的阈值电压Vt1，并且第二电压Vdsg1高于第三DSG单元218的阈值电压Vt3时，即，Vdsg0＜Vt1，并且Vdsg1＞Vt3时，第一DSG单元214导通，第二DSG单元216截止，并且第三DSG单元218导通。结果，可以取消选择非DSG切口区域204中的第一存储器串210(因为第二DSG单元216截止)，同时可以选择DSG切口区域206中的第二存储器串210。
应当理解，上文关于图2B和图10所公开的操作方法可以类似地以相同方式应用于图3B中的3D存储器器件300。如上文所描述，3D存储器器件300可以包括两个非DSG切口区域304和305以及DSG切口区域306中的存储器串310、三条DSG线328、329和330、以及五个DSG单元314、315、316、317和318。根据以下的示例性表格I，通过设置第一DSG单元314、第二DSG单元315、第三DSG单元316、第四DSG单元317和第五DSG单元318的阈值电压Vt1、Vt2、Vt3、Vt4和Vt5，并分别向第一DSG线328、第二DSG线330和第三DSG线329施加第一电压Vdsg0、第二电压Vdsg1和第三电压Vdsg2，可以单独地选择每个区域304、305或306中的第一存储器串、第二存储器串和第三存储器串310。
表格I
串区域 DSG单元1 DSG单元2/4 DSG单元3 DSG单元5
选择304 导通:V<sub>dsg0</sub>&gt;V<sub>t1</sub> 导通:V<sub>dsg1</sub>&gt;V<sub>t2/4</sub> 截止:V<sub>dsg1</sub>&lt;V<sub>t3</sub> 截止:V<sub>dsg2</sub>&lt;V<sub>t5</sub>
选择305 截止:V<sub>dsg0</sub>&lt;V<sub>t1</sub> 导通:V<sub>dsg1</sub>&gt;V<sub>t2/4</sub> 截止:V<sub>dsg1</sub>&lt;V<sub>t3</sub> 导通:V<sub>dsg2</sub>&gt;V<sub>t5</sub>
选择306 截止:V<sub>dsg0</sub>&lt;V<sub>t1</sub> 导通:V<sub>dsg1</sub>&gt;V<sub>t2/4</sub> 导通:V<sub>dsg1</sub>&gt;V<sub>t3</sub> 截止:V<sub>dsg2</sub>&lt;V<sub>t5</sub>
根据本公开的一个方面，一种3D存储器器件包括存储器堆叠层、多个存储器串、以及多个位线触点，每个位线触点与多个存储器串中的相应一个存储器串接触。存储器堆叠层包括交错的导电层和电介质层。每个存储器串垂直延伸穿过存储器堆叠层。导电层包括被配置为控制多个存储器串的漏极的多条漏极选择栅极(DSG)线。在平面图中，多个存储器串被划分为多个区域，多个区域是存储器堆叠层的最小重复单位。多个存储器串中的每一个邻接所述DSG线中的至少一条。
在一些实施例中，多个区域包括DSG切口区域和非DSG切口区域，并且非DSG切口区域中的DSG线的数量大于DSG切口区域中的DSG线的数量。
在一些实施例中，非DSG切口区域中的存储器串的数量与DSG切口区域中的存储器串的数量相同。
在一些实施例中，DSG切口区域没有虚设储器串。
在一些实施例中，非DSG切口区域中的存储器串中的每一个的高度大于DSG切口区域中的存储器串中的每一个的高度。
在一些实施例中，DSG切口区域中的位线触点中的每一个的高度大于非DSG切口区域中的位线触点中的每一个的高度。
在一些实施例中，在平面图中，多个区域包括在两个非DSG切口区域之间的DSG切口区域。
在一些实施例中，存储器串中的每一个在其一端处包括与相应位线触点接触的沟道插塞。
在一些实施例中，DSG切口区域中的沟道插塞垂直地处于DSG线中的至少两条之间。
在一些实施例中，3D存储器器件还包括在字线方向上横向延伸的GLS，并且DSG切口区域在平行于GLS的字线方向上横向延伸。
在一些实施例中，DSG线包括导电层中的最外导电层。
在一些实施例中，DSG切口区域中的存储器串不延伸超过最外导电层。
在一些实施例中，DSG线具有不同的横向尺寸。
根据本公开的另一方面，公开了一种用于形成3D存储器器件的方法。在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层。形成第一沟道结构和第二沟道结构，第一沟道结构和第二沟道结构均垂直延伸穿过电介质堆叠层。移除牺牲层中的最上牺牲层的一部分和第二沟道结构的邻接最上牺牲层的所移除部分的顶部部分，使得第一沟道结构垂直延伸穿过电介质堆叠层的包括最上牺牲层的剩余部分的第一区域，并且第二沟道结构的剩余部分垂直延伸穿过电介质堆叠层的没有最上牺牲层的第二区域。
在一些实施例中，为了同时形成第一存储器串和第二存储器串，同时形成分别垂直延伸穿过电介质堆叠层的第一区域和第二区域的第一沟道结构和第二沟道结构，在电介质堆叠层的第一区域上而不是第二区域上形成电介质升高层，同时形成穿过电介质升高层进入第一沟道结构的顶部部分中的第一凹陷和进入第二沟道结构的顶部部分中的第二凹陷，并且分别在第一凹陷和第二凹陷中同时形成第一沟道插塞和第二沟道插塞。
在一些实施例中，在第一沟道结构的顶部部分中形成第一沟道插塞，并在第二沟道结构的剩余部分的顶部部分中第二沟道插塞。
在一些实施例中，通过用导电层替换电介质堆叠层的牺牲层来形成包括交错的导电层和电介质层的存储器堆叠层，并且形成分别在第一沟道插塞和第二沟道插塞上方并分别与第一沟道插塞和第二沟道插塞接触的第一位线触点和第二位线触点。
在一些实施例中，第一沟道插塞的下端高于最上牺牲层的剩余部分，并且第二沟道插塞的上端低于最上牺牲层的剩余部分。
根据本公开的又一方面，公开了一种用于操作3D存储器器件的方法。提供3D存储器器件，3D存储器器件包括第一存储器串、第二存储器串、在第一单元处邻接第一存储器串的DSG线、以及分别在第二单元和第三单元处邻接第一存储器串和第二存储器串的第二DSG线。设置第一单元、第二单元和第三单元的阈值电压，使得第一单元的阈值电压高于第二单元的阈值电压，并且第三单元的阈值电压高于第二单元的阈值电压。将第一电压和第二电压分别施加到第一DSG线和第二DSG线，以在第一电压高于第一单元的阈值电压，并且第二电压高于第二单元的阈值电压但低于第三单元的阈值电压时，选择第一存储器串并取消选择第二存储器串。
在一些实施例中，将第一电压和第二电压分别被施加到第一DSG线和第二DSG线，以在第一电压低于第一单元的阈值电压，并且第二电压高于第三单元的阈值电压时，取消选择第一存储器串并选择第二存储器串。
在一些实施例中，第一单元和第三单元的阈值电压标称地相同。
在一些实施例中，第一单元和第二单元被配置为控制第一存储器串的漏极，并且第三单元被配置为控制第二存储器串的漏极。
在一些实施例中，第一DSG线不邻接第二存储器串。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (22)

1.一种三维(3D)存储器器件，包括：
存储器堆叠层，所述存储器堆叠层包括垂直交错的导电层和电介质层；
多个存储器串，所述多个存储器串均垂直延伸穿过所述存储器堆叠层；以及
多个位线触点，所述多个位线触点均与所述多个存储器串中的相应一个存储器串接触，
其中，所述导电层包括被配置为控制所述多个存储器串的漏极的多条漏极选择栅极(DSG)线；
在平面图中，所述多个存储器串被划分为多个区域，所述多个区域是所述存储器堆叠层的最小重复单位；以及
所述多个存储器串中的每一个邻接所述DSG线中的至少一条。
2.根据权利要求1所述的3D存储器器件，其中，
所述多个区域包括DSG切口区域和非DSG切口区域；以及
所述非DSG切口区域中的所述DSG线的数量大于所述DSG切口区域中的所述DSG线的数量。
3.根据权利要求2所述的3D存储器器件，其中，所述非DSG切口区域中的所述存储器串的数量与所述DSG切口区域中的所述存储器串的数量相同。
4.根据权利要求2或3所述的3D存储器器件，其中，所述DSG切口区域没有虚设存储器串。
5.根据权利要求2至4中任一权利要求所述的3D存储器器件，其中，所述非DSG切口区域中的所述存储器串中的每一个的高度大于所述DSG切口区域中的所述存储器串中的每一个的高度。
6.根据权利要求2至5中任一权利要求所述的3D存储器器件，其中，所述DSG切口区域中的所述位线触点中的每一个的高度大于所述非DSG切口区域中的所述位线触点中的每一个的高度。
7.根据权利要求2至6中任一权利要求所述的3D存储器器件，其中，在所述平面图中，所述多个区域包括在两个非DSG切口区域之间的所述DSG切口区域。
8.根据权利要求2至7中任一权利要求所述的3D存储器器件，其中，所述存储器串中的每一个在其一端处包括与相应位线触点接触的沟道插塞。
9.根据权利要求8所述的3D存储器器件，其中，所述DSG切口区域中的所述沟道插塞垂直地处于所述DSG线中的至少两条之间。
10.根据权利要求2至9中任一权利要求所述的3D存储器器件，还包括栅缝隙(GLS)，所述栅缝隙(GLS)在字线方向上横向延伸，并且所述DSG切口区域在所述字线方向上平行于所述GLS横向延伸。
11.根据权利要求1至10中任一权利要求所述的3D存储器器件，其中，所述DSG线包括所述导电层中的最外导电层。
12.根据权利要求11所述的3D存储器器件，其中，所述DSG切口区域中的所述存储器串不延伸超过所述最外导电层。
13.根据权利要求1至12中任一权利要求所述的3D存储器器件，其中，所述DSG线具有不同的横向尺寸。
14.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底上方形成包括交错的牺牲层和电介质层的电介质堆叠层；
形成第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构均垂直延伸穿过所述电介质堆叠层；以及
移除所述牺牲层中的最上牺牲层的一部分和所述第二沟道结构的邻接所述最上牺牲层的所移除部分的顶部部分，使得所述第一沟道结构垂直延伸穿过所述电介质堆叠层的包括所述最上牺牲层的剩余部分的第一区域，并且所述第二沟道结构的剩余部分垂直延伸穿过所述电介质堆叠层的没有所述最上牺牲层的第二区域。
15.根据权利要求14所述的方法，还包括：在所述第一沟道结构的顶部部分中形成第一沟道插塞，并且在所述第二沟道结构的所述剩余部分的顶部部分中形成第二沟道插塞。
16.根据权利要求15所述的方法，还包括：
通过用导电层替换所述电介质堆叠层的所述牺牲层来形成包括交错的所述导电层和所述电介质层的存储器堆叠层；以及
形成第一位线触点与第二位线触点，所述第一位线触点与所述第二位线触点分别在所述第一沟道插塞与所述第二沟道插塞上方并且分别与所述第一沟道插塞和所述第二沟道插塞接触。
17.根据权利要求15或16所述的方法，其中，所述第一沟道插塞的下端高于所述最上牺牲层的所述剩余部分，并且所述第二沟道插塞的上端低于所述最上牺牲层的所述剩余部分。
18.一种用于操作三维(3D)存储器器件的方法，包括：
提供所述3D存储器器件，所述3D存储器器件包括第一存储器串、第二存储器串、在第一单元处邻接所述第一存储器串的第一漏极选择栅极(DSG)线、以及分别在第二单元和第三单元处邻接所述第一存储器串和所述第二存储器串的第二DSG线；
设置所述第一单元、所述第二单元和所述第三单元的阈值电压，使得所述第一单元的所述阈值电压高于所述第二单元的所述阈值电压，并且所述第三单元的所述阈值电压高于所述第二单元的所述阈值电压；以及
将第一电压和第二电压分别施加到所述第一DSG线和所述第二DSG线，以在所述第一电压高于所述第一单元的所述阈值电压，并且所述第二电压高于所述第二单元的所述阈值电压但低于所述第三单元的所述阈值电压时，选择所述第一存储器串并取消选择所述第二存储器串。
19.根据权利要求18所述的方法，还包括，将所述第一电压和所述第二电压分别施加到所述第一DSG线和所述第二DSG线，以在所述第一电压低于所述第一单元的所述阈值电压，并且所述第二电压高于所述第三单元的所述阈值电压时，取消选择所述第一存储器串并选择所述第二存储器串。
20.根据权利要求18或19所述的方法，其中，所述第一单元和所述第三单元的所述阈值电压标称地相同。
21.根据权利要求18至20中任一权利要求所述的方法，其中，所述第一单元和所述第二单元被配置为控制所述第一存储器串的漏极，并且所述第三单元被配置为控制所述第二存储器串的漏极。
22.根据权利要求18至21中任一权利要求所述的方法，其中，所述第一DSG线不邻接所述第二存储器串。
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