KR100962054B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

유리 기판 같은 낮은 열 저항을 가진 기판을 이용하여 반도체 장치를 제조하는 방법에서, 반도체 막의 결정화를 효과적으로 처리하며, 기판을 변형시키지 않고 짧은 시간 가열처리에 의한 결정화에 이용되는 촉매 원소의 게터링 처리(gettering treatment) 방법이 제공된다. 본 발명의 가열처리 방법은 광원이 반도체 막을 조사하기 위하여 펄스 방식으로 제어되어, 반도체 막의 가열처리가 짧은 시간에 효과적으로 수행되고, 열에 의한 기판 손상이 방지되는 것을 특징으로 한다.
Figure 112001032085171-pat00062
게터링 처리 방법, 펄스 방식, 반도체 장치, 결정화, 촉매 원소

Description

반도체 장치 제조 방법{Method of fabricating a semiconductor device}
도 1a 내지 도 1f는 본 발명에 개시된 가열처리(결정화, 게터링(gettering))를 설명하는 도면.
도 2a 및 도 2b는 본 발명에 개시된 가열처리(게터링)를 설명하는 도면.
도 3은 본 발명에 이용된 가열처리의 실시예를 도시한 도면.
도 4a 및 도 4b는 광원의 세기 변화 측정 결과 및 본 발명의 반도체 막 및 기판의 열 변화의 측정 결과를 도시한 도면.
도 5a 및 도 5b는 본 발명을 이용함으로써 제조된 결정 반도체 막의 관찰 결과를 도시한 도면.
도 6a 내지 도 6d는 제 1 실시예의 TFT의 제조 단계를 도시한 도면.
도 7a 내지 도 7c는 제 1 실시예의 TFT의 제조 단계를 도시한 도면.
도 8a 내지 도 8c는 제 1 실시예의 TFT의 제조 단계를 도시한 도면.
도 9는 본 발명을 이용함으로써 제조된 활성 매트릭스 기판을 도시한 도면.
도 10a 내지 도 10d는 제 2 실시예의 TFT 제조 단계를 도시한 도면.
도 11a 내지 도 11c는 제 2 실시예의 TFT의 제조 단계를 도시한 도면.
도 12는 제 4 실시예의 활성 매트릭스 액정 디스플레이 장치를 도시한 도면.
도 13a 내지 도 13f는 제 8 실시예의 전자 장치의 실시예를 도시한 도면.
도 14a 내지 도 14d는 제 8 실시예의 전자 장치의 실시예를 도시한 도면.
도 15a 내지 도 15c는 제 8 실시예의 전자 장치의 실시예를 도시한 도면.
도 16은 제 7 실시예의 광 방사 장치를 도시한 도면.
도 17a 내지 도 17e는 제 5 실시예의 TFT의 제조 단계를 도시한 도면.
도 18a 내지 도 18c는 제 5 실시예의 TFT의 제조 단계를 도시한 도면.
도 19a 내지 도 19d는 제 6 실시예의 TFT의 제조 단계를 도시한 도면.
도 20은 본 발명에 이용된 가열처리 장치의 실시예를 도시한 도면.
도 21은 제 1 실시예의 TFT의 제조 단계들을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 유리 기판 11 : 하부 절연막
12 : 비정질 반도체 막 13 : 촉매 원소 함유층
14 : 처리실 16 : 결정질 실리콘 막
17 : 마스크 절연막 18 : 게터링 영역
1. 발명의 분야
본 발명은 절연 표면을 가진 기판상에 형성된 결정질의 반도체 막을 이용하는 박막 트랜지스터(이후, TFT라 함)으로 형성된 회로를 포함하는 반도체 제조 방법에 관한 것이다. 특히, 본 발명은 주변부에 제공된 화소 부분 및 구동 회로가 디스플레이 부분으로서 결정 디스플레이 장치를 이용하여 동일 기판 및 전자 장치(전자 장치라고도 함)상에 제공되는 액정 디스플레이 장치에 관한 것이다.
2. 관련 기술의 설명
정보 지향 사회의 빠른 발전으로, 퍼스널 컴퓨터(PC)를 포함하는 정보 장치는 사업에서뿐 아니라 개인에 대해 빠르게 보급되었다. PC의 디스플레이 또는 휴대용 정보 장치의 공간을 절약한다는 관점에서, 액정 디스플레이 장치(액정 디스플레이)는 일찍이 장래성을 인정받았다. 그러나, 액정 디스플레이 장치의 제조 공정이 복잡하고 생산 수율이 낮고, 따라서 제조 비용이 비싸다는 문제가 있었다.
최근에, 전계 효과 이동도의 문제외에, 기판(예를 들어, 유리 기판, 석영 기판, 스테인레스 스틸 기판 등)상에 제공된 절연 표면상에 형성된 비정질 반도체 막(이후 비정질 실리콘 막이라 불림)을 결정화함으로써 얻어진 다결정질 상태를 가지는 반도체(폴리실리콘 막 또는 결정 실리콘 막이라 함) 같은 다결정질 반도체 막을 이용하는 박막 트랜지스터(이후 TFT라 함)의 기술적 발전은 빠르게 진보되었다. 특히, 저온(600℃ 이하)에서 결정화를 위한 가열처리를 수행함으로써 제공된 다결정질 실리콘 막은 저온 폴리실리콘 막이라 불린다.
최근에, 유리 기판 등에 TFT를 형성함으로써 반도체 회로를 구성하기 위한 연구가 시도되었다. 반도체 회로 같은 전자 장치로서, 활성 매트릭스형 액정 디스플레이 장치 같은 전자 광학 장치가 통상적이다.
활성 매트릭스형 액정 디스플레이 장치는 화소 매트릭스 회로 및 장치 회로가 동일 기판상에 제공되는 단결정 디스플레이 장치이다. 게다가, 메모리 회로 또 는 클럭 생성 회로 같은 내장형 로직을 가진 시스템 온 패널의 개발은 촉진되었다.
구동기 회로 또는 논리 회로가 고속 동작을 수행하기 때문에, 활성층으로서 비정질 실리콘 막(비정질 실리콘 막)을 이용하는 것은 바람직하지 않다. 그래서, 현재 환경에서, 활성층으로서 결정질 실리콘 막(폴리실리콘 막)을 포함하는 TFT가 주류를 이루었다.
이어서, 연구 및 개발은 유리 기판 같은 석영 기판과 비교하여 낮은 열 저항을 가진 기판상에 큰 영역의 결정 실리콘 막을 형성하기 위하여 소위 저온 처리를 수행하였다.
저온 폴리실리콘 막을 제공하기 위한 방법으로서, 레이저 어닐링 방법, 이온 도핑 방법등이 주로 이용된다. 높은 품질의 저온 폴리실리콘 막을 얻은 방법으로서, 결정화를 제조하기 위한 결정질 원소로서 금속 원소를 이용하는 기술은 일본 특개평 7-183540호 등에 공개되어 있다. 니켈(Ni), 팔라듐(Pd), 납(Pb), 주석(Sn) 등이 이용된다. 촉매 원소는 용액 코팅 방법, 스퍼터링 방법, 이온 주입 방법, 기상화 방법 또는 플라즈마 처리 방법 같은 방법에 의해 반도체(실리콘) 막에 첨가되고, 결정화를 위한 가열처리가 수행된다. 그러나, 비록 상기 처리가 저온에서 수행될지라도 처리 시간이 길다는 문제점이 있었다.
본 발명자는 일본 특개평 7-130652 호에서 유리 기판상에 결정질 실리콘 막을 형성하기 위한 기술을 개시한다. 본 발명의 기술에서, 결정화를 제조하기 위한 촉매는 비정질 실리콘 막에 첨가되고, 가열처리는 비정질 실리콘 막을 결정화하기 위하여 수행된다. 이런 결정화 기술에 의해, 비정질 실리콘 막의 결정화 온도를 50 내지 100℃까지 낮추고, 결정화를 위하여 요구된 시간을 1/5 내지 1/10 까지 짧게하는 것이 가능하게 되었다. 결과적으로, 낮은 열 저항을 가진 유리 기판상에 조차 큰 영역의 결정화된 실리콘 막을 형성하는 것이 가능하게 되었다. 상기 저온 처리에 의해 얻어진 결정질 실리콘 막은 우수한 결정을 가진다는 것이 실험적으로 확인되었다.
환경적 문제가 보다 중요하고, 그것이 세계적인 레벨로 전자 장치에 대해 에너지 절약 방법을 얻도록 요구된다. 그 다음, 액정 셀의 대량 생산 또는 제조 비용의 감소를 위한 제조 방법의 효율성의 개선과 같은 목적을 달성하기 위하여, 제조 공정에서 기판의 확장이 요구되고, 큰 유리 기판으로부터 다수의 TFT 기판을 얻기 위한 기술적 발전이 개선되었다.
본 명세서에서, 액정 셀은 화소 TFT가 형성된 기판 및 카운터 기판사이에 액정이 배치되는 상태의 디스플레이 장치를 가리킨다.
본 출원자는 일본 특개평 7-130652 호에서 결정화 단계시 비정질 반도체 막에 결정을 제조하는 기능을 가진 금속 원소(이후 결정 원소라 함)를 첨가하고 가열처리를 수행함으로써 높은 결정성을 가진 결정질 반도체 막을 제조하는 방법을 개시한다.
그러나, 상기 발명의 방법은 노를 이용하는 가열처리이고 가열처리를 수행하고 결정질 반도체 막을 형성하기 위하여 긴 시간, 예를 들어 1 내지 14 시간이 걸린다.
실제적으로 반도체 장치를 대량 생산하기 위한 제조 방법에서, 처리 시간의 감축은 중요한 문제이다.
제조 방법의 효율성을 개선하기 위한 다른 기술로서, 하나의 큰 유리 기판, 예를 들어 550mm×650mm의 기판으로부터 다수의 액정 셀, 예를 들어, 12.1인치의 크기를 가진 6개의 액정 셀을 제조하는 기술이 제공되었다. 미래에, 큰 유리 기판으로부터 보다 많은 액정 셀을 제조하는 기술 및 제조 방법은 요구된다. 처리 전에 마더 부재(mother member)(유리 기판)의 확장으로 인해, 제조 공정에 이용된 기판은 자연적으로 확장되도록 요구되고, 가열처리를 수행하기 위한 노는 설치 영역의 확장성 문제를 가지며, 상기된 바와 같은 큰 기판을 처리하기 위한 큰 노를 균일하고 충분히 가열하기 위한 에너지가 필요하고, 에너지가 막대한 전력을 소비하는 문제점이 있었다.
따라서, 제조 효율성 및 생산성 개선 측면에서, RTA(빠른 열적 어닐링) 방법이 가열처리 방법으로서 적당하다는 것이 고려되었다. 그러나, RTA 방법은 고온의 가열처리 및 짧은 시간이 반도체 층의 불순물 확산을 억제하는 목적을 위하여 수행되고, 촉매 또는 게터링 단계(gettering step)를 이용하는 결정화 단계로서 원소의 확산을 요구하는 반도체 막의 가열처리 단계에서 원하는 효과가 얻어지기 전에 유리 기판이 파손될 가능성이 있는 방법이다. 예를 들어, 노에서의 게터링 단계에서, 유리 기판은 800℃에서 60 초동안 처리를 수행함으로써 곡선으로 자신의 웨이트가 곡선화되고 변형되는 것이 확인된다.
발명의 요약
그러므로 본 발명의 목적은 상기 문제점을 해결하는 것이고 큰 기판을 이용하여 대량 생산이 가능하도록 큰 유리 기판상에 우수한 결정 반도체 막을 효과적으로 제조하는 방법을 제공하는 것이다.
가열처리가 600℃를 초과하는 고온에서 수행될 때, 촉매 원소로 인한 산화된 반도체 막의 고속 성장이 발생하고, 형성된 반도체 구성원소의 파손이 발생하는 것이 공지되었다. 게다가 가열처리가 900℃를 초과하는 고온에서 수행될 때, 촉매 원소가 포함되지 않은 영역에서 조차 산화된 반도체 막이 고속으로 형성되는 것이 공지되었다.
본 발명의 다른 목적은 결정화를 위한 가열처리시 펄스 광을 조사하도록 광원을 제어함으로써 처리에 요구되는 시간을 짧게 하는 것이다.
본 발명의 다른 목적은 감압하에서 결정화를 위하여 가열처리를 수행함으로써 결정질을 개선하기 위하여 막의 수소화를 감소시키는 것이다. 이외에, 본 발명의 다른 목적은 감압에서 가열처리를 수행함으로써 결정을 제조하기 위하여 촉매 원소의 산화물의 형성을 억제하고 분위기하에서 산소 농도를 감소시키는 것이다. 이외에, 본 발명의 다른 목적은 진공하에서 결정화를 위하여 가열처리를 수행함으로써 결정화시간을 감소시키고 결정화를 제조하는 것이다. 이외에, 본 발명의 다른 목적은 진공하에서 결정화를 위하여 가열처리를 수행함으로써 수소화를 감소시키고 결정질을 개선하는 것이다. 이외에, 본 발명의 다른 목적은 진공하에서 가열처리를 수행함으로써 결정질을 제조하기 위한 촉매 원소의 산화물의 형성을 억제하고 분위기하에서 산소 농도를 감소시키는 것이다.
우수한 결정질의 반도체 막이 저온 처리에 의해 유리 기판상에 형성된 후 반도체 막에서 고농도의 촉매 원소가 남아있다면, 촉매 원소는 반도체 막(반도체 막)에 깊은 에너지 레벨을 형성하고 캐리어를 트랩하고 재조합된다. 따라서, 만약 TFT가 얻어진 결정질 실리콘 막을 이용함으로써 형성되면, 전기적 특성 및 TFT의 신뢰성은 나쁘게 영향을 받으며, 이것은 다른 문제이다.
결정질 반도체 막에 남아있는 촉매 원소가 농도면에서 결정 그레인 경계에서 불규치적으로 분정되는 것이 확인되고, 만약 분정이 반도체 막(채널 형성 영역 및 소스 영역 또는 드레인 영역 사이 채널 형성 영역 및 접속 부분에서)의 구성원소가 되는 영역에서 존재하면, 분정이 약한 전류의 탈출 루트(누설 경로)가 되고, 오프 전류(TFT가 오프 상태일 때의 전류)가 갑작스럽게 증가하게 된다.
그러므로, 본 발명의 다른 목적은 촉매 원소를 이용하여 결정화 단계가 저온에 의해 수행된 후 결정질 반도체 막에 유지된 촉매 원소의 농도를 빠르게 감소시키기 위한 게터링 단계가 수행되는 방법을 제공하는 것이다.
상기된 바와 같이 RTA 장치를 이용함으로써 가열처리의 작업 처리량을 개선시키는 것이 가능하게 된다. 광원이 펄스 방식으로 조사될 때, 처리 온도는 열이 유리에 전도되기 전에 낮아질 수 있어서, 유리 기판상에 형성된 반도체 막의 가열처리는 가능하게 된다.
게다가, 펄스 방식으로 제어된 광원의 조사에 의한 열 전달은 온도 센서를 통하여 제어되고, 유리 기판에 유리 변이 온도를 초과하는 열을 전달하는 것을 방지하기 위한 냉각 수단은 이런 제어에 따라 이용된다. 가열 및 냉각이 동시에 수행되기 때문에, 가열처리 동안 유리 변이 온도를 초과하지 않도록 하거나 온도가 상기 변이 온도를 초과하는 시간을 짧게하는 것이 가능하다. 이런 가열처리를 반복함으로써, 반도체 막의 결정질을 제조하기 위한 촉매 원소가 반도체에 확산되는 온도가 유지되는 시간에서 조차, 유리 기판은 변형되지 않고, 반도체 막의 결정화 및 촉매의 게터링을 위한 반도체 막의 가열처리는 비교적 짧은 시간에서 효과적으로 수행될 수 있다. 이런 방법은 본 명세서에서 "다수의 펄스 열적 어닐링(Plural Pulse Thermal Anealing)"(이후 PPTA라 함)이라 한다.
PPTA(다수 펄스 열적 어닐링) 장치는 광원이 펄스 방식으로 조사되도록 하여 반도체 막만이 순간적으로 가열되고 열이 유리 기판에 전도되기 전에 가열이 중단되는 빠른 가열 및 빠른 냉각을 수행할 수 있는 가열 방법을 이용한다. 그래서, 유리 기판은 열에 의해 변형되거나 손상되지 않는다. 게다가, 펄스 방식으로 제어되는 광원의 가열에 의한 열 전달은 온도 센서로 제어되고, 유리 기판에 유리 변이 온도를 초과하는 열의 전달을 방지하기 위한 냉각 수단은 이런 제어에 따라 이용된다. 이런 가열처리를 반복함으로써, 반도체 막의 결정질을 제조하기 위한 촉매가 반도체에 확산되는 온도가 유지되고, 유리 기판이 변형되지 않고, 반도체 막의 결정화 및 촉매의 게터링을 위한 반도체 막의 가열처리는 비교적 짧은 시간에서 효과적으로 수행된다.
도 20은 PPTA(다수 펄스 열적 어닐링) 장치의 실시예를 도시한다. 도 20에서, 제 1 가열처리실(751), 제 2 가열처리실(752), 및 제 3 가열처리실(753)은 게이트(772d 내지 772f)를 통해 제 1 전달실(750)의 환경에 접속된다. 이들 가열처리실의 구조는 도 1과 동일하다. 냉각제는 실린더(766)로부터 흐름 제어 수단(767)를 통하여 각각의 가열처리실에 도입된다. 처리실에서 압력을 감소시키기 위한 배출 수단은 터보 분배 펌프(768a 내지 768c) 및 건식 펌프(769a 내지 769c)에 의해 구성된다. 냉각제를 정제하기 위한 냉각기 및 정제기(770a 내지 770c)를 순환시키기 위한 순환기(771a 내지 771c)가 제공된다. 비록 도시되지 않았지만, 광원의 턴온 및 턴오프 및 냉각제의 공급은 컴퓨터에 의해 제어된다. 처리실에는 광원(762a 내지 762c) 및 기판 스테이지(763a 내지 763c)가 각각 제공된다.
제 2 전달실(754)은 제 1 처리실(750), 표면 처리실(755) 및 냉각실(756)에 처리될 기판을 전달하는 전달 수단(760)이 제공된다. 표면 처리실(755)은 스핀더(764)가 제공된다. 냉각실(756)은 기판 스테이지(765)가 제공된다. 로드실(757) 및 언로드실(758)의 구조에서, 처리될 기판의 이동은 전달 수단(761)에 의해 이루어진다. 참조 번호(759)는 전달 수단을 가리킨다.
본 발명은 상기된 바와 같은 가열처리 장치를 이용하여 반도체 장치를 제조하는 방법이고, 절연 표면상에 형성된 비정질 반도체 막에 결정질을 제조하기 위한 촉매 원소를 첨가하는 제 1 단계, 및 결정화하기 위하여 비정질 반도체 막에 펄스 광을 조사하기 위한 광원을 제어함으로써 결정질 반도체 막을 형성하는 제 2 단계를 포함하는 것을 특징으로 한다.
본 발명은 상기된 바와 같은 가열처리 장치를 이용하여 반도체 장치를 제조하는 방법이고, 절연 표면상에 형성된 비정질 반도체 막에 결정질을 제조하기 위하여 촉매를 첨가하는 제 1 단계, 및 결정화하기 위하여 비정질 반도체 막에 펄스 광을 조사하기 위하여 광원을 제어함으로써 결정질 반도체 막을 형성하는 제 2 단계를 포함하는 것을 특징으로 하고, 광원의 광 방사 시간은 1 내지 60초이다.
상기 발명은 제 2 단계 후 결정질 반도체 막에 레이저 광을 조사함으로써 결정질을 개선하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 제 2 단계에서, 처리실의 내부가 감압 분위기를 가지는 것을 특징으로 한다.
본 발명은 제 2 단계에서, 처리실의 분위기가 5ppm 이하의 농도에서 산소를 포함하는 것을 특징으로 한다.
본 발명은 상기된 바와 같이 가열처리 장치를 이용함으로써 반도체 장치를 제조하는 방법이고 비정질 반도체 막에 촉매를 첨가하고 가열처리를 수행함으로써 형성된 결정질 반도체 막에 불순물 원소를 첨가하는 제 1 단계, 및 광원을 제어함으로써 불순물 원소에 첨가된 결정질 반도체 막에 펄스광을 조사하는 제 2 단계를 포함하는 것을 특징으로 하고, 여기서 촉매의 게터링은 광 조사 처리에 의해 수행된다.
본 발명은 상기된 바와 같이 가열처리 장치를 이용함으로써 반도체 장치를 제조하는 방법이고 비정질 반도체 막에 촉매를 첨가하고 가열처리를 수행함으로써 형성된 결정질 반도체 막에 불순물 원소를 첨가하는 제 1 단계, 및 불순물 원소가 첨가된 결정질 반도체 막에 펄스 광을 조사하기 위한 광원을 제어함으로써 촉매 원소를 게터링하는 제 2 단계를 포함하는 것을 특징으로 하고, 상기 광원의 광 방사 시간은 1 내지 40초이다.
상기 발명은 불순물 원소가 주기율표의 15족에 속하는 원소인 것을 특징으로 한다.
상기 발명은 불순물 원소가 주기율표의 15족에 속하는 원소이고 주기율표의 13족에 속하는 원소인 것을 특징으로 한다.
상기 발명은 불순물 원소가 주기율표의 18족에 속하는 원소이고 주기율표의 13족에 속하는 원소인 것을 특징으로 한다.
상기 발명은 13족에 속하는 불순물 원소의 농도가 15족에 속하는 불순물 원소의 농도보다 1/100 내지 100 배 높은 것을 특징으로 한다.
본 발명은 상기된 가열처리 장치를 이용함으로써 반도체 장치를 제조하는 방법이고 비정질 반도체 막에 촉매를 첨가하고 가열처리를 수행하며, 비정질 반도체 막에 불순물 원소를 첨가하여 형성된 결정질 반도체 막상에 비정질 반도체 막을 형성하는 제 1 단계, 및 결정질 반도체 막에 펄스 광을 조사하기 위하여 광원을 제어함으로써 촉매 원소를 게터링하는 제 2 단계를 포함하는 것을 특징으로 한다.
상기 발명은 불순물 원소가 주기율표의 18족에 속하는 원소인 것을 특징으로 한다.
상기 발명은 불순물 원소가 주기율표의 18족에 속하는 원소이고 주기율표의 13족에 속하는 원소인 것을 특징으로 한다.
상기 발명은 제 2 단계에서, 처리실의 내부가 진공되고, 그 압력이 26.6 Pa 이하인 것을 특징으로 한다.
상기 발명은 제 2 단계에서, 처리실의 분위기, 특히 결정질 반도체 막의 부근에서 처리실의 분위기가 2ppm 이하인 농도로 산소를 포함하는 것을 특징으로 한다.
상기 발명은 주기율표의 15족에 속하는 불순물 원소가 N, P, As, Sb 및 Bi로부터 선택된 원소인 것을 특징으로 한다.
상기 발명은 주기율표의 13족에 속하는 불순물 원소가 B, Al, Ga, In 및 Tl로부터 선택된 원소인 것을 특징으로 한다.
상기 발명은 주기율표의 18족에 속하는 불순물 원소가 Ar, Kr 및 Xe로부터 선택된 원소인 것을 특징으로 한다.
상기 발명은 제 2 단계에서, 유리 스트레인 포인트(glass strain point)를 초과하는 온도의 연속적인 홀딩 시간이 20초 이하인 것을 특징으로 한다.
상기 발명은 제 2 단계의 광원의 가장 높은 세기의 홀딩 시간이 1 내지 5 초인 것을 특징으로 한다.
본 발명은 제 2 단계에서, 냉각제로서 질소 기체, 불활성 기체 또는 액체를 이용하는 냉각이 동시에 수행되는 것을 특징으로 한다.
상기 발명은 제 2 단계에서, 결정질 반도체 막의 부근이 질소(N2) 분위기, 불활성 기체 분위기, 수소(H2) 분위기, 또는 환원성 기체 분위기인 것을 특징으로 한다.
상기 발명은 자외선 광 또는 적외선 광을 방사하기 위한 광원인 것을 특징으 로 한다.
상기 발명은 수소 램프, 금속 할로겐화 램프, 크세논 아크 램프, 또는 감압 수은 램프가 광원으로서 이용된 것을 특징으로 한다.
상기 발명은 광원이 기판의 상부측, 기판의 하부측 또는 기판의 하부 및 상부측상을 조사하는 것을 특징으로 한다.
상기 발명은 촉매 원소가 Ni, Fe, Co, Ru, Rh, Pj, Os, Ir, Pt, Cu 및 Au로부터 선택된 다수의 원소인 것을 특징으로 한다.
본 발명은 상기된 가열처리 장치를 이용하여 반도체 장치를 제조하는 방법이고 절연 표면상에 비정질 반도체 막을 형성하는 제 1 단계, 비정질 반도체 막의 표면에 결정질을 제조하기 위해 촉매 원소를 첨가하는 제 2 단계, 비정질 반도체 막을 결정화하기 위하여 촉매 원소가 첨가된 비정질 반도체 막에 펄스 광을 조사하기 위하여 광원을 제어함으로써 결정질 반도체 막을 형성하는 제 3 단계, 결정질 반도체 막에 불순물 원소를 첨가하는 제 4 단계, 및 불순물 원소가 첨가된 결정질 반도체 막에 펄스 광을 조사하기 위한 광원을 제어함으로써 촉매 원소를 게터링하는 제 5 단계를 포함하는 것을 특징으로 한다.
본 발명은 상기된 바와 같이 가열처리 장치를 이용하여 반도체 장치를 제공하는 방법이고 절연 표면상에 비정질 반도체 막을 형성하는 제 1 단계, 비정질 반도체 막의 표면에 결정질을 제조하는 촉매 원소를 코팅함으로써 촉매 원소 함유 영역을 형성하는 제 2 단계, 비정질 반도체 막을 결정화하기 위하여 촉매 원소로 코팅된 비정질 반도체 막에 펄스 광을 조사하기 위하여 광원을 제어함으로써 결정질 반도체 막을 형성하는 제 3 단계, 결정질 반도체 막에 불순물 원소를 첨가하는 제 4 단계, 불순물 원소가 첨가된 결정질 반도체 막에 펄스 광을 조사하기 위하여 광원을 제어함으로써 촉매 원소를 게터링하는 제 5 단계, 촉매 원소가 원하는 모양의 반도체 층으로 제 5 단계에서 게터링되도록 결정질 반도체 막을 변환하는 제 6 단계, 반도체 층을 커버하는 게이트 절연막을 형성하는 제 7 단계, 게이트 절연막상에 게이트 전극을 형성하는 제 8 단계, 반도체 층에 n-형 불순물 원소를 첨가하는 제 9 단계, 추후 p-채널 TFT의 활성층이 되는 반도체 층에 p-형 불순물 원소를 첨가하는 제 10 단계, 및 펄스 광을 조사하기 위하여 광원을 제어함으로써 반도체 층에 첨가된 불순물 원소를 활성화하는 제 11 단계를 포함하는 것을 특징으로 한다.
상기 발명은 반도체 층의 결정화 단계 및 반도체 층에 첨가된 불순물 원소의 활성화 단계가 감압 분위기에서 수행되는 것을 특징으로 하고, 여기서 산소 농도는 로터리 펌프 및 기계적 부스터 펌프에 의해 진공을 수행함으로써 감소된다.
상기 발명은 제 5 단계에서 첨가된 불순물 원소가 주기율표의 15족에 속하는 불순물 원소이고, 주기율표의 15족에 속하는 불순물 원소가 N, P, As, Sb 및 Bi로부터 선택된 원소인 것을 특징으로 한다.
상기 발명은 제 5 단계에 첨가된 불순물 원소가 주기율표의 15족 및 주기율표의 13족에 속하는 불순물 원소이고, 주기율표의 15족에 속하는 분순물 원소가 N, P, As, Sb 및 Bi로부터 선택된 원소이고, 주기율표의 13족에 속하는 원소가 B, Al, Ga, In 및 Tl로부터 선택된 원소인 것을 특징으로 한다.
상기 발명은 결정질 반도체 막의 부근이 질소(N2) 분위기, 불활성 기체 분위기, 수소(H2) 분위기, 또는 환원성 기체 분위기를 가지는 조건하에서 제 3 단계 및 제 5 단계가 수행되는 것을 특징으로 한다.
상기 발명은 촉매 원소가 Ni, Fe, Co, Ru, Rh, Pj, Os, Ir, Pt, Cu 및 Au로부터 선택된 다수의 종류의 원소인 것을 특징으로 한다.
상기된 바와 같은 장치를 이용함으로써 반도체 막에 존재하는 촉매 원소의 결정화 처리 및 촉매 원소의 이동(게터링) 처리를 수행함으로써, 반도체 막의 결정화 단계를 위하여 요구된 시간 및 반도체 막에 첨가된 촉매 원소의 게터링 단계에 요구된 시간이 감소되는 것이 가능하다.
바람직한 실시예들의 상세한 설명
[실시예 모드 1]
본 발명에 개시된 PPTA 장치를 이용하는 결정화 방법 및 게터링 방법은 도 1a 내지 1f를 참조하여 기술될 것이다.
첫째, 하부 절연막(11)은 광에 대해 투명한 유리 기판(10)의 절연 표면상에 형성된다. 하부 절연 막으로서, 임의의 실리콘 산화물 막, 실리콘 질화물 막, 및 실리콘 질화 산화물 막 중 임의의 하나가 이용될 수 있거나, 이들 막은 적층될 수 있다.
다음, 비정질 반도체 막(12)은 하부 절연막(11) 상에 형성된다. 실시예 모드 1에서, 비정질 실리콘 막은 55nm의 두께로 형성된다. 추후에, 결정질을 제조하기 위한 촉매 원소로서, 니켈(Ni)이 공지된 방법에 의해 비정질 실리콘 막(12)의 표면에 코팅되고, 촉매 원소 함유 층(13)이 형성된다.
이 기판은 처리실(14)로 이동되고, 가열처리가 수행된다. 가열처리로서, 기판의 하부측에 배치된 11개의 할로겐 램프(적외선) 및 상부측에 배치된 10개의 할로겐 램프는 1 내지 60초(바람직하게 30 내지 60초) 및 1 내지 10번(바람직하게 2 내지 6번) 스위치된다. 도 4a는 가열처리 동안 광원의 세기를 도시하고, 도 4b의 고체 라인 그래프는 실리콘 웨이퍼에 내장된 PPTA 장치의 열전쌍(도 3의 508b)에 의해 측정된 기판 부근의 온도를 도시하고, 도 4b의 도면은 기판의 중심 부분의 후면측으로부터 처리실의 외측에 방사선 온도계(도 3의 508a)에 의해 측정된 온도를 도시한다. 이들 그래프로부터, 할로겐 램프에 의해 공급된 열(실리콘 웨이퍼에 내장된 열전쌍에 의해 측정됨)이 700 내지 1300℃인 것이 생각될 수 있다. 실시예 모드 1에서, 비록 할로겐 램프가 광원으로서 이용되었지만, 광원으로서 크세논 램프같은 자외선 램프를 이용하는 것이 바람직하다.
도 3에 도시된 바와 같이, 본 명세서에 개시된 PPTA 장치는 냉각 수단으로서 반응실의 내측 및 반응실을 냉각하기 위한 수단이 제공된다. 여기서, 광원은 반도체 막을 조사하고 반도체 막을 가열처리하기 위하여 펄스 방식으로 제어되고, 동시에 냉각이 냉각기를 이용하여 수행되어 유리 기판은 파괴되지 않는다. 반응실의 내측을 냉각하기 위한 냉각기로서, 질소 기체 또는 헬륨 기체 같은 불활성 기체가 이용될 수 있고 반응실 자체를 냉각하기 위한 냉각기로서, 질소 기체 또는 헬륨 기체 같은 불활성 기체, 또는 액체 또는 양쪽이 이용될 수 있다. 실시예 모드 1에서, 2 내지 10(slm)의 질소 기체가 흐르게 된다.
광원으로 이용된 램프로서, 온도가 도 4b에 의해 도시된 바와 같이, 펄스 방식으로 제어될 수 있는 한 적외선 광뿐 아니라 램프 방사 자외선 램프, 또는 일반적인 금속 할로겐화 램프, 크세논 아크 램프, 및 감압된 수은 램프 중 임의의 하나가 이용될 수 있다.
게다가, 결정화를 위한 가열처리는 만약 진공이 로터리 펌프, 기계적 부스터 펌프 등을 이용함으로써 수행되면 더 효과적이고 가열처리는 산소 농도가 감소되는 감압 분위기에서 수행된다. 처리실이 1.33×104Pa 이하인 것이 좋다. 선택적으로 26.7 Pa 내지 1.33×104Pa일 수 있다. 게다가 13.3Pa 이하일 수 있다.
도 5a는 PPTA 장치에 의해 결정화를 통하여 얻어진 결정질 실리콘 막(16)이 광학 현미경에 의해 관찰된 상태를 도시한다. 도 5b는 세코에칭에 의해 처리된 반도체 막의 그레인 경계중 SEM에 의해 이루어진 관찰 결과를 도시한다. 도 5a에서, 관찰은 광학 현미경의 전송 모드, 및 결정질 실리콘의 투과도 및 비정질 실리콘의 투과도 사이의 차로부터 이루어지고, 검은 부분은 비정질 실리콘 영역인 것을 알 수 있다. 비정질 실리콘인 몇몇 영역이 있다. 여기서, 결정질 상태를 관찰하기 위하여, 이미지 처리가 추가로 수행되고 결정화 속도가 측정된다.
광학 현미경에 의해 관찰 후 얻어진 포토그래프는 이미지 처리에 의해 두 개의 기울기를 가지도록 이루어진다. 비정질 실리콘 및 결정질 실리콘이 녹색으로 분리되기 때문에, 포토그래프는 그린 이미지로 이루어지고, 이 이미지는 비정질 실리콘 영역 및 결정질 실리콘 영역으로 분할된 두 개의 기울기를 가지도록 이루어지고, 계산은 이미지 처리 소프트웨어(NIH 이미지)를 이용하여 이루어진다. 이런 측정 방법에 따라, 결정화 속도는 99.8%이다.
다음, PPTA 장치를 이용하는 게터링 처리는 도 1d 및 도 1e 및 도 2를 참조하여 기술될 것이다. 마스크 절연막(17)은 주기율표의 15족에 속하고 결정질 실리콘 막(16)에 게터링 기능을 가진 불순물 원소(통상적으로 인)를 첨가하기 위하여 형성되고 인(P)은 게터링 영역(18)을 형성하기 위하여 첨가된다. 이런 게터링 영역(18)에서, 1×1020 내지 1×1021의 인이 첨가된다. 주기율표의 15족에 속하는 불순물 원소로서, N, P, As, Sb 및 Bi로부터 선택된 원소가 이용될 수 있다.
촉매 원소는 반도체 막의 표면, 및 1×1017 내지 1×1019의 원자/cm3의 촉매 원소가 추후 채널 형성 영역이 되는 영역에서 조차 남아있도록 코팅된다. 램프 광은 펄스 상태로 변형되고 게터링 영역(18)이 촉매 원소를 게터링하게 하도록 기판의 하부 표면 및 상부 표면에 조사된다(이후, 펄스 상태로 변형되고 조사된 램프 광을 펄스 광이라 함). 결정화를 위한 가열처리와 유사하게, 할로겐 램프는 펄스 광에 이용되고, 1220℃까지의 가열이 수행되고, 온도는 40초 동안 유지된다. 다음 냉각은 300 내지 400℃로 수행된다. 비록 게터링의 효과가 상기 처리만에 의해 확인될지라도, 처리는 2 내지 20번 수행된다. 이런 가열처리에 의해, 반도체 막의 촉매 원소는 1×1017 원자/cm3 이하로 감소될 수 있다. 가열처리 동안 열이 유리 기판에 전도되는 것을 감소시키기 위하여, 냉각제로서 2 내지 10(slm)의 질소 기체는 반응실로 흐르게된다. 결정화를 위한 가열처리와 유사하게, 만약 게터링을 위한 가열처리가 로터리 펌프 및 기계적 부스터 펌프에 의해 진공을 수행함으로써 분위기 압력보다 낮은 감압 분위기에서 수행되면, 게터링 효과는 더 개선된다.
상기 가열처리에서, 비록 램프 광이 결정화 또는 게터링 같은 처리를 수행하기 위하여 펄스 방식으로 반도체 막에 조사될지라도, 가열이 펄스(예를 들어, 광원 자체가 이동되거나 기판 자체가 펄스 광으로 반도체 막을 조사함으로써 얻어진 동일 효과를 형성하도록 이동되는) 처럼 수행되면, 펄스 방식으로 광원(램프)를 제어하는 것은 필요하지 않다.
여기서, 본 발명에 이용된 PPTA 장치의 실시예는 도 3을 참조하여 짧게 기술될 것이다. 상기 장치는 단일 웨이퍼 처리 형태이고 처리실(500)은 석영으로 형성된다. 냉각하기 위한 수냉식 냉각 장치(501)는 처리실(500) 주위에 제공된다. 광원(502)으로서, 로드형 할로겐 램프는 기판의 하부측 및 상부측에 제공되고, 상기된 광원은 실시예 모드 1에 이용된다. 그러나, 광원은 단일 측면에 이용되고, 이용자는 하나의 구조를 적당하게 선택할 수 있다. 광원(502)은 광원 제어 장치(503)에 의해 제어되고 펄스 광(예를 들어 0.5 ㎛ 내지 3㎛의 파장을 포함)을 방사한다.
냉각기(기체)(520) 같은 질소 기체는 흐름 제어 장치(505)를 통해 냉각기 공급 소스(504)로부터 처리실(500)로 공급된다. 온도 검출기(507)에 접속된 온도 센서(508a 및 508b)에 의해 측정된 결과를 바탕으로, 제어 수단(506)은 냉각기의 공급양 및 광원의 세기를 제어한다. 처리실(500)에 공급된 냉각제는 배기 포트(509)로부터 외측으로 배기되고, 처리실(500)은 세척 기체로 항상 충전된다.
기판(514)은 로더/언로더실(513)의 기판 홀더상에 놓여지고 전달실(512)의 전달 수단(511)에 의해 처리실(500)에 전달된다. 분할 밸브(510)는 전달실(512) 및 처리실(500) 사이에 제공된다. 처리실(500)은 로터리 펌프(515) 및 기계적 부스터 펌프(516)에 의해 진공된다.
[실시예 모드 2]
실시예 모드 1에서 개시된 비정질 반도체의 결정화 단계에서, 비정질 반도체 막의 결정화를 위한 가열처리는 0.1 Pa 또는 그 이하의 진공 분위기에서 수행될 수 있다. 이 경우, 터보 분자 펌프 같은 고진공을 실현할 수 있는 펌프는 처리실의 내측을 진공시키기 위하여 이용되고, 광원은 가열처리를 수행하기 위하여 제어된다.
[실시예 모드 3]
실시예 모드 3에서, 실시예 모드 1의 PPTA 장치를 이용하는 게터링 방법과 다른 실시예가 기술될 것이다. 다른 점은 게터링 영역에 첨가된 불순물 원소이기 때문에, 도 1a 내지 도 1f이 설명을 위해 이용된다.
실시예 모드 1에 따라, 하부 절연막(11)은 광에 투명한 유리 기판(10)의 절연 표면상에 형성된다. 비정질 반도체 막(12)은 하부 절연막(11)상에 형성된다. 실시예 모드 3에서, 비정질 실리콘 막은 55nm의 두께로 형성된다(도 1a).
추후에, 결정질을 제조하기 위한 촉매 원소로서 니켈(Ni)은 촉매 원소 함유 층(13)을 형성하기 위하여 공지된 방법에 의해 비정질 실리콘 막(12)의 표면상에 코팅되고, 비정질 실리콘 막(12)은 결정질 실리콘 막(16)을 형성하기 위하여 처리실(14)에서 가열처리에 의해 결정화된다. 레이저 광은 결정질을 개선하기 위하여 가열처리후 결정질 실리콘 막(16)에 조사될 수 있다(도 1b 및 도 1c).
상기된 방식으로 형성된 결정질 실리콘 막(16)에 남아있는 촉매 원소의 농도는 따라서 감소된다. PPTA 장치를 이용하는 게터링 처리는 도 1D 및 1E 및 도 2A-2B를 참조하여 기술될 것이다. 도 2b는 컷 라인(A-A')을 가진 도 2A의 단면을 도시한다. 마스크 절연막(17)은 주기율표의 15족에 속하고 게터링 기능을 가지는 불순물 원소(통상적으로 인) 및 13족에 속하는 불순물 원소를 결정질 실리콘 막(16)에 첨가하도록 형성되고, 인(P) 및 붕소(B)는 게터링 영역(18)을 형성하기 위하여 첨가된다. 게터링 영역(18)에서, 13족에 속하는 불순물 원소의 농도는 15족에 속하는 불순물 원소의 농도보다 1/100 내지 100 배이다(실시예 모드 3에서, 1×1016 내지 1×1021 원자/cm3의 인 및 1×1019 내지 1×1021 원자/cm3의 붕소가 첨가된다). 이온 도핑 방법 또는 플라즈마 도핑 방법 같은 기상 방법, 또는 용액을 이용하는 고체 상태 방법 또는 액체 상태 방법에 의한 13족 및/또는 15족에 속하는 원소를 포함하는 층을 형성하는 방법은 첨가 방법으로서 이용된다. 주기율표의 15족에 속하는 불순물 원소로서, N, P, As, Sb 및 Bi로부터 선택된 원소가 이용되고, 주기율표의 13족에 속하는 원소로서, B, Al, Ga, In 및 Tl로부터 선택된 원소가 이용될 수 있다.
이런 기판은 처리실(14)로 다시 이동되고 가열처리가 수행된다. 가열처리로서, 기판의 하부측에 배치된 11개의 할로겐 램프(적외선 광) 및 상부측으로서 10개의 할로겐 램프는 1 내지 180초(바람직하게 30 내지 60초) 및 1 내지 30번(바람직하게 2 내지 10번) 동안 스위칭된다. 상기 처리는 유리 기판이 파괴되거나 변형되지 않는 온도로 수행된다. 실시예 모드 3에서, 방사선 온도계에 의해 기판의 후면 표면으로부터 측정을 바탕으로, 제어가 이루어져서 이 시기에 기판 온도는 700℃가 되고, 유리 스트레인 포인트로서 667℃ 이상의 온도의 연속적인 홀딩은 20초내에 억제된다. 실시예 모드 3에서, 비록 할로겐 램프가 광원으로서 이용되었지만, 광원으로서 크세논 같은 자외선 램프를 이용하는 것은 바람직하다.
도 3에 도시된 바와 같이, 본 명세서에 개시된 PPTA 장치는 냉각 수단으로서 반응실의 내측 및 반응실을 냉각하기 위한 수단이 제공되고, 광원은 반도체 막을 조사하거나 반도체 막을 가열처리하기 위하여 펄스 방식으로 제어되고, 동시에 냉각은 유리 기판이 파괴되지 않도록 냉각제를 이용함으로써 수행된다. 반응실의 냉각제로서, 질소 기체 또는 헬륨 기체 같은 불활성 기체가 이용되고, 반응실 자체를 냉각하기 위한 냉각제로서, 질소 기체 또는 헬륨 기체, 또는 액체, 또는 양쪽 같은 불활성 기체가 이용된다. 실시예 모드 3에서, 2 내지 10(slm)의 질소 기체가 흐르게 된다.
램프가 광원으로서 이용될 때, 조사가 펄스 방식으로 제어되는 한, 적외선 광뿐 아니라, 램프 방사 자외선 광, 또는 일반적인 금속 할로겐화 램프, 크세논 아크 램프, 탄소 아크 램프 및 감압 수은 램프 중 임의의 하나가 이용될 수 있다.
게다가, 게터링 효과는 로터리 펌프 및 기계적 부스터 펌프에 의해 진공을 수행함으로써 분위기 압력보다 낮은 감압 분위기에서 가열처리를 수행함으로써 개선된다. 실시예 모드 3에서, 높은 순도(질소에 포함된 CH4, CO, CO2, H2, H2O 및 O3의 농도)를 가진 질소는 26.7Pa 이하의 압력으로 유지하기 위하여 5 l/min의 속도로 흐르게되고, 5ppm 이하의 산호 농도의 질소 분위기(실시예 모드 3에서, 2ppm 이하)가 형성된다. 4 내지 24 시간 동안 450 내지 950℃에서 가열처리 단계는 질소 분위기에서 수행된다. 실시예 모드 3에서, 비록 질소 원자가 이용되었지만, 만약 산소 농도가 5ppm 이하로 이루어지면, 분위기는 산소를 함유하지 않는 기체, 예를 들어, 헬륨(He), 네온(Ne) 또는 아르곤(Ar) 같은 불활성 기체를 포함할 수 있다. 열 또는 도즈로 인한 증착에 의해 증착되지 않은 기체는 반도체 막과 반응하지 않고, 예를 들어 수소(H2)가 이용될 수 있다.
촉매 원소는 반도체 막(21), 및 1×1017 내지 1×1019 원자/cm3의 촉매 원소가 추후에 채널 형성 영역이 되는 영역에서 조차 남아있도록 코팅된다. 램프 광은 펄스 상태로 변형되고 기판(이후, 펄스 상태로 변형되고 조사된 광 램프는 펄스 광(20)이라 함)의 하부 표면 및 상부 표면으로 조사되고, 게터링 영역(18)은 촉매 원소를 게터링하기 위하여 만들어진다. 할로겐 램프는 펄스 광(20)에 이용되고, 700℃까지의 램프 가열은 냉각이 600℃(바람직하게 450℃ 이하) 이하로 수행된 후 수행된다. 이런 처리가 수행될 때조차 게터링 효과가 확인되더라도, 처리는 바람직하게 2 내지 30번 수행된다.
이런 가열처리에 의해, 도 1f 및 도 2a 내지 도 2b에 도시된 바와 같이, 결정질 실리콘 막의 니켈은 이런 가열처리 단계에서 화살표 방향으로 이동되고, 게터링 영역(18)으로 게터링 기능에 의해 트랩된다. 즉, 니켈은 결정질 실리콘 막으로부터 제거되고, 결정질 실리콘 막에 포함된 니켈의 농도는 1×1017 이하, 바람직하게 1×1016 원자/cm3 이하로 감소될 수 있다. 가열처리 동안, 유리 기판으로 열이 전도되는 것을 방지하기 위하여, 냉각제로서 2 내지 10(slm)의 질소 기체는 반응실로 흐르도록 이루어진다.
상기된 가열처리에서, 비록 반도체 막이 펄스 방식으로 램프 광으로 조사되고 결정화 또는 게터링 같은 처리가 수행될지라도, 만약 가열이 펄스(예를 들어, 광원 자체가 이동되거나 기판 자체가 펄스 광으로 반도체 막을 조사함으로써 얻어진 바와같은 동일 효과를 형성하도록 이동되는) 같이 수행되면, 펄스 방식으로 광원(램프)를 제어하는 것이 필요하지 않다. 따라서 얻어진 결정질 실리콘은 TFT의 활성층이도록 영역(22)을 형성하기 위하여 패턴화된다.
[실시예 모드 4]
실시예 모드 4에서, 도 1a 내지 도 1f를 이용하는 실시예 모드 3의 PPTA 장치를 이용하는 게터링 방법과 다른 실시예가 기술될 것이다.
실시예 모드 1에 따라, 결정질 반도체 막은 촉매 원소를 이용함으로써 형성된다. 결정질은 가열처리에 의해 얻어진 결정질 반도체 막(결정질 반도체 막)에 레이저 광을 조사함으로써 개선된다.
상기된 방식으로 형성된 결정질 실리콘 막에, 결정질을 제조하기 위한 촉매 원소가 이용되고, 촉매 원소는 인의 게터링 기능에 의해 결정화 후에 제거되며, 보다 우수한 결정질 실리콘 막이 결정질 실리콘 막에 남아있는 촉매 원소의 농도를 감소시킴으로써 얻어질 수 있다.
여기서, PPTA 장치를 이용하는 게터링 처리가 기술될 것이다. 마스크 막(17)은 주기율표의 15족에 속하고 게터링 기능을 가지는 불순물 원소(통상적으로 인), 주기율표의 13족에 속하는 불순물 원소(통상적으로 붕소), 및 주기율표의 18족에 속하는 불순물 원소(통상적으로 아르곤)을 결정질 실리콘 막(16)에 첨가하도록 형성되고, 인(P) 및 아르곤(Ar)은 게터링 영역(18)을 형성하도록 첨가된다. 이때, 비록 게터링 영역(18)이 인(P) 및 붕소(B)를 첨가함으로써 형성될지라도, 이 경우, 게터링 영역(18)에 13족에 속하는 불순물 원소의 농도는 15족에 속하는 불순물 원소의 농도보다 1/100 또는 100 배 이하로 높다(실시예 모드 4에서, 1×1019 내지 1×1021 원자/cm3 의 인 및 1×1019 내지 1×1021 원자/cm3의 붕소가 첨가된다). 이온 증착 방법 또는 플라즈마 도핑 방법 같은 기상 방법, 또는 용액을 이용하는 고체 상태 방법 또는 액체 상태 방법에 의해 13족 및/또는 15족에 속하는 원소를 포함하는 층을 형성하는 방법이 첨가 방법으로서 이용된다. 아르곤(Ar)은 반도체 막이 스퍼터링에 의해 증착될 때 막에 혼합될 수 있다. 게다가, 게터링 방법으로서, 비정질 반도체 막이 게터링될 영역에 인정하게 형성된다.
주기율표 18에 속하는 불순물 원소로서, Ar외에도 Kr, Xe 등이 이용될 수 있다.
게다가, 비정질 원소가 첨가되고 결정질 실리콘 막(16)이 도 1c 및 도 1d에 도시된 바와 같이 가열에 의해 형성된 후, 도 21에 도시된 바와 같이, 주기율표의 18족에 속하는 불순물 원소를 포함하는 비정질 실리콘 막이 결정질 실리콘 막(16)상에 형성되고 가열처리가 수행되어, 이런 게터링 영역으로서 비정질 실리콘 막, 및 결정질 실리콘 막(16)에 남아있는 촉매 원소가 이동된다. 게터링 영역으로서 기능하는 비정질 실리콘 막(31)이 게터링 단계후 에칭 등에 의해 제거되기 때문에, 비정질 실리콘 막(31)은 에칭 처리에서 에칭제에 대해 결정질 실리콘 막을 보호하기 위한 장벽층(30)이 결정질 실리콘 막(16)상에 형성된 후 형성된다. 황산, 염화 수소산, 질산 등 및 수소 과산화수소의 혼합물 용액으로 처리에 의해 형성된 화학 산화물 막 또는 오존으로 인한 처리에 의해 형성된 화학 산화물 막은 이런 장벽층(30)으로서 이용될 수 있다. 이들 막은 불화수소산 처리에 의해 제거된다.
이 기판은 처리실(14)로 이동되고 가열처리가 수행된다. 가열처리로서, 기판의 하부측에 설치된 11개의 할로겐 램프(적외선)(15) 및 상부측에 설치된 10개의 할로겐 램프는 1 내지 180초(바람직하게 30 내지 60 초) 및 1 내지 30번(바람직하게 2 내지 10번) 스위칭된다. 상기 처리는 유리 기판이 크게 파괴되거나 변형되는 온도에서 수행된다. 실시예 모드 4에서, 방사선 온도계에 의해 기판의 후면으로부터 특정을 바탕으로, 제어가 이루어지고 이때 기판 온도는 700℃ 이하가 되며, 유리 스트레인 포인트로서 667℃보다 큰 온도의 연속적인 홀딩은 20초 이하로 억제된다. 전력 소비를 감소시키고 작업 처리량을 개선시키기 위하여, 광 조사선은 600 내지 700℃의 온도로 홀딩하기 위하여 몇 분 동안 수행된다. 실시예 모드 4에서, 비록 할로겐 램프가 광원으로서 이용되었지만, 광원으로서 크세논 램프 같은 자외선 램프를 이용하는 것은 바람직하다.
도 3에 도시된 바와 같이, 본 발명에서 개시된 PPTA 장치는 냉각 수단으로서 반응실의 내측 및 반응실을 냉각하기 위한 수단이 제공된다. 여기서, 광원은 반도체 막을 조사하고 반도체 막이 가열처리 되도록 펄스 방식으로 제어되고, 동시에 냉각은 냉각제를 이용하여 수행되어 유리 기판은 파손되지 않는다. 반응 챔저의 냉각제로서, 질소 기체 또는 헬륨 기체 같은 불활성 기체가 이용되고, 반응실 자체를 냉각하기 위한 냉각제로서, 질소 기체 또는 헬륨 기체, 또는 액체 또는 양쪽 같은 불활성 기체가 이용될 수 있다. 실시예 모드 4에서, 2 내지 10(slm)의 질소 기체는 흐르게 된다.
광원으로 이용된 램프로서, 조명이 펄스 방식으로 제어되면, 적외선, 및 자외선 광, 또는 일반적인 할로겐 램프, 금속 할로겐화 램프, 크세논 아크 램프, 탄소 아크 램프, 및 감압 수은 램프 중 임의의 하나가 이용될 수 있다.
게다가, 처리실(14)에서 진공은 로터리 펌프 및 기계적 부스터 펌프를 이용함으로써 수행되고, 가열처리는 게터링 효과가 개선되도록 분위기 압력보다 낮은 감압 분위기에서 수행된다. 실시예 모드 4에서, 높은 순도를 가진 질소(질소에 포함된 CH4, CO, CO2, H2, H2O 및 O2)의 농도가 1ppb 이하이다)는 26.7 Pa 이하로 유지되도록 5 l/min의 속도로 흐르도록 이루어지고 5ppm 이하(실시예 모드 4에서, 2 ppm 이하)의 질소 분위기가 형성된다. 질소 분위기에서, 450℃ 내지 950℃에서 4 내지 24 시간 동안 가열처리가 수행된다. 실시예 모드 4에서, 비록 질소 분위기가 이용될지라도, 만약 산소 농도가 5ppm 이하로 이루어지면, 분위기는 산소를 포함하지 않는 기체, 예를 들어 헬륨(He), 네온(Ne) 또는 아르곤(Ar) 같은 불활성 기체를 포함한다. 열에 의한 분해에 의해 증착되지 않거나 반도체 막과 반응하지 않는 기체, 예를 들어 수소(H2)가 이용될 수 있다.
촉매 원소는 반도체 막의 전체 표면상에 제공되고, 1×1017 내지 1×1019 원자/cm3의 촉매 원소는 추후 채널 형성 영역이 되는 영역에서 조차 남는다. 램프 광은 펄스 상태로 변형되고 기판의 하부 표면 및 상부 표면으로부터 조사되고(이후, 펄스 상태로 변형되고 조사되는 램프 광은 펄스 광이라 함), 게터링 영역(18)은 촉매 원소를 게터링하기 위하여 만들어진다. 할로겐 램프는 펄스 광으로서 이용되고, 램프는 700℃까지 가열되고, 그후 600℃로 냉각된다(바람직하게 450℃ 이하). 이런 처리가 일단 다시 수행될 때 조차 게터링 효과가 확인되더라도, 처리는 바람직하게 2 내지 30번 수행된다. 전력 소비를 감소시키고 작업처리량을 개선하기 위하여, 광학 조사는 600℃ 내지 700℃의 온도를 홀딩하기 위하여 몇 분 동안 수행된다.
이런 가열처리에 의해, 도 1F에 도시된 바와 같이, 결정질 실리콘 막의 니켈은 이런 가열처리 단계에서 화살표 방향으로 이동되고, 게터링 영역(18)으로 인의 게터링 기능에 의해 트랩된다. 즉, 니켈은 결정질 실리콘 막으로부터 제거되고, 결정질 실리콘 막에 포함된 니켈의 농도는 1×1017원자/cm3 이하, 바람직하게 1×1016 원자/cm3 이하로 감소된다. 가열처리 동안, 유리 기판으로 전도되는 열을 방지하기 위하여, 냉각제로서 2 내지 10(slm)의 질소 기체는 반응실로 흐르도록 이루어진다.
상기된 가열처리에서, 비록 반도체 막이 펄스 방식으로 램프 광으로 조사되고 결정화 또는 게터링 같은 처리가 수행될지라도, 만약 가열이 펄스(예를 들어, 광원 자체가 이동되고 기판 자체가 펄스 광으로 반도체 막을 조사함으로써 얻어진 것과 동일한 효과를 형성하도록 이동되고)와 같이 수행되면, 펄스 방식으로 광원(램프)를 제어하는 것은 필요하지 않다.
[실시예 1]
본 발명을 이용하여 TFT 기판을 제조하는 방법의 예는 도 6a 내지 도 9를 참조하여 실시예 1에 기술될 것이다.
첫째, 실시예 1에서, 비정질 유리, 바륨 보로실리게이트 유리 등으로 만들어진 유리 기판, 또는 특정 중량 2.5g/cm3 이하 및 열팽창 계수 35.0×10-7/℃ 이하를 가지는 유리 기판이 이용된다. 하부 절연막(101)은 유리 기판(100)상에 형성된다. 하부 절연막(101)으로서, SiH4 및 N2O는 실리콘 니트라이드 옥사이드(SiNO) 막(101a)을 형성하기 위하여 CVD 장치에서 이용되고, 실리콘 옥사이드 니트라이드(SiON) 막(101b)는 동일한 실에서 형성된다. 상기 막 아크는 형성되어 SiNO 막 및 SiON 막의 적층부의 막 두께는 50 내지 200nm가 된다.
다음, 비정질 실리콘 막(102)은 비정질 반도체 막으로서 형성된다. 마스크 절연막(도시되지 않음)은 비정질 실리콘 막(102)상에 형성된다. 마스크 절연 막은 p-형을 첨가하기 위한 불순물 원소(p-형 불순물 원소라 함)가 마스크 절연막을 통해 비정질 실리콘 막(102)에 첨가되는 단계에서 이용된다. p-형 불순물 원소로서, 13족에 속하는 원소 통상적으로 붕소 또는 갈륨이 이용될 수 있다. 이 단계(채널 도핑 단계)는 TFT의 임계 전압을 제어하기 위한 단계이다. 여기서 붕소는 디보레인(B2H6)이 매스 분리를 수행하지 않고 여기되는 이온 도핑 방법에 의해 첨가된다. 물론, 매스 분리가 수행되는 이온 주입 방법은 이용될 수 있다.
다음, 비정질 실리콘 막(102)의 결정화 처리가 수행된다. 첫째, 웨이터의 측면에서 10ppm의 니켈을 포함하는 니켈 아세테이트 솔트 용액은 촉매 원소 함유 층(103)(도 6a)을 형성하기 위하여 비정질 실리콘 막(102)의 표면상에 인가된다. 스피너 또는 스퍼터링 방법에 의한 코팅 같은 공지된 방법은 코팅 방법으로서 이용될 수 있다. 추후에, 도 4b의 실선 그래프에 의해 도시된 바와 같이, 광원은 가열(이후, 광원을 제어함으로써 펄스 방식으로 조사된 광은 펄스 광이라 함)동안 펄스 조사를 수행하기 위하여 제어되고, 1220℃(도 3의 508b에 의해 지시된 온도 센서에 의해 측정됨)가 40 초동안 유지되고 펄스 광이 5초동안 커팅되는 동작은 일사이클로 이루어지고, 이것은 3번 반복되고, 제 4 펄스에서, 1220℃(도 3의 508b에 의해 지시된 온도 세선에 의해 측정됨)는 60 초동안 유지된다. 펄스 광(104)이 가장 높은 세기를 유지하는 시간 주기는 약 1 내지 5 초이다. 실시예 1에서, 비록 펄스 광(104)이 4번 조사되었지만, 조사는 2 내지 10번 수행된다. 이것에 의해, 결정질 실리콘 막(105)이 형성된다. 결정화 속도를 높이고 결정 그레인 결함을 수리하기 위하여, 레이저 조사선은 결정 실리콘 막(105)(도 6b)상에서 수행된다.
결정화 처리 전에, 비정질 실리콘 막의 수소 함량을 감소시키기 위한 가열처리가 수행된다.
추후에, 결정질 실리콘 막(105)으로부터 결정화 처리에 이용된 촉매 원소를 게터링하기 위하여, 주기율표의 15족에 속하고 게터링 기능을 가진 불순물 원소(통상적으로 인)는 게터링 영역(107)을 형성하기 위하여 첨가된다. 마스크 절연막(170)은 형성되고 인은 결정질 실리콘 막이 노출되는 영역에 첨가된다. 인 및 붕소는 게터링 영역(107)에 첨가될 수 있다. 그 후, 펄스 광(106)은 조사된다. 조사된 펄스 광으로서, 펄스 광은 적당하고 여기서 가열은 100 내지 200℃/초의 속도 1220℃까지 수행되고, 온도는 40 초동안 유지되고 50 내지 150℃/초에서 300 내지 400℃로 감소된다. 유리 변이 온도 또는 그 이상의 온도로 유리 기판이 가열되는 것을 방지하기 위하여, 냉각제로서 2 내지 10(slm)의 질소 기체는 흐르게된다. 상기 펄스 광을 조사함으로써 촉매 원소는 게터링 영역(107)에 의해 생성된다. 충분한 게터링 효과를 얻기 위하여, 펄스 광 조사는 2 내지 20 번 수행된다. 반도체 막의 결정화 및 촉매 원소의 게터링을 위한 가열처리 단계는 산소 농도가 로터리 펌프 및 기계적 부스터 펌프(도 6c)에 의해 수행된 노출에 의해 감소되는 감압 분위기에서 수행된다.
이런 방식으로 얻어진 우수한 결정질 실리콘 막(105)은 섬 모양으로 패턴화되어 추후 TFT(도 6d)의 활성화층으로 되는 반도체 층(108 내지 112)을 형성한다. 다음, 50 내지 150nm를 가진 게이트 절연막(113)은 섬 같은 반도체 층(108 내지 112)상에 플라즈마 CVD 방법에 의해 수행된다. 게이트 전극의 형성을 위한 도전막으로서, 20 내지 100nm의 두께를 가진 도전막(A) 및 100 내지 400NM의 두께를 가진 도전막(B)이 형성된다. 실시예 1에서, 비록 도전막(A)(114)이 TaN)으로 형성되고, 도전막(B)(115)이 W로 형성되더라도, 막은 메인 성분으로서 Ta, W, Ti, Mo, Al 및 Cu 또는 상기 원소를 포함하는 합금 재료 또는 화합물 재료로부터 선택된 원소로 형성된다.
다음, 레지스트로 만들어진 마스크(116a 내지 116g)는 형성되고, 도전막(A)(114) 및 도전막(B)(115)은 에칭되어, 도전막(A) 및 도전막(B)의 적층으로 만들어진 게이트 전극(117 내지 120)이 형성된다. 비록 에칭 방법이 제한되지 않았지만, ICP(절연 결합 플라즈마) 에칭 방법이 이용된다. CF4 및 Cl2는 에칭 기체로서 이용된다. 저장 커패시터의 상부 전극이 되는 캐패시턴스 와이어링 라인(121), 및 와이어링 라인(122 및 123)은 동일 단계로 형성된다.
게이트 전극(117 내지 120) 및 와이어링 라인(121 내지 123)이 형성된 후, n 형(이후 n-형 불순물 원소라 함)을 첨가하기 위한 불순물 원소는 마스크로서 게이트 전극을 이용하는 동안 이온 도핑 방법에 의해 게이트 절연막(113)을 통하여 반도체 층(108 내지 112)에 첨가된다. 이런 단계에 의해, 불순물 농도 1×1016 내지 1×1018 원자/cm3를 가지는 n-형 불순물 영역(124a 내지 124e)이 형성된다(도 7b).
제 2 에칭 처리는 레지스트로 만들어진 마스크가 남아있는 동안 수행되어, 제 2 모양 및 와이어링 라인(125 내지 131)을 가진 게이트 전극이 형성된다. 추후에, 제 2 모양 및 와이어링 라인(125 내지 131)을 가진 게이트 전극이 마스크로서 이용되는 동안, n-형 불순물 원소가 추가로 첨가된다. 이것에 의해, 소스 영역 또는 드레인 영역이 되고 1×1020 내지 1×1021 원자/cm3의 n-형 불순물 농도를 가지는 n-형 불순물 영역(n+), 및 n-형 불순물 영역(n+)보다 채널 형성 영역에 더 가깝게 제공된 낮은 농도 불순물 영역(이후 LDD 영역이라 함)이 되고 1×1018 내지 1×1019 원자/cm3의 n-형 불순물 원소 농도를 가진 n-형 불순물 영역(n-)(132a 내지 132e)이 형성된다(도 7c).
그래서, 레지스트로 만들어진 마스크(133 및 134)는 N 채널 TFT가 되는 영역에 형성되고 p-형 불순물 원소는 p-형 불순물 영역(135a 및 135b)을 형성하기 위하여 첨가된다. p-형 불순물 영역(135)의 불순물 농도가 먼저 단계에서 첨가된 n-형 불순물의 농도의 최대 값보다 1.5 내지 3 배 높게되는 것이 적당하다. 즉 2×1020 내지 2×1021 원자/cm3이 된다(도 8a).
다음, 추후 구동 회로(206)의 N 채널 TFT(201) 및 제 2 P 채널 TFT(203)은 레지스트로 만들어진 마스크(136 및 137)로 커버되고 에칭 처리가 수행되어, 제 3 모양의 게이트 전극 및 와이어링 라인(138 내지 142)이 추후 구동 회로(206), 화소 TFT(204) 및 와이어링 라인의 제 1 P 채널 TFT(202)에 형성된다.
다음, 반도체 막에 첨가된 불순물 원소를 활성화하기 위한 가열처리가 수행된다. 이런 가열처리에서, 도 3에 도시된 PPTA 장치가 이용되고, 펄스 광이 활성화를 수행하기 위하여 몇번 조사된다. 펄스 광은 기판(본 명세서에서, TFT가 형성된 표면이 기판 표면으로 만들어짐)의 후면측으로부터 조사된다. 이러한 가열처리에 의해, 불순물 원소는 임의적으로 활성화될 수 있다. 비록 실시예 1에서는 기판의 후면측에서만 펄스 레이저 광이 조사되더라도, 기판의 전면측 및 후면측 양쪽에서 펄스 광이 조사될 수 있음이 주의 된다.
활성화 처리후, 실리콘 니트라이드 막 또는 실리콘 니트라이드 산화물 막으로 만들어진 제 1 중간층 절연막(143)은 플라즈마 CVD 방법에 의해 형성된다. 그다음, 제 1 절연막(143)으로부터 수소를 배출시키고 절연막을 수소화하기 위한 가열처리가 수행된다. 이런 가열처리는 깨끗한 오븐에서 350 내지 450℃(바람직하게 410℃)에서 수행된다. 선택적으로, 플라즈마의 형성으로부터 생성된 수소를 포함하는 분위기에서 공지된 수소화 처리가 수행된다(도 8c).
다음, 제 2 중간층 절연막(144)으로서, 아클링 또는 폴리이미드 같은 유기 절연 재료는 평탄화를 수행하기 위하여 이용된다. 그다음, 추후 TFT의 활성화 층이 되는 반도체 막(108 내지 112)에 도달하는 접촉 홀은 제 1 중간층 절연막(143) 및 제 2 중간층 절연막(144)에 형성된다. 100 내지 200nm의 두께를 가진 Ti 막, 250 내지 350nm의 두께를 가진 합금 막(Al 및 Ti의 합금막), 및 50 내지 150nm의 두께를 가진 Ti 막은 그 위에 적층되고, 원하는 모양으로 패턴화되어, 접속 와이어링 라인(145 내지 152)은 각각의 TFT를 전기적으로 접속시키기 위하여 형성된다.
화소 부분(207)에서, 화소 전극(153)이 형성된다. 화소 전극(153)은 화소 TFT(204)의 드레인 영역(124D) 및 저장 커패시터(205)의 하부 전극(불순물 도핑 반도체 막)(135c)에 전기적으로 접속된다.
N 채널 TFT(201)는 능동층에 채널 형성 영역(161), 소스 영역 및 드레인 영역(124a), 및 LDD 영역(132a)을 포함한다.
제 1 P 채널 TFT(202)는 능동 층에 채널 형성 영역(162), 소스 영역 및 드레인 영역(135)을 포함한다.
제 2 P 채널 TFT(203)는 능동층에 채널 형성 영역(163), 소스 영역 및 드레인 영역(135b), 및 LDD 영역(135e)을 포함한다. 게이트 전극(127)은 LDD 영역(135e)과 오버랩하는 영역을 포함한다.
화소 TFT(204)는 능동층에 채널 형성 영역(164), 소스 영역 및 드레인 영역(124d), 및 LDD 영역(132d)을 포함한다.
저장 커패시터(204)는 하부 전극(불순물 원소로 도핑된 반도체 막)(112), 유전체(게이트 절연막 113으로부터 연속적으로 형성된 절연막) 및 상부 전극(게이트 전극을 형성하는 도전막(A) 및 도전막(B)의 적층으로 만들어짐)(129)을 포함한다.
이런 포인트에서, N 채널 TFT(201) 및 P 채널 TFT(202)로 형성된 CMOS 구조(208), 및 화소 TFT(204) 및 저장 커패시터(205)를 포함하는 화소 부분(207)을 포함하는 구동 회로(206)으로 만들어진 능동 매트릭스 기판이 제조된다.
실시예 1에 기술된 본 발명이 이용될 때, 가열처리가 짧은 시간에 PPTA 장치에 의해 수행되고, 작업처리량이 개선되고, 크게 신뢰할 수 있는 TFT가 제조된다.
[실시예 2]
본 발명의 결정화 단계 및 게터링 단계는 하부 게이트 형 TFT 기판에 적용된다. 이런 설명은 도 10a 내지 도 10d 및 도 11a 내지 도 11c를 참조하여 이루어진다.
실리콘 옥사이드 막, 실리콘 니트라이드 막, 또는 실리콘 니트라이드 옥사이드 막 같은 절연막(도시되지 않음)은 기판(50)상에 형성되고, 도전막은 게이트 전극을 형성하기 위하여 형성되고, 게이트 전극(51)을 얻기 위하여 원하는 모양으로 패턴화된다. 도전막으로서, Ta, Ti, W, Mo, Cr 및 Al으로부터 선택된 원소가 이용되거나, 메인 성분으로서 이들 원소 중 하나를 포함하는 도전막이 이용된다(도 10a).
다음, 게이트 절연막(52)이 형성된다. 게이트 절연막은 실리콘 옥사이드막, 실리콘 니트라이드 막, 또는 실리콘 니트라이드 옥사이드 막의 단일 층이거나, 몇몇 막의 적층 구조를 가진다.
비정질 반도체 막으로서, 10 내지 1150nm의 두께를 가진 비정질 실리콘 막(53)은 열적 CVD 방법, 플라즈마 CVD 방법, 감압 CVD 방법, 증기화 방법, 또는 스퍼터링 방법에 의해 형성된다. 게이트 절연막(52) 및 비정질 실리콘 막(53)이 동일 막 성장 방법에 의해 형성되고, 양쪽으로 연속적으로 형성될 수 있다. 연속적인 형성은 막이 분위기에 노출되는 것을 방지하여, 표면의 오염이 방지되고, 제조된 TFT의 특성 및 임계 전압의 변화가 감소된다(도 10b).
비정질 실리콘 막의 결정화 처리가 수행된다. 촉매 원소는 촉매 원소 함유층(54)을 형성하기 위하여 비정질 실리콘 막에 첨가된다. 추후에, 펄스 방식으로 제어된 광원(펄스 광 55)은 비결정실 실리콘 막을 조사하기 위하여 이용되어, 결정질 반도체 막(결정질 실리콘 막)(56)이 형성된다.
추후에, TFT의 반도체 층이 되는 영역으로부터 촉매 원소를 이동시키기 위하여 촉매 원소의 게터링 처리가 수행된다. 마스크(57)는 결정질 반도체 막(56)상에 형성되고, 게터링 기능을 가진 불순물 원소는 게터링 영역(58)을 형성하기 위하여 반도체 막의 선택된 영역에 첨가된다. 첨가될 불순물 원소로서, 주기율표의 15족에 속하는 불순물 원소, 또는 주기율표의 15족에 속하는 불순물 원소 및 주기율표의 13족에 속하는 불순물 원소, 또는 주기율표의 15족에 속하는 불순물 원소, 주기율표의 13족에 속하는 불순물 원소 및 주기율표의 18족에 속하는 불순물 원소가 첨가된다. 그 후, 펄스 방식으로 제어되는 광원(펄스 광 59)이 촉매 원소를 게터링 영역(58)으로 이동시키기 위하여 이용된다(도 10D).
다음, 보호 절연막(60)이 100 내지 400nm의 두께로 형성된다. 추후에, 레지스트로 만들어진 마스크(도시되지 않음)은 추후 N 채널 TFT(70)의 능동층이 되는 결정질 실리콘 막에 n-형을 첨가하기 위한 불순물 원소, 및 추후 P 채널 TFT(71)의 능동 층이 되는 결정질 실리콘 막에 p-형 불순물 원소를 첨가하기 위하여 이용되어, 소스 영역, 드레인 영역 및 LDD 영역이 형성된다(도 11A).
다음, 결정질 실리콘 막에 첨가된 불순물 원소를 활성화하기 위한 처리가 수행된다. 활성화 원소로서, 실시예 모드 및 실시예 1에 개시된 펄스 광을 이용하는 가열처리가 이용된다.
추후에, 활성화 처리후, 플라즈마의 형성에 의해 생성된 수소를 포함하는 비정질 수소화 처리가 수행된다.
다음, 결정질 실리콘 막상 절연막(60)은 제거되고, 결정질 실리콘 막이 원하는 모양의 반도체 층으로 형성된 후 중간 절연막(61)이 형성된다. 중간층 절연막은 500 내지 1500nm의 두께를 가지도록 실리콘 옥사이드 막, 실리콘 니트라이드막, 또는 실리콘 니트라이드 옥사이드막, 또는 그 적층물 같은 절연막 함유 실리콘으로 형성된다.
그 후, 각각의 TFT의 소스 영역 또는 드레인 영역(74)에 도달하는 접촉홀이 형성되고, 각각의 TFT를 전기적으로 접속하기 위한 와이어링 라인(62)이 형성된다(도 11c). 참조 번호(72)는 LDD 영역을 가리키고, 73 및 75는 채널 형성 영역을 가리킨다.
상기된 바와 같이, 본 발명은 TFT의 모양과 무관하게 적용된다.
[실시예 3]
실시예 1에 기술된 TFT 제조 공정에서, 비정질 반도체 막의 결정화 단계는 하기와 같이 수행된다.
첫째, 무게 측면에서 100ppm의 니켈을 포함하는 니켈 아세테이트 염 용액은 비정질 실리콘 막(102)의 표면상에 인가되고 촉매 원소 함유층(103)이 형성된다. 코팅 방법은 스피너 또는 스퍼터링 방법에 의해 코팅 같은 방법이다. 추후에 진공은 로터리 펌프 및 기계적 부스터 펌프에 의해 수행되고, 고순도(질소에 포함된 CH4, CO, CO2, H, H2O 및 O2의 농도가 1ppb 이하)의 질소는 26.7Pa의 압력을 유지하기 위하여 2 l/min 흐르도록 이루어져서, 질소 분위기가 형성된다. 이런 질소 분위기에서, 60 초동안 1220℃에서의 가열은 한번 수행된다. 펄스 광이 최대 세기를 유지하는 시간 주기는 약 1 내지 5 초이다. 이것에 의해, 결정질 실리콘 막(105)이 형성된다. 결정화 속도를 상승시키고 결정질 그레인의 결함을 수리하기 위하여, 레이저 조사선이 결정질 실리콘 막(105)에 수행된다.
비정질 실리콘 막의 수소 함유량을 감소시키기 위한 가열처리는 결정화 처리전에 수행된다.
[실시예 4]
실시예 4에서, 실시예 1 내지 3의 적용에 의해 제조된 TFT 기판으로부터 능동 매트릭스 구동 액정 디스플레이 장치를 제조하는 방법이 설명된다. 도 12는 TFT 기판이 밀봉 부재에 의해 카운터 기판(180)에 본딩되는 상태를 도시한다. 칼럼형 스페이서(183)는 TFT 기판상에 형성된다. 칼럼형 스페이서(183)는 화소 전극상에 형성된 접촉 부분의 공동과 일치하도록 형성된다. 칼럼 스페이서(183)는 액정 재료에 따라 3 내지 10㎛의 높이를 가지도록 형성된다. 접촉 홀에 대응하는 리세스 부분이 접촉 부분에 형성되기 때문에, 스페이서는 액정의 방향의 혼란이 방지되도록 이 부분과 일치하게 형성된다. 그 후, 지향성 막(182)은 형성되고 러빙 처리가 수행된다. 투명한 도전막(184), 및 지향성 막(181)은 카운터 기판(180)상에 형성된다. 그 후, TFT 기판은 밀봉 부재에 의해 카운터 전극(180)에 본딩되고, 액정은 액정 층(185)을 형성하도록 주입된다. 상기된 방식에서, 능동 매트릭스 구동 액정 디스플레이 장치는 완성된다.
[실시예 5]
PPTA 장치를 이용하여 능동 매트릭스 기판을 제조하는 다른 방법은 도 17a 내지 도 18c를 참조하여 기술된다. 도 17a 내지 도 17e 및 도 18a 내지 도 18c는 화소 TFT(320) 및 상기 화소 부분의 저장 커패시터(321)을 형성하는 방법을 도시한다.
하부 절연막(301)은 기판(300)의 표면상에 형성된다. 하부 절연막(301), 실리콘 옥사이드 막, 실리콘 니트라이드 막, 또는 실리콘 니트라이드 옥사이드 막, 또는 몇몇 막의 적층 구조가 이용될 수 있다. 실시예 5에서, 50 내지 200nm의 두께를 가진 실리콘 니트라이드 옥사이드 막은 SiH4 및 N2O를 이용하여 플라즈마 CVD 방법에 의해 형성된다.
다음, Ni의 박막(이후 박막이라 함)(302)이 형성된다. 하부 절연막(301)이 형성되는 기판(300)은 Ni를 포함하는 재료로 만들어진 전극을 이용하는 평행한 평판 플라즈마 CVD 장치의 막 성장실에 놓이고, 플라즈마는 질소, 수소 또는 불활성 기체의 분위기에서 생성된다. 실시예 5에서, 300℃의 기판 온도 조건, 6.65 Pa의 압력, 100(sccm)의 아르곤, 및 50W의 RF 전력 조건하에서 플라즈마 처리에 의해, 1×1010 내지 1×1013 원자/cm3의 Ni 양의 Ni 박막(302)이 형성된다. Ni 박막(302)은 반도체 층을 결정화하는 추후 단계에서 결정질을 제조하는 촉매 원소로서 기능한다(도 17a). 실시예 5에서, 비록 Ni 박막이 형성되었지만, 원소(소위 본 명세서에서 촉매 원소라 함)가 반도체 막의 결정질을 제조하는 기능을 가지면, 니켈(Ni)외에, Fe, Co, Ru, Rh, Pd, Os, It, Pt, Cu 및 Au로부터 선택된 한가지 종류 또는 다수의 종류의 원소를 포함하는 박막이 형성될 수 있다.
다음, 비정질 실리콘 막은 Ni 박막(302)상에 형성된다. 상기 막은 추후 TFT의 능동층이 되는 반도체 층(304), 및 추후 저장 커패시터의 하부 전극이 되는 반도체 층(305)을 형성하기 위하여 원하는 모양으로 패턴화된다(도 17b).
추후, 마스크 절연막(306)은 반도체층(304 및 305)상에 형성된다. 마스크 절연막으로서, 실리콘 옥사이드 막은 플라즈마 CVD 방법에 의해 형성된다. 그 후, p-형 불순물 원소(통상적으로 붕소 또는 갈륨)는 마스크 절연막(306)을 통하여 반도체 층에 첨가된다. 이런 단계(채널 도핑 단계)는 TFT의 임계 전압을 제어하기 위하여 수행된다. 이런 단계에 의해, 1×1015 내지 1×1018 원자/cm3의 농도에서 p-형 불순물 원소(실시예 5에서, 붕소)는 반도체 층에 첨가된다(도 17c).
다음, 마스크 절연막(306)이 제거되고, 게이트 절연 막(307)이 형성된다(도 17D). 게이트 절연막은 플라즈마 CVD 방법 또는 스퍼터링 방법을 이용함으로써 형성된다. 추후에, 게이트 전극을 형성하기 위하여, 도전막(A)(308) 및 도전막(B)(309)이 형성된다. 실시예 5에서, 도전막(A)은 탄탈륨 니트라이드(TaN)으로 만들어지고, 이 막은 50 내지 100nm의 두께로 형성된다. 도전막(B)은 텅스텐(W) 또는 몰리브덴(Mo) 같은 높은 융점의 금속을 이용함으로써 100 내지 300nm의 두께로 형성된다. 도전막(A) 및 도전막(B)은 게이트 전극(310) 및 추후 저장 커패시터의 상부 전극이 되는 캐패시턴스 와이어링 라인(311)을 형성하기 위하여 에칭된다. 비록 에칭 방법이 제한되지 않았지만, ICP(유도 결합 플라즈마) 에칭 방법이 바람직하게 이용된다. 이때, CF4 및 Cl2의 혼합 기체는 에칭 기체로서 이용된다.
n-형 불순물 원소는 반도체 층에 첨가되고 게이트 전극 및 캐패시턴스 와이어링 라인은 마스크로서 이용되어, 1×1020 내지 1×1021 원자/cm3의 농도 n-형 불순물 원소를 포함하고 추후 TFT의 능동 층의 드레인 영역 또는 소스 영역이 되는 n-형 불순물 영역(312), 1×1018 내지 1×1019 원자/cm3의 농도로 n-형 불순물 원소를 포함하고 추후 TFT의 능동 층의 LDD 영역이 되는 n-형 불순물 영역(313), 및 채널 형성 영역(314)이 형성된다(도 17e).
다음, 추후 N 채널 TFT가 되는 영역은 마스크로 커버되고, p-형 불순물 원소는 추후 P 채널 TFT(도시되지 않음)이 되는 영역에 첨가된다. 이런 단계에서, 2×1020 내지 2×1021 원자/cm3의 농도로 p-형 불순물 원소로 도핑된 p-형 불순물 영역이 형성된다(도시되지 않음). 참조 번호(315 및 316)는 저장 커패시터(321)의 하부 전극의 반도체 층(305)에 형성된다. 참조 번호(317)는 불순물 원소가 첨가되지 않은 영역을 나타낸다.
추후에, 냉각제를 이용한 냉각은 PPTA 장치에 의해 수행되고, 비정질 상태의 반도체 층의 결정화 단계가 수행된다. 광원(318)은 기판을 조사하기 위하여 펄스 방식으로 제어된다. 광원은 실리콘 웨이퍼에 내장된 열전쌍(도 3의 508b)에 의해 측정될 때 800 내지 1100℃가 되도록 제어되고, 이런 온도는 1 내지 30초 동안 유지되고, 상기 조사는 바람직하게 1 내지 5번 수행된다. 게이트 절연막(307) 및 게이트 전극(310 및 311)은 반도체 층상에 형성되고, 열은 반도체층으로부터 거의 낭비되지 않고, 반도체 층은 짧은 시간에 효과적으로 결정화된다. 이 단계에서, 진공은 분위기에서 산소 농도를 감소시키기 위하여 로타리 펌프 및 기계적 부스터 펌프에 의해 수행되고, 가열처리는 처리실에서 약 0.001 내지 26.7Pa의 감압을 가지며 질소 또는 불활성 기체를 포함하는 분위기에서 수행된다(도 18a).
다음, 제 1 중간 절연막(319)은 게이트 전극상에 형성된다. 제 1 중간층 절연막으로서, 실리콘 니트라이드 막, 실리콘 옥사이드 막, 또는 실리콘 니트라이드 옥사이드 막, 또는 그것의 결합물의 적층막 같은 실리콘을 포함하는 절연막이 약 100 내지 400nm의 두께로 형성되는 것이 적당하다(도 18b).
추후에, PPTA 장치가 이용되고 펄스 방식으로 제어된 광원은 몇번의 조사를 수행하여, 반도체 층에 첨가된 불순물 원소가 활성화된다. 이런 단계에서, 반도체 층에 추후에 확산하고 결정화시 촉매 원소로서 기능하는 Ni 원소는 게터링 기능을 가진 불순물 원소(인)이 높은 농도로 첨가되는 영역(312)쪽으로 이동되어(도 18c의 화살표), 추후 활성 층의 채널 형성 영역(314)이되는 영역의 촉매 원소(Ni)의 농도는 1×1017 원자/cm3 이하(바람직하게 내지 1×1016 원자/cm3)의 농도로 감소될 수 있다. 이런 단계에서, 진공은 로터리 펌프 및 기계적 부스터 펌프에 의해 분위기에서 산소 함유량을 감소시키기 위하여 수행되고 가열처리는 감압 분위기에서 수행된다.
이후, 만약 제조가 상기 단계에 따라 실시예 1의 수소화 처리 다음에 수행되면, 반도체 장치는 전기 노를 이용하지 않고 짧은 시간에 제조된다.
[실시예 6]
화소 TFT(410) 및 PPTA 장치를 이용하는 저장 커패시터를 가진 능동 매트릭스형 기판을 제조하는 다른 방법은 도 19a 내지 도 19d를 참조하여 기술될 것이다.
실시예 6에서, 도전막(A)(308) 및 도전막(B)(309)를 형성하는 단계는 실시예 5에 따라 수행된다. 동일한 참조번호는 동일한 단계에 이용된다.
도전막(A)(308) 및 도전막(B)(309)은 형성되고, 비정질 상태의 반도체층의 결정화는 펄스 방식으로 제어된 광원으로부터 조사에 의해 및 냉각제에 의한 냉각에 의해 PPTA 장치에서 수행된다(도 19a). 광원은 실리콘 웨이퍼에 내장된 열전쌍(도 3의 508b)에 의해 측정된 800 내지 1100℃의 온도가 1 내지 30 초 동안 유지되고, 조사가 1 내지 5 번 반복되도록 제어된다. 실시예 6에 기술된 바와 같이, 게이트 절연막 및 게이트 전극이 반도체 층상에 형성되는 상태에서 결정화가 수행될 때, 열은 낭비되기 어렵고, 반도체 층의 결정화는 짧은 시간 보다 효과적으로 수행될 수 있다. 이 단계에서, 진공은 로터리 펌프 및 기계적 부스터 펌프에 의해 분위기에서 산소 함유량을 감소시키기 위하여 수행되고 가열처리는 감압 분위기에서 수행된다.
도전막(A)(308) 및 도전막(B)(309)은 추후 저장 커패시터의 상부 전극이 되는 캐패시턴스 와이어링 라인(402) 및 게이트 전극(401)을 형성하기 위하여 원하는 모양으로 패턴화된다. 비록 게이트 전극 및 저장 커패시터의 형성 단계가 제한되었지만, 실시예 1과 유사하게, IPC 에칭 방법이 이용되는 것이 적당하다.
n-형 불순물 원소 및 p-형 불순물 원소는 실시예 5의 단계에 따라 불순물 영역(403, 404, 406 및 407)을 형성하기 위하여 첨가되고, 영역(405 및 408)에는 불순물 원소가 첨가되지 않는다(도 19b). 추후에, 제 1 절연막(409)은 약 100 내지 400nm의 두께를 가지도록 실리콘 니트라이드 막, 실리콘 옥사이드 막, 또는 실리콘 니트라이드 옥사이드 막, 또는 그것의 결합물의 적층막 같은 실리콘 함유 절연막을 형성함으로써 형성된다(도 19c).
다음, PPTA 장치에 의해 불순물 원소를 활성화하기 위한 가열처리가 수행된다. 활성화를 위한 가열처리 단계에서, 반도체층의 촉매 원소는 높은 농도로 인으로 도핑된 영역(403)에 의해 게터링된다(도 19d).
실시예 6에 따라, 우수한 결정질을 가진 반도체 층을 포함하는 반도체 장치는 전기노(electric furnace)를 이용하지 않고 효과적으로 제조된다. 실시예 6은 능동 매트릭스 액정 디스프레이 장치가 완성되도록 실시예 3과 결합된다.
[제 7 실시예]
실시예 7에서, 실시예 1에 따라 얻어진 TFT 기판(능동 매트릭스 기판)을 이용하는 능동 매트릭스 구동 광 방사 장치를 제조하는 방법이 도 16을 참조하여 기술될 것이다.
유리 기판은 기판(1601)로서 이용된다. 유리 기판(1601)상에, N 채널 TFT(1652) 및 P 채널 TFT(1653)이 구동 회로(1650)에 형성되고, 스위칭 TFT(1654) 및 전류 제어 TFT(1655)는 화소 부분(1651)에 형성된다. 이들 TFT는 반도체 층(1603 내지 1606), 게이트 절연막으로서 제 2 절연막(1607), 게이트 전극(1608 내지 1611) 등을 이용하여 형성된다.
기판(1601)상에 형성된 제 1 절연막(1602)은 실리콘 니트라이드 옥사이드(SiOxNy) 막, 실리콘 니트라이드 막 등을 50 내지 200nm의 두께를 가지도록 형성함으로써 제공된다. 중간층 절연막은 실리콘 니트라이드, 실리콘 니트라이드 옥사이드 등으로 형성된 무기 절연막(1618) 및 아크릴, 폴리이미드 등으로 형성된 유기 절연막(1619)으로 형성된다.
비록 구동 회로(1650)의 회로 구조가 게이트 신호측 구동 회로 및 데이터 신호측 구동 회로 사이에서 서로 다르지만, 그 설명은 생략한다. 와이어링 라인(1612 및 1613)은 N 채널 TFT(1652) 및 P 채널 TFT(1653)에 접속되고, 시프트 레지스터, 래치 회로, 버퍼 회로 등은 이들 TFT를 이용함으로써 형성된다.
화소 부분(1651)에서, 데이터 와이어링 라인(1614)은 스위칭 TFT(1654)의 소스측에 접속되고, 드레인측의 와이어링 라인(1615)은 전류 제어 TFT(1655)의 게이트 전극(1611)에 접속된다. 전류 제어 TFT(1655)의 소스측은 전력 공급 라인(1617)에 접속되고, 드레인측 전극(1616)은 EL 원소의 애노드에 접속된다.
애노드, 캐소드 및 발광이 얻어지고 유기 화합물을 포함하는 층(이후 EL 층이라 함)을 포함하는 EL 원소는 화소 부분의 TFT상에 형성된다. 유기 화합물의 발광은 선택된 여기 상태가 접지 상태로 리턴될 때 얻어진 광 방사(형광)을 포함하고, 세쌍 여기 상태가 접지 상태로 리턴될 때 얻어진 광 방사(인광)을 포함하고, 양쪽 모두를 포함한다.
EL 원소는 아크릴 또는 폴리이미드, 바람직하게 와이어링 라인을 커버하기 위한 감광성 유기 수지 같은 유기 수지를 이용하여 형성된다. 실시예 7에서, EL 원소(1656)는 ITO(인듐 주석 산화물)로 형성된 애노드(1622), EL 층(1623), 및 예를 들어 MgAg 또는 LiF 같은 알칼리 토금속 또는 알칼리 금속 같은 재료를 이용함으로써 형성된 캐소드를 포함한다. 뱅크(1620 및 1621)은 애노드(1622)의 단부를 커버하기 위하여 형성되고, 이 부분에서 캐소드 및 애노드가 단락되는 것을 방지하기 위하여 제공된다.
EL 원소의 캐소드(1624)는 EL 층(1623)에 제공된다. 캐소드(1624)로서, 낮은 일함수를 가지는 마그네슘(Mg), 리튬(Li) 또는 칼슘(Ca)을 포함하는 재료가 이용된다. 바람직하게, MgAg로 형성된 전극(10 내지 1의 비율로 Mg 및 Ag이 혼합된 재료)은 이용될 수 있다. 게다가, MgAgAl 전극, LiAl 전극 또는 LiFAl 전극이 열거된다.
비록 EL 층(1623) 및 캐소드(1624)로 만들어진 적층부가 모든 화소에 각각 형성되지만, EL 층은 물에 극히 약하기 때문에, 일반적인 포토리소그래피 기술은 이용될수없다. 알칼린 재료에 의해 제조된 캐소드(1624)는 쉽게 산화된다. 따라서, 금속 마스크 같은 물리적 마스크 부재는 진공 증기 방법, 스퍼터링 방법, 또는 플라즈마 CVD 방법 같은 기상 방법에 의해 선택적으로 형성하기 위하여 이용된다. 외부 습기 등에 대한 보호를 위한 보호 전극은 캐소드(1624)상에 적층된다. 알루미늄(Al), 구리(Cu) 또는 은(Ag)을 포함하는 낮은 저항 재료는 보호 전극에 이용된다.
낮은 전력 소비를 가지는 높은 휘도를 얻기 위하여, 삼중 여기(삼중)에 의한 광을 방사하는 유기 화합물(이후 삼중 화합물이라 함)은 EL 층을 형성하는 재료로서 이용된다. 단일 화합물은 단지 단일 여기를 통하여 광을 방사하는 화합물을 가리키고, 삼중 화합물은 삼중 여기를 통하여 광을 방사하는 화합물을 가리킨다.
삼중 화합물로서, 다음에 개시되는 유기 화합물은 통상적인 재료로서 인용된다. (1) T. Tsutsui. C.Adachi, S. Saito의 유기화된 분자 시스템에서의 포토캐미컬 처리, K. Honda(Elsevier Sci. Pub., Tokyo, 1991) 437 쪽. (2) M.A. Baldo, D.F. O'Brein, Y. You, A. Shoustikov, S. Sibley, M.E. Tompson, S.R. Forrest, Nature 395(1988) 151쪽. (3) M. A. Baldo, S. Lamanski, P.E. Burrrows, M.E. Tompson, S.R. Forrest, Appl. Phys. Lett., 75(1999) 4쪽. (4) T. Tsutsui. C.Adachi, M.J. Yang, M.Yahiro, K. Nakamura, T. Watanabe, T. Tsuji, Y. Fukuda, T. Wakimoto, S. Mayaguchi, Jpn. Appl. Phys., 38(12B)(1999) L1502.
삼중 화합물은 단일 화합물보다 높은 광방사 효울을 가지며, 동작 전압(EL 원소가 광을 방사하는데 요구되는 전압)은 동일 휘도를 얻기 위하여 낮아진다.
도 16에서, 스위칭 TFT(1654)는 다중 게이트 구조를 가지도록 만들어지고, 전류 제어 TFT(1655)는 게이트 전극와 오버랩핑하는 LDD가 제공된다. 다결정 실리콘을 이용하는 TFT는 높은 지향 속도를 가져서, 캐리어 주입등의 악화는 발생하기 쉽다. 따라서, 도 16에 도시된 바와 같이, 화소의 기능에 따른 다른 구조를 가지는 TFT(충분히 낮은 오프 전류를 가진 스위칭 TFt 및 핫 캐리어 주입에 저항하는 전류 제어 TFT)를 형성하는 것은 높은 신뢰성을 가지며 우수한 이미지 디스플레이가 이루어지는(높은 동작 성능) 디스플레이의 제조시 매우 효과적이다. 상기된 방식에서, 능동 매트릭스 구동 광 방사 장치가 완성된다.
[제 8 실시예]
본 발명을 실행함으로써 형성된 CMOS 회로 및 화소 부분은 능동 매트릭스 액정 디스플레이에 이용된다. 즉, 본 발명은 디스플레이 부에서 액정 디스플레이 장치와 집적된 모든 전자 장치에 실행된다.
상기 전자 장치로서, 비디오 카메라, 디지털 카메라, 프로젝터(후면형 또는 전면형), 헤드 장착 디스플레이(고글형 디스플레이), 퍼스널 컴퓨터, 휴대용 정보 단말기(이동 컴퓨터, 휴대용 전화 또는 전자 책) 등이 제시된다. 이들 실시예는 도 13a 내지 도 13f, 도 14a 내지 도 14d 및 도 15a 내지 도 15c에 도시된다.
도 13a는 메인 몸체(2001), 이미지 입력 부분(2002), 디스플레이 부분(2003) 및 키보드(2004)를 포함하는 퍼스널 컴퓨터를 도시한다.
도 13b는 메인 몸체(2101), 디스플레이 부분(2102), 음성 입력 부분(2103), 동작 스위치(2104), 배터리(2105) 및 이미지 수신 부분(2106)을 포함하는 비디오 카메라를 도시한다.
도 13c는 메인 몸체(2201), 카메라 부분(2202), 이미지 수신 부분(2203), 동작 스위치(2204) 및 디스플레이 부분(2205)를 포함하는 이동 컴퓨터를 도시한다.
도 13d는 메인 몸체(2301), 디스플레이 부분(2302) 및 아암 부분(2303)을 포함하는 고글형 디스플레이를 도시한다.
도 13e는 메인 몸체(2401), 디스플레이 부분(2402), 스피커 부분(2403), 레코드 매체(2402) 및 동작 스위치(2405)를 포함하는 프로그램이 기록된 기록 매체(이후, 기록 매체라 함)를 이용하는 플레이어를 도시한다. 플레이어는 DVD(다용도 디지털 디스크) 또는 기록 매체 같은 CD를 이용하고 음악, 영화를 즐기고 게임 또는 인터넷을 수행할 수 있다.
도 13f는 메인 몸체(2501), 디스플레이 부분(2502), 시야 접촉 부분(2503), 동작 스위치(2504) 및 이미지 수신 부분(도시되지 않음)을 포함하는 디지털 카메라를 도시한다.
도 14a는 투사 장치(2601) 및 스크린(2602)를 포함하는 전방형 프로젝터를 도시한다.
도 14b는 메인 몸체(2701), 투사 장치(2702), 미러(2703) 및 스크린(2704)을 포함하는 후방형 프로젝터를 도시한다.
게다가, 도 14c는 도 14a 및 도 14b의 투사 장치(2601 및 2702)의 구조 예를 도시하는 도면이다. 투사 장치(2601 또는 2702)는 광원 광학 시스템(2801), 미러(2802, 2804, 2806), 색정 미러(2803), 프리즘(2807), 액정 디스플레이 장치(2808), 위상 차 플레이트(2809) 및 투사 광학 시스템(2810)으로 이루어진다. 투사 광학 시스템(2810)은 투사 렌즈를 포함하는 광학 시스템에 의해 구성된다. 비록 실시예가 3개의 플레이트 형태를 도시하지만, 실시예는 거기에 한정되는 것이 아니라, 단일 플레이트 형태일 수 있다. 게다가, 상기 실시예를 실행하는 사람은 광학 렌즈 같은 광학 시스템, 편광 기능을 가진 막, 위상 차를 조절하기 위한 막 또는 도 14c의 화살표 마크에 의해 도시된 광학 경로의 IR 막을 제공할 수 있다.
게다가, 도 14d는 도 14c의 광원광학 시스템(2801)의 구조의 예를 도시하는 도면이다. 실시예에 따라, 광원 광학 시스템(2801)은 반사기(2811), 광원(2812), 렌즈 어레이(2813 및 2814), 편광 전환 원소(2815) 및 포커싱 렌즈(2816)에 의해 구성된다. 게다가, 도 14d에 도시된 광원 광학 시스템은 일실시예이고 상기 실시예로 제한되지 않는다. 예를 들어, 상기 실시예를 실행하는 사람은 광학 렌즈같은 광학 시스템, 편광 기능을 가진 막, 위상 차를 조절하기 위한 막 또는 광원 광학 시스템에서 IR 막을 제공한다.
그러나, 도 14에 도시된 프로젝터에 따라, 전송형 액정 디스플레이 장치를 이용하는 경우가 도시되고 반사형 액정 디스플레이 장치를 적용하는 실시예는 도시되지 않는다.
도 15a는 디스플레이 패널(3001), 동작 패널(3002)를 포함하는 휴대용 전화를 도시한다. 디스플레이 패널(3001) 및 동작 패널(3002)은 접속 부분(3003)에서 서로 접속된다. 접속 패널(3003)에서, 디스플레이 패널(3001)의 디스플레이 부분(3004)에 제공된 면 및 동작 패널(3002)의 동작 키(3006)에 제공된 면의 각도(θ)는 임의적으로 변화될 수 있다. 게다가, 음성 출력 부분(3005), 동작 키(3006), 전력 소스 스위치(3007) 및 음성 입력 부분(3008)은 포함될 수 있다.
도 15b는 메인 몸체(3001), 디스플레이 부분(3002 및 3003), 기록 매체(3004), 동작 스위치(3005), 및 안테나(3006)를 포함하는 휴대용 북(전자 책)을 도시한다.
도 15c는 메인 몸체(3101), 지지 베이스(3102) 및 디스플레이 부분(3103)을 포함하는 디스플레이를 도시한다. 본 발명에 따른 디스플레이는 큰 스크린 형성의 경우 특히 유리하고 10 인치 또는 그 이상(바람직하게, 30 인치 또는 그 이상)의 다이어고날 길이를 가진 디스플레이에 바람직하다.
상기된 바와 같이, 본 발명의 적용 범위는 모든 분야의 전자 장치에 응용가능하다. 본 발명의 전자 장치는 실시예 모드 및 실시예 1 내지 6과 자유롭게 결합됨으로써 실행될 수 있다.
본 발명을 이용함으로써, 비록 높은 전력 소비를 가진 전기 노가 이용되지 않을지라도, 다수의 TFT 기판은 큰 유리 기판으로부터 효과적으로 제조될 수 있다. 큰 결정 그레인 직경을 가진 우수한 결정질의 반도체 막은 촉매 원소가 첨가된 후 PPTA 장치로 가열처리함으로써 얻어질 수 있다. 게다가, 얻어진 결정질 반도체 막에 남아있는 촉매 원소는 PPTA 장치에 의해 게터링된다.
상기된 PPTA 장치에 의해 기술된 바와 같은 PPAT 장치를 이용함으로써 제조된 우수한 결정질 반도체 막이 TFT의 능동층에 이용될 수 있기 때문에, 높은 신뢰성을 가진 TFT 및 TFT를 이용하는 반도체 장치가 얻어질 수 있다.

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  6. 반도체 장치를 제조하는 방법에 있어서,
    기판 위에 비정질 반도체 막을 형성하는 단계,
    상기 비정질 반도체 막에 촉매 원소를 첨가하는 단계,
    결정질 반도체 막을 형성하기 위하여 상기 비정질 반도체 막을 가열하는 단계,
    상기 결정질 반도체 막에 불순물 원소를 첨가하는 단계, 및
    광원을 제어함으로써 상기 결정질 반도체 막에 펄스 광을 조사하는 단계를 포함하고,
    상기 촉매 원소는 상기 펄스 광을 조사함으로써 게터링(gettering)되고,
    유리 스트레인 포인트를 초과하는 온도의 연속적인 유지 시간이 상기 조사 단계에서 20초 이하이고,
    상기 광원의 가장 높은 세기의 유지 시간이 상기 조사 단계에서 1 내지 5초이며,
    냉각제로서 질소 기체, 불활성 기체 및 액체로 이루어진 그룹으로부터 선택된 적어도 하나를 이용하는 냉각이 상기 조사 단계에서 동시에 수행되는, 반도체 제조 방법.
  7. 반도체 장치를 제조하는 방법에 있어서,
    기판 위에 비정질 반도체 막을 형성하는 단계,
    상기 비정질 반도체 막에 촉매 원소를 첨가하는 단계,
    결정질 반도체 막을 형성하기 위하여 상기 비정질 반도체 막을 가열하는 단계,
    상기 결정질 반도체 막에 불순물 원소를 첨가하는 단계, 및
    광원을 제어함으로써 상기 결정질 반도체 막에 펄스 광을 조사하는 단계를 포함하고,
    상기 촉매 원소는 상기 펄스 광을 조사함으로써 게터링되고,
    상기 광원의 광 방사 시간이 1 내지 40초의 범위이고,
    유리 스트레인 포인트를 초과하는 온도의 연속적인 유지 시간이 상기 조사 단계에서 20초 이하이고,
    상기 광원의 가장 높은 세기의 유지 시간이 상기 조사 단계에서 1 내지 5초이며,
    냉각제로서 질소 기체, 불활성 기체 및 액체로 이루어진 그룹으로부터 선택된 적어도 하나를 이용하는 냉각이 상기 조사 단계에서 동시에 수행되는, 반도체 장치 제조 방법.
  8. 제 6 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 적어도 하나의 원소를 포함하는, 반도체 장치 제조 방법.
  9. 제 6 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 적어도 하나의 제 1 원소 및 주기율표의 13족으로부터 선택된 적어도 하나의 제 2 원소를 포함하는, 반도체 장치 제조 방법.
  10. 제 6 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 적어도 하나의 제 1 원소, 주기율표의 13족으로부터 선택된 적어도 하나의 제 2 원소, 및 주기율표의 18족으로부터 선택된 적어도 하나의 제 3 원소를 포함하는, 반도체 장치 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 2 원소의 농도가 상기 제 1 원소의 농도의 1/100 내지 100 배만큼 높은, 반도체 장치 제조 방법.
  12. 반도체 장치를 제조하는 방법에 있어서,
    기판 위에 제 1 비정질 반도체 막을 형성하는 단계,
    상기 제 1 비정질 반도체 막에 촉매 원소를 첨가하는 단계,
    결정질 반도체 막을 형성하기 위하여 상기 제 1 비정질 반도체 막을 가열하는 단계,
    상기 결정질 반도체 막 상에 제 2 비정질 반도체 막을 형성하는 단계,
    상기 제 2 비정질 반도체 막에 불순물 원소를 첨가하는 단계, 및
    상기 결정질 반도체 막에 펄스 광을 조사하도록 광원을 제어함으로써 상기 제 2 비정질 반도체 막에 상기 촉매 원소를 게터링하는 단계를 포함하고,
    유리 스트레인 포인트를 초과하는 온도의 연속적인 유지 시간이 상기 게터링 단계에서 20초 이하이고,
    상기 광원의 가장 높은 세기의 유지 시간이 상기 게터링 단계에서 1 내지 5초이며,
    냉각제로서 질소 기체, 불활성 기체 및 액체로 이루어진 그룹으로부터 선택된 적어도 하나를 이용하는 냉각이 상기 게터링 단계에서 동시에 수행되는, 반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 불순물 원소는 주기율표의 18족으로부터 선택된 제 3 원소를 포함하는, 반도체 장치 제조 방법.
  14. 제 12 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 제 1 원소, 주기율표의 13족으로부터 선택된 제 2 원소 및 주기율표의 18족으로부터 선택된 제 3 원소를 포함하는, 반도체 장치 제조 방법.
  15. 제 6 항 또는 제 7 항에 있어서,
    처리실의 내부가 진공되고, 상기 처리실에서의 압력은 상기 조사 단계시 26.6Pa 이하인, 반도체 장치 제조 방법.
  16. 제 6 항 또는 제 7 항에 있어서,
    처리실 내의 분위기는 2ppm 이하의 농도의 산소를 포함하는, 반도체 장치 제조 방법.
  17. 제 8 항에 있어서,
    상기 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  18. 제 9 항에 있어서,
    상기 제 2 원소는 B, Al, Ga, In 및 Tl로부터 선택되는, 반도체 장치 제조 방법.
  19. 제 10 항에 있어서,
    상기 제 3 원소는 Ar, Kr 및 Xe로부터 선택되는, 반도체 장치 제조 방법.
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  35. 제 6 항, 제 7 항, 또는 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 비디오 카메라, 디지털 카메라, 전방형 프로젝터, 후방형 프로젝터, 헤드 장착 디스플레이(고글형 디스플레이), 퍼스널 컴퓨터, 휴대용 정보 단말기, 휴대용 전화 또는 전자 책으로 이루어진 그룹으로부터 선택된 하나인, 반도체 장치 제조 방법.
  36. 제 10 항에 있어서,
    상기 제 2 원소의 농도는 상기 제 1 원소의 농도의 1/100 내지 100 배만큼 높은, 반도체 장치 제조 방법.
  37. 제 9 항에 있어서,
    상기 제 1 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  38. 제 10 항에 있어서,
    상기 제 1 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  39. 제 10 항에 있어서,
    상기 제 2 원소는 B, Al, Ga, In 및 Tl로부터 선택되는, 반도체 장치 제조 방법.
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  41. 삭제
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  43. 제 6 항 또는 제 7 항에 있어서,
    상기 조사 단계에서 상기 결정질 반도체 막의 부근이 질소(N2) 분위기, 불활성 기체 분위기, 수소(H2) 분위기 및 환원성 기체 분위기로 이루어진 그룹으로부터 선택된 적어도 하나에 있는, 반도체 장치 제조 방법.
  44. 제 6 항 또는 제 7 항에 있어서,
    상기 광원은 적외선 광 및 자외선 광으로 이루어진 그룹으로부터 선택된 적어도 하나를 방사하기 위한 광원인, 반도체 장치 제조 방법.
  45. 제 6 항 또는 제 7 항에 있어서,
    할로겐 램프, 금속 할로겐화 램프, 크세논 아크 램프 및 감압 수은 램프로 이루어진 그룹으로부터 선택된 적어도 하나가 상기 광원으로서 이용되는, 반도체 장치 제조 방법.
  46. 제 6 항 또는 제 7 항에 있어서,
    상기 광원은 상기 기판의 전면측, 상기 기판의 후면측, 또는 상기 기판의 상기 후면측 및 상기 전면측을 조사하는, 반도체 장치 제조 방법.
  47. 제 6 항 또는 제 7 항에 있어서,
    상기 촉매 원소는 Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는, 반도체 장치 제조 방법.
  48. 제 7 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 적어도 하나의 원소를 포함하는, 반도체 장치 제조 방법.
  49. 제 7 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 적어도 하나의 제 1 원소 및 주기율표의 13족으로부터 선택된 적어도 하나의 제 2 원소를 포함하는, 반도체 장치 제조 방법.
  50. 제 7 항에 있어서,
    상기 불순물 원소는 주기율표의 15족으로부터 선택된 적어도 하나의 제 1 원소, 주기율표의 13족으로부터 선택된 적어도 하나의 제 2 원소, 및 주기율표의 18족으로부터 선택된 적어도 하나의 제 3 원소를 포함하는, 반도체 장치 제조 방법.
  51. 제 49 항에 있어서,
    상기 제 2 원소의 농도는 상기 제 1 원소의 농도의 1/100 내지 100 배만큼 높은, 반도체 장치 제조 방법.
  52. 제 50 항에 있어서,
    상기 제 2 원소의 농도는 상기 제 1 원소의 농도의 1/100 내지 100 배만큼 높은, 반도체 장치 제조 방법.
  53. 제 48 항에 있어서,
    상기 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  54. 제 49 항에 있어서,
    상기 제 1 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  55. 제 50 항에 있어서,
    상기 제 1 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  56. 제 49 항에 있어서,
    상기 제 2 원소는 B, Al, Ga, In 및 Tl로부터 선택되는, 반도체 장치 제조 방법.
  57. 제 50 항에 있어서,
    상기 제 2 원소는 B, Al, Ga, In 및 Tl로부터 선택되는, 반도체 장치 제조 방법.
  58. 제 50 항에 있어서,
    상기 제 3 원소는 Ar, Kr 및 Xe로부터 선택되는, 반도체 장치 제조 방법.
  59. 제 12 항에 있어서,
    처리실의 내부가 진공되고, 상기 처리실에서의 압력은 상기 게터링 단계시 26.6 Pa 이하인, 반도체 장치 제조 방법.
  60. 제 12 항에 있어서,
    처리실의 분위기는 2ppm 이하의 농도로 산소를 포함하는, 반도체 장치 제조 방법.
  61. 제 14 항에 있어서,
    상기 제 1 원소는 N, P, As, Sb 및 Bi로부터 선택되는, 반도체 장치 제조 방법.
  62. 제 14 항에 있어서,
    상기 제 2 원소는 B, Al, Ga, In 및 Tl로부터 선택되는, 반도체 장치 제조 방법.
  63. 제 13 항 또는 제 14 항에 있어서,
    상기 제 3 원소는 Ar, Kr 및 Xe로부터 선택되는, 반도체 장치 제조 방법.
  64. 삭제
  65. 삭제
  66. 삭제
  67. 제 12 항에 있어서,
    상기 게터링 단계에서 상기 결정질 반도체 막의 부근이 질소(N2) 분위기, 불활성 기체 분위기, 수소(H2) 분위기 및 환원성 기체 분위기로 이루어진 그룹으로부터 선택된 적어도 하나에 있는, 반도체 장치 제조 방법.
  68. 제 12 항에 있어서,
    상기 광원은 적외선 광 및 자외선 광으로 이루어진 그룹으로부터 선택된 적어도 하나를 방사하기 위한 광원인, 반도체 장치 제조 방법.
  69. 제 12 항에 있어서,
    할로겐 램프, 금속 할로겐화 램프, 크세논 아크 램프 및 감압 수은 램프로 이루어진 그룹으로부터 선택된 적어도 하나가 상기 광원으로서 이용되는, 반도체 장치 제조 방법.
  70. 제 12 항에 있어서,
    상기 광원은 상기 기판의 전면측, 상기 기판의 후면측, 또는 상기 기판의 상기 후면측 및 상기 전면측을 조사하는, 반도체 장치 제조 방법.
  71. 제 12 항에 있어서,
    상기 촉매 원소는 Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는, 반도체 장치 제조 방법.
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