KR100530041B1 - 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법 - Google Patents
니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및이를 이용한 박막 트랜지스터의 제조방법 Download PDFInfo
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Abstract
본 발명은 금속유도 측면 결정화(MILC)방법을 이용하여 다결정 실리콘 박막 트랜지스터(TFT)를 형성할 때 금속에 다른 금속 또는 불순물을 첨가에 의해 MILC 속도를 향상시키며 다결정 실리콘 TFT의 특성을 개선할 수 있는 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및 이를 이용한 TFT의 제조방법에 관한 것이다.
본 발명은 절연기판 위에 비정질 실리콘을 형성하는 제1단계와, 상기 비정질 실리콘 상부의 금속유도 측면 결정화(MILC)를 실행할 제1영역을 제외한 나머지 영역에 Pd 또는 Co를 함유한 Ni 합금으로 이루어진 금속박막을 선택적으로 형성하는 제2단계와, 상기 제2단계에서 얻어진 기판을 저온에서 열처리하는 제3단계로 구성되어, 상기 금속박막과 접촉된 나머지 영역은 금속유도 결정화(MIC)에 의해 결정화되고, 상기 금속박막과 접촉되지 않은 제1영역은 금속유도 측면 결정화(MILC)에 의해 결정화되는 것을 특징으로 한다.
Description
본 발명은 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것으로, 특히 금속유도 측면 결정화(MILC)방법을 이용하여 다결정 실리콘 박막 트랜지스터(TFT)를 형성할 때 금속에 다른 금속 또는 불순물을 첨가에 의해 금속유도 측면 결정화 속도를 향상시키며 다결정 실리콘 박막 트랜지스터의 특성을 개선할 수 있는 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및 이를 이용한 박막 트랜지스터의 제조방법에 관한 것이다.
평판 디스플레이 장치 중 액정표시장치(LCD)는 관련 기술의 많은 발전으로 인하여 노트북 또는 데스크탑 컴퓨터나 벽걸이형 TV 등에 널리 사용되고 있다. 그 중에서 박막 트랜지스터(TFT)-LCD 방식에서는 화소 구동소자로서 비정질 실리콘을 결정화시킨 다결정 실리콘 TFT를 이용하고 있다.
이러한 다결정 실리콘 박막을 제조할 때 발생되는 어려움은 기판으로 사용되는 유리의 변형을 방지하기 위하여 유리기판이 변형되지 않고 견디는 온도와 시간 내에서 비정질 실리콘을 결정화시키는데 있다. 이를 극복하기 위한 방법에는 엑시머 레이저 어닐링(Exicimer Laser Annealing) 방법과 금속촉매를 이용한 금속유도 측면결정화(Metal Induced Lateral Crystallization; MILC) 방법 등이 있다.
먼저 ELA 방법은 유리기판의 손상이 없으며 TFT의 특성이 우수하지만 제조장비가 고가이며 결정화 균일도(crystallization uniformity)가 떨어진다는 단점을 가지고 있다.
MILC 방법은 비정질 실리콘의 결정화 온도를 500℃ 이하로 낮출 수 있고, 다른 결정화 방법에 비하여 장비와 공정이 간단하다는 장점을 가지고 있다. MILC 방법은 비정질 실리콘 박막의 표면이나 기판과의 계면에 부분적으로 Ni, Pd 등의 금속박막을 형성하고 500℃ 정도의 온도에서 열처리하여 금속이 형성된 부분과 그의 측면으로 결정화를 진행시키는 방법이다. 이러한 MILC를 이용하여 다결정 실리콘 TFT를 제작할 수 있는데 이때 500℃ 이하의 온도에서 우수한 전기적 특성을 갖는 소자를 제작할 수 있다.
MILC 방법을 사용한 TFT의 제조는 먼저 유리기판의 전면에 저온에서 제작하기 위해 저압 화학 증기 증착법에 의해 아일랜드(island) 형상의 비정질 실리콘 박막을 형성하고, 게이트 절연막과 게이트 전극을 형성한 뒤, 니켈로 이루어진 금속막을 소오스 영역과 드레인 영역을 포함하는 기판의 전면에 증착한 다음 열처리하여 비정질 실리콘 박막의 채널영역을 MILC에 의해 결정화시킨다.
상기와 같이 MILC에 의해 비정질 실리콘 박막을 결정화하면 비정질 실리콘과 금속 니켈사이의 실리사이드 반응을 이용하여 500℃ 이하의 저온에서 큰 결정립 크기의 우수한 다결정 실리콘 박막을 얻을 수 있고, MILC를 이용하여 박막 트랜지스터를 제작한 결과 우수한 특성의 트랜지스터 특성을 얻을 수 있었다.
상기한 MILC를 이용한 TFT 제조방법은 기판 위에 비정질 실리콘 박막을 전면 증착하고 결정화시킨 후에 게이트를 형성하는 방법보다 열처리 시간이 짧고, 채널영역만을 결정화시키는 방법이므로 불량률이 대폭 개선된다.
금속을 형성하지 않은 상태로 열처리에 의해 비정질 실리콘을 결정화하기 위해서는 600℃ 이상의 온도에서 약 30시간 이상의 열처리가 필요하다. 그러나, MILC 기술에 의하면 500℃에서 1.6μm/hr 이상의 결정화 속도를 보이므로 매우 유용한 결정화 방법이다. 또한 MILC 방법에 있어서 열처리 온도를 600℃ 이상으로 할 경우에는 측면 결정화의 진행속도가 온도에 따라 더욱 빠르게 진행되어 금속이 형성된 부분의 측면부분은 모두 MILC에 의해 결정화된다.
그러나 MILC 방법으로 제작되는 다결정 실리콘 박막 트랜지스터는 아직도 결정화를 위해 수 시간의 열처리가 필요로 하여 대량 생산시에 생산성이 떨어지며, 누설 전류값이 커 액정표시소자나 유기물 발광표시소자 등의 산업화 적용에 문제가 있었다.
한편, 본 발명자는 특허 제276378호를 통하여 금속유도 결정화(Metal Induced Crystallization; MIC)에 의해 결정화된 영역과 MILC에 의해 결정화된 영역의 경계를 채널영역 외부에 위치시킴으로서 채널영역과 소오스/드레인 영역의 정션 부분에서의 결정구조의 급격한 변화에 따른 트랩을 감소시킬 수 있는 박막 트랜지스터의 제조방법에 대하여 제안한 바 있다.
이 경우 비정질 실리콘층에 대한 결정화 촉진용 금속박막으로서 Ni, Pd, Ti, Au, Ag, Al, Sb 중 하나를 사용하는 것을 제시하고 있으나, 결정화 속도의 향상에 대하여는 특별하게 언급되어 있지 않다.
또한, 본 발명자는 특허 제303401호를 통하여 MILC에 의한 결정화를 수행할 때 빛을 이용한 연속공정 급속 열처리(RTA) 방법을 사용하여 기판의 크기에 제한되지 않고 대면적 투명 유리기판을 변형 없이 비정질 실리콘을 결정화시킬 수 있고 저온에서 결정화 균일도와 결정화 속도를 크게 개선할 수 있는 비정질 실리콘의 결정화 방법 및 선형 램프를 사용한 열처리 장치를 제시하면서 핵생성의 촉매역할을 하는 금속 박막으로서 Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Cu, Zn, Au, Ag 중에서 선택된 어느 하나와 이들의 합금 중에서 선택된 금속물질로 이루어지는 것을 제시하였다.
그러나, 상기 선행 특허는 주로 MILC와 RTA 방법을 결합시키는 데 특징이 있는 것으로 핵생성의 촉매역할을 하는 금속 박막 물질을 제시한 것은 선언적인 의미에서의 금속박막의 물질을 예시한 것이고, 상기한 금속물질들의 합금을 사용한 경우에 있어서는 결정화 속도 및 박막 트랜지스터 특성 등에 대한 고찰이 전혀 이루어지지 않았다.
상기 금속박막 물질로서 합금을 사용하여 MILC를 수행하는 경우 예를들어, Ni에 Al을 10at% 첨가한 Ni 합금을 사용하는 경우는 후술하는 바와 같이 오히려 누설 전류 값이 증가하는 경향을 보이고 있다. 따라서, 모든 합금 물질이 MILC를 통한 박막 트랜지스터의 특성을 바람직하게 유도하는 것은 아니다.
본 발명자는 이러한 상황을 고려하여 수많은 조합의 합금물질을 사용하여 MILC를 수행하고 박막 트랜지스터의 특성을 조사한 결과 일부의 합금에서는 기존의 단일 금속박막을 사용하는 경우보다 결정화 속도 및 박막 트랜지스터 특성의 개선이 이루어지는 것을 확인하고 본 발명을 완성하게 되었다.
따라서 본 발명은 이러한 종래기술의 문제점을 감안하여 안출된 것으로, 그 목적은 금속유도 측면 결정화(MILC)방법을 이용하여 다결정 실리콘 박막 트랜지스터(TFT)를 형성할 때 Ni에 Pd 또는 Co를 첨가한 Ni 합금물질을 핵생성 촉매로서 사용하여 비정질 실리콘에 대한 금속유도 측면 결정화(MILC) 속도를 향상시키며 다결정 실리콘 박막 트랜지스터의 특성을 개선할 수 있는 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및 이를 이용한 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 금속유도 측면 결정화(MILC)의 촉매로 니켈 합금을 적용함에 의해 비정질 실리콘에 대한 결정화 속도를 3배 이상 향상시켜 열처리 시간을 1/3 이상 단축시킴에 따라 생산성을 3배 이상 증가시킬 수 있고, 누설전류와 같은 트랜지스터의 성능 개선이 가능한 니켈 합금층을 이용한 다결정 실리콘 박막 형성방법 및 이를 이용한 박막 트랜지스터의 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 본 발명은 절연기판 위에 비정질 실리콘을 형성하고 이를 패턴닝하여 채널영역과 채널영역 양측에 제1 및 제2 영역을 포함하는 패턴을 형성하는 제1단계와, 상기 제1단계에서 얻어진 기판의 채널영역 상부에 게이트 절연막과 게이트 전극을 형성하는 제2단계와, 상기 제2단계에서 얻어진 기판의 전면에 Pd 또는 Co를 함유한 Ni 합금으로 이루어진 금속박막을 형성하는 제3단계와, 상기 제3단계에서 얻어진 기판에 불순물을 이온 주입하는 제4단계와, 상기 제4단계에서 얻어진 기판을 저온에서 열처리하는 제5단계로 구성되어, 상기 금속박막과 접촉된 제1 및 제2 영역은 금속유도 결정화(MIC)에 의해 결정화되고, 상기 금속박막과 접촉되지 않은 채널영역은 금속유도 측면 결정화(MILC)에 의해 결정화되는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
상기 제3단계에서 상기 금속박막이 Pd를 0.05 내지 50at% 범위로 함유한 Ni 합금으로 이루어지는 경우 MILC 결정화 속도가 크게 증가하며 박막 트랜지스터의 누설 전류값이 크게 감소한다.
또한, 상기 제3단계에서 상기 금속박막이 Co를 0.1 내지 30at% 범위로 함유한 Ni 합금으로 이루어지는 경우 박막 트랜지스터의 누설 전류값이 크게 감소한다.
상기 제3단계에서 금속박막은 Pd 또는 Co를 함유한 Ni 합금 원료를 이용한 증착방법, Pd 또는 Co와 Ni의 순금속 원소를 이용한 동시 스퍼터링(co-sputtering)방법, Pd 또는 Co와 Ni를 교대로 다층의 박막으로 증착하는 방법 중 어느 하나의 방법으로 형성될 수 있다.
이 경우 상기 금속박막은 0.1Å~10㎛ 범위의 두께로 형성되는 것이 바람직하다.
또한, 본 발명은 상기 제1 및 제2 영역과 채널영역 사이의 접합부에 대한 금속 오염을 감소시키기 위해 게이트로부터 간격을 갖도록 상기 금속박막을 패턴닝하여 제거하는 단계를 더 포함할 수 있다.
이 경우, 상기 금속박막은 하부 금속층(예를들어, Ni)과 상부 금속층(Pd 또는 Co)의 2층, 또는 그 반대로 형성되며, 상부 금속층은 하부 금속층보다 0.1~10㎛ 길이만큼 더 제거하는 것에 의해 MIC와 MILC 사이의 결정화 양상을 조절할 수 있다.
본 발명의 다른 특징에 따르면, 본 발명은 절연기판 위에 비정질 실리콘을 형성하는 제1단계와, 상기 비정질 실리콘 상부의 금속유도 측면 결정화(MILC)를 실행할 제1영역을 제외한 나머지 영역에 Pd 또는 Co를 함유한 Ni 합금으로 이루어진 금속박막을 선택적으로 형성하는 제2단계와, 상기 제2단계에서 얻어진 기판을 저온에서 열처리하는 제3단계로 구성되어, 상기 금속박막과 접촉된 나머지 영역은 금속유도 결정화(MIC)에 의해 결정화되고, 상기 금속박막과 접촉되지 않은 제1영역은 금속유도 측면 결정화(MILC)에 의해 결정화되는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 형성방법을 제공한다.
상기한 바와 같이 본 발명에서는 금속유도 측면 결정화의 촉매로 Pd, Co를 포함한 니켈 합금을 적용한 경우 결정화 속도가 3배 이상 향상되어 열처리 시간을 1/3이상 단축하는 것이 가능해지며 누설전류와 같은 트랜지스터의 성능 개선도 가능하다.
따라서 본 발명으로 인해 금속 유도 측면 결정화를 이용한 다결정 실리콘 박막 트랜지스터의 생산성이 3배 이상 증가하며 트랜지스터의 성능도 우수해져 액정표시장치 및 유기물 발광 표시장치 등에 적용이 가능하다.
(실시예)
이하에 상기한 본 발명을 바람직한 실시예가 도시된 첨부도면을 참고하여 더욱 상세하게 설명한다.
첨부된 도 1a 내지 도 1f는 본 발명에 따른 다결정 실리콘 박막 형성방법에 사용되는 Ni 합금 형성방법에 대한 다양한 방법을 보여주는 공정 단면도이다.
먼저 도 1a를 참고하면, 비정질 실리콘을 MILC에 의해 다결정 실리콘으로 결정화시키는 데 사용되는 Ni 합금을 형성하는 제1Ni 합금형성방법은 유리 기판(1) 전면에 저온에서 제작하기 위해 저압 화학 증기 증착법에 의해 비정질 실리콘 박막(2)을 주지된 방법으로 형성하고, Pd 또는 Co 중 1종 이상을 포함한 니켈 합금(Ni alloy)을 이용하여 Ni 합금으로 이루어진 금속박막(3)을 증착한 경우이다.
제2Ni 합금형성방법은 도 1b와 같이 비정질 실리콘 박막(2) 위에 분리된 각각의 Ni와, Co 또는 Pd의 순금속 원료로부터 동시 스퍼터링(co-sputtering)방법으로 니켈 합금 박막을 증착하여 Ni 합금을 이루어진 금속박막(3a)을 형성하는 방법이다.
제3Ni 합금형성방법은 도 1c와 같이 비정질 실리콘 박막(2) 위에 니켈과 다른 원소물질(Co,Pd)을 1nm 이하의 초박막으로 다수의 박막층(4a-4h)을 증착하여 결정화를 위한 열처리를 진행할 때 Ni 합금과 동일한 효과를 나타내는 다층구조의 금속박막(4)을 형성한 경우이다.
한편, 제4Ni 합금형성방법은 도 1d와 같이 비정질 실리콘 박막(2) 위에 각각의 Ni 박막층(5a)과, 상기 Ni 박막층 위에 Ni과 함께 Ni 합금이 이루어질 바라는 금속원소, 예를들어, Pd 또는 Co로 이루어진 금속원소층(5b)을 아일랜드 형태로 증착하거나, 이와 반대의 순서로 증착한 후 결정화를 위한 열처리를 진행할 때 Ni 합금이 형성되는 2층 구조의 금속박막(5)을 형성하는 것이다.
이와 같이 Ni 박막층(5a)과 피합금 금속원소층(5b)의 두 층으로 증착한 후 결정화를 위한 열처리가 진행되면, 두 층의 적층 순서 및 각 층의 막 두께에 따라 금속유도 결정화(MIC) 및 금속유도 측면 결정화(MILC)에 다른 영향을 미치게 되어 이를 사용하여 얻어지는 박막 트랜지스터의 특성도 변하게 된다.
도 1e에 도시된 제5Ni 합금형성방법은 제4Ni 합금형성방법과 유사하나 금속박막(5')의 두 층간에 증착 면적에 0.1㎛~10㎛ 정도의 길이 간격을 두어 형성한 후 결정화를 진행하는 것으로 예를들어, Ni 박막층(5a)의 상부에 형성되는 Pd 또는 Co로 이루어진 피합금 금속원소층(5b)의 폭을 Ni 박막층(5a) 보다 작게 하거나 또는 그 반대로 증착함으로써 결정화 시에 금속유도 결정화와 금속유도 측면 결정화 사이의 결정화 양상을 조절할 수도 있다.
끝으로 도 1f와 같이 비정질 실리콘 박막(2) 위에 Ni 박막층(6)을 형성하고, Ni 박막층(6)에 Pd나 Co와 같은 원소를 주입함으로써 Ni 합금을 이루어진 금속박막을 형성하는 방법이다.
상기 도 1a 내지 도 1f에 의해 형성되는 Ni 합금을 이루어진 금속박막은 0.1Å~10㎛ 범위의 두께로 형성되는 것이 바람직하다.
도 2a 내지 도 2f는 본 발명에 따른 니켈 합금층을 이용한 박막 트랜지스터(TFT)를 제작하는 공정을 보여주는 공정 단면도이다.
먼저, 도 2a와 같이 제품명 코닝(Corning) 1737인 유리 기판(1)에 저압 화학 증기 증착법(LPCVD)에 의해 1000Å의 비정질 실리콘을 증착한 뒤에 패턴닝에 의해 비정질 실리콘(2) 패턴을 형성한다.
이어서 기판의 전면에 도 2b와 같이 전자 자기 공명 플라즈마 유도 화학 증기 증착법(ECR-PECVD)에 의해 게이트 절연막으로 사용될 1000Å의 SiO2 막(11)을 증착한다. 이어서, 트랜지스터의 게이트 형성을 위해 스퍼터링 장치를 이용하여 1000Å의 Mo막(12)을 증착한다.
그후 도 2c와 같이 사진식각에 의해 게이트와 게이트 산화막을 패턴닝하기 위한 마스크를 형성하고 각각 SF6 가스를 이용한 건식식각법과 BHF 용액을 이용한 습식 식각법을 이용하여 게이트(14)와 게이트 산화막(13) 영역을 형성한다.
이어서, 도 2d와 같이 자기 정렬 구조에 의해 게이트 부분 바로 위에 금속유도 결정화(MIC)와 금속유도 측면 결정화(MILC)를 위한 니켈 합금 또는 불순물이 첨가된 니켈 합금층(30)을 도 1a 내지 도 1f의 방법에 따라 증착한다.
그후 이온 질량 도핑 장치에 의해 활성영역 형성을 위한 고농도 불순물을 주입한 뒤에 500℃에서 10시간 동안 열처리하면 도 2e와 같이 니켈 합금층(30)과 접촉되어 있는 비정질 실리콘(2) 부분에서는 MIC에 의해 결정화가 진행되어 소오스 영역(15) 및 드레인 영역(16)이 형성되고, 니켈 합금층(30)과 접촉되지 않는 게이트 산화막(13)의 하부에 위치한 비정질 실리콘(2) 부분에서는 MILC에 의해 결정화가 진행되어 채널영역(17)이 형성된다.
그후 니켈 합금층(30)을 제거하고, Al을 사용하여 소오스 전극(18), 드레인 전극(19) 및 게이트 전극(20)을 형성하면 도 2f에 도시된 박막 트랜지스터가 얻어진다.
본 발명에서는 비정질 실리콘을 결정화시키기 위한 니켈 합금층을 형성할 때 도 2d와 같이 니켈 합금층을 기판 전면에 형성하는 것 대신에 도 3a 내지 도 3c와 같은 니켈 합금층 패턴을 이용하여 결정화를 진행시킬 수 있다.
도 3a는 상기 도 2d와 유사한 일반적인 자기 정렬 방식의 금속 증착법을 나타내며, 도 3b는 소스와 드레인 접합부의 금속 오염을 감소시키기 위해 게이트(14)로부터 간격을 두어 니켈 합금층(30a)을 형성한 경우이다. 필요에 따라서는 도 3c와 같이 하부 금속층과 상부 금속층 간에 도 1e의 제5Ni 합금형성방법을 이용하여 소정의 간격을 두는 구조로 니켈 합금층(30b)을 적용할 수 도 있다.
이하여 상기와 같이 니켈 합금층을 이용하여 결정화 과정을 진행하여 제조된 박막 트랜지스터의 특성에 대하여 살펴본다.
먼저, 도 4에는 기존의 순수 니켈 증착법에 의한 금속유도 측면 결정화 속도와 니켈에 Pd 첨가에 의한 금속유도 측면 결정화 속도를 나타내었다. Pd 첨가에 의해 MILC 속도(rate)가 순수 니켈 증착에 따른 MILC 속도보다 3배 정도가 향상되는 효과를 보였다.
즉, Pd 첨가에 의해 금속유도측면 결정화가 빠르게 일어나는 것을 알 수 있다. Pd 5at% 첨가에도 결정화 속도는 1.9배정도 향상되며 0~5at% 사이에서 속도향상이 선형적인 관계를 따른다고 하면 0.05at%의 Pd를 첨가해도 결정화 속도량은 1%가 향상된다. 따라서 1% 이상의 금속유도 측면 결정화(MILC) 속도 향상을 위해서는 Pd를 0.05at% 이상 첨가해야 한다.
도 5는 Pd 첨가에 따른 p-형 트랜지스터에서 Vd=-10V일 때 게이트 전압-드레인 전류 특성 변화를 나타낸 그래프이며, 도 6a 내지 도 6d는 Pd 농도(concentration)에 대한 각 특성의 변화를 나타낸 그래프이다.
도 5에서 실선은 금속박막으로 순수 Ni을 사용한 특성 곡선이고, 점선은 각각 Pd가 5at%, 25at%, 50at%, 75at%, 100at% Ni에 첨가된 Ni 합금을 사용한 특성 곡선이다. 도 5에서 확연히 나타나는 바와 같이 Pd가 첨가된 경우는 누설 전류(게이트 전압이 양인 영역의 전류)는 순수 Ni의 경우보다 현저히 감소한다. 그러나 온-커런트(on-current)는 Pd 첨가량이 증가할수록 감소한다. Pd 농도에 따른 트랜지스터의 전기적 특성의 변화는 도6에 상세히 나타내었다.
도 6a는 Pd 농도 변화에 따른 트랜지스터의 서브 스레시홀드 슬로프(sub-threshold slope)의 변화, 도 6b는 Pd 농도 변화에 따른 트랜지스터의 이동도(mobility)의 변화, 도 6c는 Vd=-10V, Vg=-20V일 때 Pd 농도 변화에 따른 트랜지스터의 온-커런트(on- current) 특성 변화, 도 6d는 Vd=-10V, Vg=15V일 때 Pd 농도 변화에 따른 트랜지스터의 누설전류(leakage current) 특성 변화를 나타낸 그래프이다.
먼저, 도 6d를 참고하면 Pd 첨가 시 누설 전류값은 5at% 정도 미량의 Pd 첨가에도 절반 이하로 대폭 감소하였고 그 이상의 Pd 첨가에 의해서도 감소량이 크게 증가하지는 않았다. 반면 Pd가 5%를 초과하여 첨가된 경우 도 6a의 서브 스레시홀드 슬로프(sub-threshold slope), 도 6b의 이동도(mobility), 및 도 6c의 온-커런트(on- current) 특성은 악화되었다. 특히 50% 이상 초과하여 첨가된 경우 이동도가 약 ~1정도로 거의 비정질 실리콘의 이동도(mobility)값과 비슷했다. 이는 결정화의 의미가 없어짐을 의미한다. 따라서 Pd 첨가량은 50% 미만으로 제한되어야한다.
따라서, Ni 합금층을 이용한 MILC를 수행할 때 바람직한 Pd 첨가량의 범위는 0.05~50at%로 설정되며, 본 발명에서는 미량의 Pd 첨가에 의해 금속유도 측면 결정화 속도가 1% 이상 향상되면서 TFT의 누설전류가 감소하며, 결정화 속도가 향상되는 개선 효과를 얻을 수 있었다.
도 7은 Ni-20at%Co 합금을 이용한 MILC를 진행하여 p-형 박막 트랜지스터를 제조하고, 제조된 박막 트랜지스터의 전달특성 곡선의 변화를 나타낸 그래프로서, 실선은 20at% Co 첨가 Ni 합금을 이용한 트랜지스터의 특성 그래프이고, 점선은 순수 Ni 금속박막을 이용한 트랜지스터의 특성 그래프로서, 드레인 전압(Vd)=-10.1V일 때 게이트 전압-드레인 전류의 변화를 측정하였다.
도 7과 같이 순수 니켈 증착에 의해 제작된 금속유도 측면 결정화에 의한 다결정 실리콘 박막 트랜지스터의 특성과 Ni에 Co을 20at% 첨가한 Ni 합금을 이용하여 제작한 트랜지스터의 특성을 비교하면, 드레인 전압이 -10V인 경우 트랜지스터의 최소 누설 전류는 순수한 니켈을 이용한 경우 9.3×0-10A 인데 반해 Co를 첨가하여 결정화된 실리콘 박막 트랜지스터의 경우 3.25×0-10A 정도로 약 1/3정도 수준으로 낮아지는 효과가 나타났다.
도 8a 및 도 8b는 각각 Co 농도에 따른 p-형 및 n-형 다결정 실리콘 TFT의 최소 누설 전류 특성의 변화를 나타내는 그래프로서, p-형 TFT인 경우 Vd=-10.1V, n-형 TFT인 경우는 Vd=10.1V에서 누설전류 특성을 측정하였다.
도 8a 및 도 8b를 참고하면, p-형 및 n-형 트랜지스터에서 모두 Co 첨가량이 증가할수록 최소 누설 전류가 감소하는 경향을 나타냈으며 그 효과는 20at% 정도에서 포화되었다.
만일 최소 누설전류의 감소가 0~5%까지 선형적으로 변한다고 가정하면 Co 5at% 첨가 시에는 누설전류가 56% 감소한 것이며, Co 1at% 첨가시는 누설전류가 11%, Co 0.1at% 첨가시에는 누설전류가 1.1% 감소한다는 것을 알 수 있다.
한편, Co 첨가 시 금속유도 측면 결정화 속도를 측정한 결과 도 9와 같이 Co 첨가량이 증가함에 따라 금속유도 측면 결정화 속도는 감소하는 효과가 나타나 30at% 이상의 Co 첨가 시 금속유도 측면 결정화가 거의 안 일어나는 현상이 나타났다.
따라서 Co첨가에 의해 누설전류의 감소 효과를 1% 이상 얻기 위해서는 0.1at% 이상의 Co를 첨가해야하며 금속유도 측면 결정화가 이루어져야 하므로 Co 첨가량은 30at% 이하로 제한되어야 한다.
한편, 도 10은 Al을 10at% 첨가한 Ni 합금을 이용한 금속유도 측면 결정화한 n-형 TFT의 전달특성을 나타낸 것으로, Vd=-10.1V인 경우에 게이트 전압-드레인 전류의 변화를 측정하였다.
도 10에서 점선의 경우는 순수 Ni 금속박막을 이용한 경우이고, 실선의 경우가 Al 10at% 첨가 시의 전류-전압 곡선이다. 이 경우는 상기한 Co, Pd를 첨가하는 경우와는 달리 오히려 누설 전류값이 증가하는 경향을 보임을 알 수 있다. 따라서 TFT 누설전류의 감소 효과는 모든 금속 원소에서 나타나는 것이 아니라 Pd, Co와 같은 특정 원소의 첨가에 의해서만 가능함을 알 수 있다.
상기한 바와 같이 본 발명에 있어서는 금속유도 측면 결정화의 촉매로 Pd, Co를 포함한 니켈 합금을 적용한 경우 결정화 속도가 3배 이상 향상되어 열처리 시간을 1/3이상 단축하는 것이 가능해지며 누설전류와 같은 트랜지스터의 성능 개선도 가능하다.
따라서 본 발명으로 인해 금속 유도 측면 결정화를 이용한 다결정 실리콘 박막 트랜지스터의 생산성이 3배 이상 증가하며 트랜지스터의 성능도 우수해져 액정표시장치 및 유기물 발광 표시장치 등에 적용이 가능하다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1f는 본 발명에 따른 다결정 실리콘 박막 형성방법에 사용되는 Ni 합금 증착방법에 대한 다양한 방법을 보여주는 공정 단면도,
도 2a 내지 도 2f는 본 발명에 따른 니켈 합금층을 이용한 박막 트랜지스터(TFT)를 제작하는 공정을 보여주는 공정 단면도,
도 3은 본 발명에 따른 니켈 합금층을 이용한 박막 트랜지스터를 제작시에 니켈 합금층을 형성하는 방법을 보여주는 다양한 공정 단면도,
도 4는 Pd 첨가 니켈 합금층을 이용하여 금속유도 측면 결정화(MILC)를 실행할 때 Pd 농도에 따른 결정화 속도의 변화를 나타내는 그래프,
도 5는 Pd 농도에 따른 p-형 TFT 전달특성 곡선의 변화를 나타내는 그래프,
도 6a 내지 도 6d는 Pd 농도에 따른 p-형 TFT 특성의 변화를 나타내는 그래프,
도 7은 Co 농도에 따른 p-형 TFT 전달특성 곡선의 변화를 나타내는 그래프,
도 8a 및 도 8b는 각각 Co 농도에 따른 p-형 및 n-형 다결정 실리콘 TFT의 최소 누설 전류 특성의 변화를 나타내는 그래프,
도 9는 Co 농도에 따른 금속유도 측면 결정화 속도의 변화를 나타내는 그래프,
도 10은 Al을 10at% 첨가한 Ni 합금을 이용하여 금속유도 측면 결정화한 n-형 TFT의 전달특성을 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호설명 *
1 ; 유리기판 2 ; 비정질 실리콘
3,3a,4,5,5' ; 금속박막 4a-4h ; 박막층
5a,6 ; Ni 박막층 5b ; 금속원소층
11 ; SiO2막 12 ; Mo막
13 ; 게이트 산화막 14 ; 게이트
15 ; 소오스 영역 16 ; 드레인 영역
17 ; 채널영역 18 ; 소오스 전극
19 ; 드레인 전극 20 ; 게이트 전극
30,30a,30b ; Ni 합금층
Claims (8)
- 절연기판 위에 비정질 실리콘을 형성하고 이를 패터닝하여 채널영역과 채널영역 양측에 제1 및 제2 영역을 포함하는 패턴을 형성하는 제1단계와,상기 제1단계에서 얻어진 기판의 채널영역 상부에 게이트 절연막과 게이트 전극을 형성하는 제2단계와,상기 제2단계에서 얻어진 기판의 전면에 결정화를 위한 핵생성 촉매로 사용되는 금속박막을 형성하는 제3단계와,상기 제3단계에서 얻어진 기판에 불순물을 이온 주입하는 제4단계와,상기 제4단계에서 얻어진 기판을 저온에서 열처리하는 제5단계로 구성되어,상기 금속박막과 접촉된 제1 및 제2 영역은 금속유도 결정화(MIC)에 의해 결정화되고, 상기 금속박막과 접촉되지 않은 채널영역은 금속유도 측면 결정화(MILC)에 의해 결정화되는 다결정 실리콘 박막 트랜지스터의 제조방법에 있어서,상기 금속박막은 Pd 또는 Co를 함유한 Ni 합금으로 이루어진 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제3단계에서 상기 금속박막은 Pd를 0.05 내지 50at% 범위로 함유한 Ni 합금으로 이루어지는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제3단계에서 상기 금속박막은 Co를 0.1 내지 30at% 범위로 함유한 Ni 합금으로 이루어지는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제3단계에서 금속박막은 Pd 또는 Co를 함유한 Ni 합금 원료를 이용한 증착방법, Pd 또는 Co와 Ni의 순금속 원소를 이용한 동시 스퍼터링(co-sputtering)방법, Pd 또는 Co와 Ni를 교대로 다층의 박막으로 증착하는 방법 중 어느 하나의 방법으로 형성되는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 금속박막은 0.1Å~10㎛ 범위의 두께로 형성되는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 및 제2 영역과 채널영역 사이의 접합부에 대한 금속 오염을 감소시키기 위해 게이트로부터 간격을 갖도록 상기 금속박막을 패턴닝하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 금속박막은 하부 금속층과 상부 금속층의 2층으로 형성되며, 상부 금속층은 하부 금속층보다 소정의 길이만큼 더 제거되는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 트랜지스터의 제조방법.
- 절연기판 위에 비정질 실리콘을 형성하는 제1단계와,상기 비정질 실리콘 상부의 금속유도 측면 결정화(MILC)를 실행할 제1영역을 제외한 나머지 영역에 Pd 또는 Co를 함유한 Ni 합금으로 이루어진 금속박막을 선택적으로 형성하는 제2단계와,상기 제2단계에서 얻어진 기판을 저온에서 열처리하는 제3단계로 구성되어,상기 금속박막과 접촉된 나머지 영역은 금속유도 결정화(MIC)에 의해 결정화되고, 상기 금속박막과 접촉되지 않은 제1영역은 금속유도 측면 결정화(MILC)에 의해 결정화되는 것을 특징으로 하는 Ni 합금층을 이용한 다결정 실리콘 박막 형성방법.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125926A (ja) * | 1996-10-15 | 1998-05-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH1154760A (ja) * | 1997-07-30 | 1999-02-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR19990039331A (ko) * | 1997-11-12 | 1999-06-05 | 주승기 | 박막트랜지스터 및 그 제조방법 |
| KR20000040728A (ko) * | 1998-12-19 | 2000-07-05 | 구본준 | 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터제조방법 |
| KR20020043116A (ko) * | 2000-12-01 | 2002-06-08 | 주승기 | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
-
2003
- 2003-03-28 KR KR10-2003-0019433A patent/KR100530041B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125926A (ja) * | 1996-10-15 | 1998-05-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH1154760A (ja) * | 1997-07-30 | 1999-02-26 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| KR19990039331A (ko) * | 1997-11-12 | 1999-06-05 | 주승기 | 박막트랜지스터 및 그 제조방법 |
| KR20000040728A (ko) * | 1998-12-19 | 2000-07-05 | 구본준 | 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터제조방법 |
| KR20020043116A (ko) * | 2000-12-01 | 2002-06-08 | 주승기 | 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 |
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