KR20020043116A - 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 - Google Patents

결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 결정화 유도 금속에 의하여 결정화된 실리콘 활성층 및 게이트 전극을 포함하고 상기 활성층에 LDD 영역 또는 오프셋 접합부(offset junction)가 형성된 박막 트랜지스터(TFT)를 제조하는 방법에 있어서, 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위하여 사용되는 마스크를 사용하여 상기 결정화 유도 금속을 상기 게이트 전극으로부터 오프셋 시키는 박막 트랜지스터 제조 방법에 관한 것이다. 본 발명의 방법을 이용하여 박막트랜지스터를 제작하면 별도의 포토레지스트 공정 없이 금속 오프셋 영역을 형성하는 동시에 금속 오프셋 영역을 저농도로 도핑하여 LDD 영역을 형성할 수 있다. 따라서, 본 발명의 방법 의해 제작된 트랜지스터는 오프 상태에서는 누설 전류가 작고, 온 상태에서는 전기적 특성이 안정화된 특성을 갖는다.

Description

결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR INCLUDING A CRYSTALLINE SILICONE ACTIVE LAYER}
본 발명은 액정 디스플레이 장치(Liquid Crystal Display; LCD), 유기발광 다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용되는 박막트랜지스터(Thin Film Transistor; TFT)에 관한 것으로서 특히 박막트랜지스터의 소스, 드레인 및 채널을 형성하는 활성층(active layer)이 결정질 실리콘(crystalline silicone)으로 형성된 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다. 그러나 CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다. 이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 결정질실리콘층으로 결정화하는 기술이 사용되고 있다.
박막 트랜지스터의 비정질 실리콘층을 결정질실리콘층으로 결정화시키기 위하여 여러가지 방법이 제안되었다. 고체상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘층을 기판을 형성하는 물질인 유리의 변형 온도인 600oC 이하의 온도에서 수시간 내지 수십시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600oC 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다. 엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200oC 정도의 저온에서도 비정질 실리콘이 결정질실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조하였을 경우에 박막트랜지스터의 활성층을 구성하는 결정질실리콘 내에 금속이 잔류하여 특히 박막트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다. 최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다. (S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조) 이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 형상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300oC내지 500oC의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
도1a 내지 도1d는 MIC 및 MILC 현상을 이용하여 TFT를 구성하는 실리콘층을결정화시키는 종래 기술의 공정을 도시하는 단면도이다. 도1a와 같이 비정질 실리콘층(11)이 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(10)상에 형성되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 활성층(11)이 형성된다. 게이트 절연층(12) 및 게이트 전극(13)이 통상의 방법을 사용하여 활성층(11) 위에 형성된다. 도1b와 같이 게이트 전극(13)을 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층에 소스 영역(11S), 채널 영역(11C) 및 드레인 영역(11D)을 형성한다. 도1c에서 보는 바와 같이 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역이 덮이도록 포토리지스트(14)를 형성하고 기판 및 포토리지스트 표면 전체에 금속층(15)을 증착시킨다. 도1d에서 보는 바와 같이 포토리지스트를 제거하고 기판 전체를 300oC 내지 500oC의 온도에서 어닐링하여 잔류된 금속층(15) 바로 아래의 소스 및 드레인 영역(16)은 MIC 현상에 의하여 결정화 되고 금속층이 덮혀 있지 않은(metal-offset) 소스 및 드레인 영역의 부분과 게이트 전극 아래의 채널 영역(17)은 잔류된 금속층(15)으로부터 유도되는 MILC 현상에 의하여 결정화가 유도된다.
도1a 내지 도1d에 도시된 기술에서 포토리지스트를 게이트 전극 양측의 소스 및 드레인 영역까지 덮도록 형성하는 이유는 채널 영역과 소스, 게이트 영역의 경계면까지 금속층이 형성되는 경우에 이들 경계면과 채널 영역(11C) 내에 MIC 현상에 의하여 유입된 금속 성분이 잔류하여 채널 영역의 전류 누설과 동작 특성을 저하시키는 문제가 발생하기 때문이다. 채널 영역을 제외한 소스 및 드레인 영역은잔류 금속 성분에 의하여 동작에 큰 지장을 받지 않으므로 채널 영역에서 약 0.01-5??m 이상 떨어진 소스 및 드레인 영역은 MIC 현상에 의하여 결정화시키고 채널영역 및 채널 주변 영역에 대하여만 MILC 현상에 의한 결정화를 유도하여 결정화 시간을 단축시킨다. 그러나 도1a 내지 도1d에 도시된 기술을 사용하는 경우에는 일반적인 TFT 제조 공정에 포토리지스트층을 형성하고 이를 패터닝하고 제거하는 공정이 추가되는 문제가 있다.
도2는 고상결정화를 사용하여 결정질실리콘 박막트랜지스터를 제조하는 공정을 나타낸 단면도이며, LDD(Lightly Doped Drain)영역을 만드는 공정을 포함하고 있다. 드레인 영역에 LDD 영역을 형성하면 트랜지스터의 오프 전류(off-current)를 줄일 수 있고, 다른 전기적 특성을 안정화시킬 수 있다. 도2a에 도시한 것과 같이 활성층 영역(21)을 패터닝한 후에 고상열처리를 위하여 고온에서 장시간 열처리를 한다. 이 경우 기판은 고온에서 버틸 수 있는 석영을 사용한다. 그 위에 LDD영역 형성을 위하여 게이트절연막(22)과 하부게이트전극(23)과 상부게이트전극(24)을 도 2b와 같이 형성한다. 그 다음에 이온 도핑을 두 단계로 진행한다. 처음에는 고농도 도핑을 하여 소스영역(21S)과 드레인 영역(21D)을 형성한다.(도 2c) 이 후 상부게이트전극을 제거하고 저농도로 도핑하여 LDD영역(21LDD)을 형성한다.(도 2d) 종래의 방법으로 덮개막과 금속 배선을 형성하면 LDD영역을 갖는 박막 트랜지스터를 형성할 수 있다. 도 2와 같이 LDD영역을 두는 경우에는 상기한 바와 같이 Off-current를 줄일 수 있고, 다른 전기적 특성을 안정화시킬 수 있다. 따라서, 도 1에 나타낸 MIC 및 MILC 현상을 이용하여 TFT를 구성하는 경우에도 LDD영역을 형성할 필요가 있다.
본 발명은 MIC 및 MILC 현상을 이용한 종래의 TFT제조 방법에 도1의 공정과 같이 별도의 포토리지스트 층을 형성하고 제거하는 공정을 요구하지 않으면서 LDD영역을 형성시키고, 채널 영역에 MIC에 의한 금속 성분이 잔류하지 않는 TFT제조 방법을 제공함을 목적으로 한다.
또한, 본 발명은 LDD영역을 형성시키는 방법에서 저농도 도핑을 생략하여 Offset junction을 형성하고, 별도의 포토리지스트 층을 형성하고 제거하는 공정을 요구하지 않으면서 채널 영역에 MIC에 의한 금속 성분이 잔류하지 않는 TFT제조 방법을 제공함을 목적으로 한다.
도1a 내지 도1d는 MILC 현상을 이용하여 결정질실리콘 박막트랜지스터를 제조하는 종래 기술을 도시하는 도면.
도2a 내지 도2e는 LDD 영역을 갖는 결정질실리콘 박막트랜지스터를 제조하는 다른 종래 기술을 도시하는 도면.
도3a 내지 도3f는 본 발명의 다른 실시예에 따라 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도4a 내지 도4f는 본 발명의 또 다른 실시예에 따라 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도5a 내지 도5e는 본 발명의 또 다른 실시예에 따라 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도6a 내지 도6e는 본 발명의 또 다른 실시예에 따라 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도7a 내지 도7g는 본 발명의 또 다른 실시예에 따라 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
도8a 내지 도8d는 본 발명의 또 다른 실시예에 따라 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 단면도.
이하에서는 첨부된 도면을 참조하여 본 발명의 구체적 실시예를 설명한다.
도3a 내지 도3f는 본 발명의 일 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 3a는 박막트랜지스터의 활성층을 구성하는 비정질실리콘층(31)이 절연기판(30)상에 형성되어 패터닝되고, 그 위에 게이트 절연막(32)과 하부게이트전극(33), 상부게이트전극(34)을 형성한 단면도이다. 도3b는 게이트 전극을 마스크로 사용하여 불순물을 비정질실리콘층(31)에 고농도로 도핑하여 소스 및 드레인 영역을 형성하는 공정을 보여준다. 도3b의 도핑 공정에서 N-MOS TFT를 제조하는 경우에는 이온샤워 도핑법, 이온 주입법 또는 기타의 이온주입 방법을 사용하여 PH3, P, As 등의 도펀트를 10-200KeV(양호하게는 30-100KeV)의 에너지로 1E14-1E22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 20-70KeV의 에너지로 1E13-1E22/cm3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다.
이 후에 도 3c에 나타낸 것처럼, 게이트 전극을 마스크로 하여 비정질실리콘층(31)의 결정화를 유도하는 니켈 등의 금속층(35)을 형성한다. 비정질실리콘층의 결정화를 유도하는 금속으로서 양호하게는 니켈(Ni) 또는 팔라듐(Pd)이 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등의 금속 또는 이들을 포함하는 물질이 사용될 수 있다. 니켈 또는 팔라듐 등의 결정화 유도 금속은 스퍼터링, 가열 증발, PECVD, 솔루션코팅 또는 이온 주입법에 의하여 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 비정질실리콘층의 결정화를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다. 이 때, 상부게이트전극(34)의 폭을 하부게이트전극(33)의 폭 보다 크게 하면 후에 LDD영역이 형성될 부분(31LDD)에는 결정화 유도 금속층이 형성되지 않기 때문에 채널 영역(31C)로 부터 결정화 유도 금속이 일정한 거리를 두고 오프셋(offset)되는 효과가 생기게 된다. 채널 영역과 결정화 유도 금속이 오프셋 되지 않고 바로 접하는 경우에는 비정질실리콘층이 금속에 의하여 결정화가 유도된 후에 채널 영역에 결정화 유도 금속 성분이 잔류하여 트랜지스터의 동작 특성을 열화시키는 문제가 발생한다. 본 발명에서 결정화 유도 금속이 오프셋 된 거리, 즉 후에 LDD 영역(31LDD)이 형성되는 영역의 폭은 1,000 내지 20,000Å, 바람직하게는 5,000 내지 20,000Å 정도로 설정되는 것이 바람직하다. 본 발명에 불순물을 고농도로 도핑시키는 공정과 결정화 유도 금속층을 형성하는 공정은 순서를 바꾸어 실행될 수도 있다.
결정화 유도 금속층을 형성한 후에 도3d와 같이 상부게이트전극(34)를 제거한다. 그 후에 도3e와 같이 하부게이트전극(33)을 마스크로 하여 저농도로 불순물을 도핑하여 LDD 영역을 형성한다. 저농도 도핑 공정은 N-MOS TFT를 제조하는 경우에는 이온샤워 도핑법, 이온 주입법 또는 기타의 이온 주입 방법을 사용하여 PH3, P, As 등의 도펀트를 1E11-1E20/cm3의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 1E11-1E20/cm3의 도우즈로 도핑하여 실행된다. 저농도 도핑 공정을 통하여 LDD 영역을 형성한 후에는 도3f와 같이 열처리를 하여 활성층을 결정화시키고, 절연막 및 접촉전극(도시되지 않음) 등을 형성하여 트랜지스터를 제작한다. 도3f의 열처리 공정은 비정질실리콘의 금속유도 결정화 현상을 일으키는 임의의 방법을 사용할 수 있다. 예를 들어 이 공정은 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 500 내지 1,200oC정도의 온도에서 수초 내지 수분 이내의 짧은 시간 동안 가열하는 고속어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELC법 등을 사용할 수 있다. 또한 본 발명에서는 고로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 가열하여 실리콘을 결정화하는 방법을 사용할 수 있다. 고로를 이용하여 비정질실리콘을 결정화하는 방법은 유리 기판의 변형 온도보다 낮은 온도를 사용하므로 기판의 변형 또는 손상을 방지할 수 있고, 많은 기판을 고로에서 동시에 열처리 할 수 있으므로 대량 공정이 가능하여 생산성을 높일 수 있는 장점이 있다. 열처리 공정을 통하여 결정화 유도 금속이 인가된 활성층 영역에서는 MIC 현상에 의한 결정화가 진행되고 금속이 인가되지 않은 부분은 금속이 인가된 부분으로부터 전파되는 MILC 현상에 의하여 결정화가 진행된다. 또한, 본 발명에서 결정화 유도 금속에 의하여 비정질실리콘을 결정화시키는 열처리 조건이 활성층에 주입된 도펀트를 활성화시키는 어닐링 조건과 유사하기 때문에 활성층의 결정화와 도펀트의 활성화를 한번의 공정으로 처리할 수도 있다.
본 실시예에 따른 방법으로 트랜지스터를 제작하면 결정화 유도 금속을 채널 영역으로부터 오프셋 시키기 위한 별도의 포토레지스트 공정 없이 금속 오프셋 영역을 형성할 수 있고, 금속 오프셋 영역에 저농도 도핑을 하여 LDD 영역을 갖는 트랜지스터를 제작할 수 있다. 본 발명의 방법에 의하여 제작된 트랜지스터는 누설 전류가 작고, 전기적 특성이 안정화된 특성을 갖는다. 이상 제1 실시예를 들어 본 발명의 구성을 설명하였으나 본 발명은 이하에서 설명하는 다른 실시예의 형태로 구현될 수 있다. 본 발명의 다른 실시예의 구체적 공정 조건은 별도로 설명되지 않는 한 제1 실시예와 동일한 조건으로 실행될 수 있다.
도 4a 내지 도4f는 본 발명의 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 4a는 박막트랜지스터의 활성층을 구성하는 비정질실리콘층(41)이 절연기판(40)상에 형성되어 패터닝되고, 그 위에 게이트 절연막(42)과 게이트전극(43)을 형성한 단면도이다. 도 4a는 게이트 전극을 형성하기 위한 포토레지스트(44)를 그대로 둔 상태이며, 게이트 전극 형성을 위한 에칭(etching)시에 과도에칭(overetching)하여 도 4a에 나타낸 것처럼 언더컷(undercut)이 생성되도록 한다. 다음에 소스/드레인 형성을 위해 고농도 도핑을 실행한다(도 4b). 이 후에 도 4c에 나타낸 것처럼, 포토레지스트를 마스크로 하여 결정화 유도 금속(35)을 형성한다. 여기에서도, 상기한 실시예의 경우와 같이, 고농도 도핑 공정과 결정화 유도 금속 형성 공정은 순서를 바꾸어도 무관하다. 이 때, 나중에 LDD 영역이 형성될 부분(41LDD)에는 결정화 유도 금속이 형성되지 않기 때문에 금속 오프셋 효과를 얻을 수 있다. 그리고 나서, 포토레지스트(44)를 제거한다(도 4d). 포토레지스트를 제거한 후에 게이트전극(43)을 마스크로 하여 저농도로 불순물을 도핑하여 LDD 영역(41LDD)를 형성한다(도 4e). 그 후 도4f와 같이 열처리를 하여 활성층의 결정화를 진행하고 종래 기술에 따라 트랜지스터를 제작한다.
도 5a 내지 도5e는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 5a는 박막트랜지스터의 활성층을 구성하는 비정질실리콘층(51)이 절연기판(50)상에 형성되어 패터닝되고, 그 위에 게이트 절연막(52)과 게이트전극(53)을 형성한 단면도이다. 그 다음에 게이트전극을 마스크로 하여 저농도 도핑을 실행한다(도 5b). 이 후에 게이트전극을 산화처리(anodizing)를 하여 게이트 표면에 도 5c와 같이 산화 피막(anodic oxide)이 생성되도록 한다. 그 다음에 결정화 유도 금속을 형성하여 산화 피막에 의해 금속 오프셋 영역이 생기도록 한다(도 5c). 그 다음에 소스.드레인 영역 형성을 위해 고농도로 불순물을 도핑한다(도 5d). 이 경우에 상기 실시예와 동일하게 결정화 유도 금속 형성과 고농도 도핑 공정은 순서를 바꾸어도 무관하다. 그 후에 열처리를 하여 활성층의 결정화를 진행하고(도 5e) 종래 기술에 따라 트랜지스터를 제작한다. 본 실시예의 방법에 따르면 게이트 전극에 산화피막이 형성된 영역에서는 고농도 도핑이 이루어지지 않으므로 게이트 전극 주위에 LDD 영역이 생성되게 된다.
도 6a 내지 도6e는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 6a는 박막트랜지스터의 활성층을 구성하는 비정질실리콘층(61)이 절연기판(60)상에 형성되어 패터닝되고, 그 위에 게이트 절연막(62)과 게이트전극(63)을 형성한 단면도이다. 도 6a는 아직 게이트전극 에칭을 위한 포토레지스트(64)가 남아 있는 상태이다. 그 다음에 포토레지스트의 하드 베이킹(hard baking) 온도보다 높은 온도로 가열하여 포토레지스트를 리플로우(reflow) 시키고, 소스/드레인형성을 위해 고농도 도핑을 실행한다(도 6b). 이 후에 도 6c에 나타낸 것처럼, 포토레지스트를 마스크로 하여 결정화 유도 금속(65)을 형성한다. 이 때, 포토레지스트로 덮인 부분, 즉 후에 LDD 영역이 형성될 부분(61LDD)에는 결정화 유도 금속이 형성되지 않기 때문에 금속 오프셋 효과가 얻어진다. 여기서, 결정화 유도 금속의 형성과 고농도 도핑은 순서를 바꾸어 진행해도 무관하다. 그리고 나서, 포토레지스트(64)를 제거하고 저농도로 불순물을 도핑하여 LDD 영역을 형성한다(도 6d). 열처리를 하여 활성층의 결정화를 진행하고(도 6e) 종래 기술에 따라 트랜지스터를 제작한다.
도 7a 내지 도 7g는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 7a는 박막트랜지스터의 활성층을 구성하는 비정질실리콘층(71)이 절연기판(70)상에 형성되어 패터닝되고, 그 위에 게이트 절연막(72)과 게이트전극(73)을 형성한 단면도이다. 도 7b는 그 위에 절연막(74)을 형성한 상태의 단면도이다. 이 상태에서 비등방 에칭을 하게 되면 도 7c와 같이 게이트절연막과 게이트전극의 측면에 소위 "측벽(side wall)"이라 하는 부분(75)이 남게 된다. 이를 이용하여도 상기한 실시예의 효과를 얻을 수 있다. 즉, 이 상태에서 저에너지로 고농도로 불순물을 도핑하고(도 7d), 고에너지로 저농도로 불순물을 도핑하게 되면(도 7e) 측벽 아래의 활성층에 LDD 영역을 형성할 수 있다. 이 후에 도 7f와 같이 결정화 유도 금속(76)을 형성하고, 열처리를 하여 활성층의 결정화를 진행(도 7g)하고 종래 기술을 사용하여 트랜지스터를 제작한다. 본 실시예에서도 결정화 유도 금속을 불순물 도핑 전에 형성할 수 있다.
도 8a 내지 도 8e는 본 발명의 또 다른 실시예에 따라 MILC 현상을 이용하여 TFT를 제조하는 공정을 도시하는 단면도이다. 도 8a는 박막트랜지스터의 활성층을 구성하는 비정질실리콘층(81)이 절연기판(80)상에 형성되어 패터닝되고, 그 위에 게이트 절연막(82)과 게이트전극(83)을 형성한 단면도이다. 이 예에서는 게이트 전극과 게이트 절연막을 에칭할 때에 게이트 전극만을 과도에칭(overetching)하여 언더컷 형상을 만든다. 그러면, 도 8a와 같이 게이트 절연막이 게이트 전극 폭보다 넓도록 형성할 수 있다. 이러한 형태의 게이트 절연막과 게이트 전극을 이용하여도 상기한 실시예 들의 효과를 얻을 수 있다. 즉, 이 상태에서 저에너지로 고농도로 불순물을 도핑하고, 고에너지로 저농도로 불순물을 도핑하게 되면 게이트 절연막(82)으로 덮인 활성층 영역에서는 저농도 도핑만이 이루어져 LDD 영역이 형성된다. 이 후에 도 8d와 같이 니켈 등의 결정화 유도 금속(84)을 형성하고, 도 8e와 같이 열처리를 하여 활성층의 결정화를 진행하고 종래 기술에 따라 트랜지스터를 제작한다. 이 경우에도 결정화 유도 금속의 형성을 불순물 도핑 전에 실행하여도 무관하다.
상기한 모든 실시예에서 저농도 도핑 공정이 생략될 수 있는데, 이러한 방법은 박막트랜지스터에 LDD 영역을 형성하지 않고 오프셋 접합부(offset junction)만을 형성하기 위하여 사용될 수 있다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 아니된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.
본 발명의 방법을 이용하여 박막트랜지스터를 제작하면 별도의 포토레지스트 공정 없이 금속 오프셋 영역을 형성하는 동시에 금속 오프셋 영역을 저농도로 도핑하여 LDD 영역을 형성할 수 있다. 따라서, 본 발명의 방법 의해 제작된 트랜지스터는 오프 상태에서는 누설 전류가 작고, 온 상태에서는 전기적 특성이 안정화된 특성을 갖는다.

Claims (11)

  1. 결정화 유도 금속에 의하여 결정화된 실리콘 활성층 및 게이트 전극을 포함하고 상기 활성층에 LDD 영역 또는 오프셋 접합부(offset junction)가 형성된 박막 트랜지스터(TFT)를 제조하는 방법에 있어서, 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위하여 사용되는 마스크를 사용하여 상기 결정화 유도 금속을 상기 활성층의 채널 영역으로부터 오프셋 시키는 박막 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 결정화 유도 금속으로서 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속 또는 이들을 포함하는 물질을 사용하는 박막 트랜지스터 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 결정화 유도 금속이 소스 금속이 스퍼터링, 가열 증착(evaporation), 솔루션 코팅 또는 CVD 방법을 사용하여 상기 활성층에 10 내지 200Å의 두께로 형성되는 박막 트랜지스터 제조 방법.
  4. 제 3항에 있어서, 상기 활성층이 고로를 이용한 열처리, RTA, 라인 스캔 RTA 또는 ELC법에 의하여 결정화되는 박막 트랜지스터 제조 방법.
  5. 제 1항에 있어서, 상기 게이트 전극이 다중 게이트 전극으로 이루어지고 상기 다중 게이트 전극의 상부 게이트 전극이 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위한 마스크로 사용되는 박막 트랜지스터 제조 방법.
  6. 제 1항에 있어서, 상기 게이트 전극을 형성하기 위하여 사용된 포토레지스트가 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위한 마스크로 사용되고 상기 게이트 전극이 상기 포토레지스트에 대하여 언더컷(undercut) 되는 박막 트랜지스터 제조 방법.
  7. 제 1항에 있어서, 상기 게이트 전극을 형성하기 위하여 사용된 포토레지스트를 리플로우하여 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위한 마스크로 사용하는 박막 트랜지스터 제조 방법.
  8. 제 1항에 있어서, 상기 게이트 전극에 산화 피막을 형성하고, 상기 산화 피막을 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위한 마스크로 사용하는 박막 트랜지스터 제조 방법.
  9. 제 1항에 있어서, 상기 게이트 전극 및 상기 활성층에 절연막을 형성한 후 상기 절연막을 비등방성 에칭하여 상기 게이트 전극 주위에 측벽을 형성하여, 상기 측벽을 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위한 마스크로 사용하는 박막 트랜지스터 제조 방법.
  10. 제 1항에 있어서, 상기 게이트 전극에 접하는 게이트 절연막이 상기 게이트 전극의 외측으로 연장되도록 패터닝되어 상기 LDD 영역 또는 오프셋 접합부를 형성하기 위한 마스크로 사용되는 박막 트랜지스터 제조 방법.
  11. 제9항 또는 제10항에 있어서, 상기 LDD 영역이 상기 측벽 또는 상기 게이트 절연막을 마스크로 하여 고에너지 저농도 도핑에 의하여 형성되는 박막 트랜지스터 제조 방법.
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