KR20070093681A - 박막 트랜지스터 및 이의 제조 방법 - Google Patents
박막 트랜지스터 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20070093681A KR20070093681A KR1020060023829A KR20060023829A KR20070093681A KR 20070093681 A KR20070093681 A KR 20070093681A KR 1020060023829 A KR1020060023829 A KR 1020060023829A KR 20060023829 A KR20060023829 A KR 20060023829A KR 20070093681 A KR20070093681 A KR 20070093681A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- regions
- forming
- amorphous silicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000010409 thin film Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 12
- 230000001678 irradiating effect Effects 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 18
- 238000002161 passivation Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 230000000903 blocking effect Effects 0.000 claims description 9
- 238000002425 crystallisation Methods 0.000 claims description 7
- 230000008025 crystallization Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 238000006356 dehydrogenation reaction Methods 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 230000004913 activation Effects 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 239000013256 coordination polymer Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 239000007789 gas Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 6
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02678—Beam shaping, e.g. using a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
구동특성을 향상시키기 위한 박막 트랜지스터 및 이의 제조 방법이 개시된다. 박막 트랜지스터의 제조 방법은 기판 상에 비정질 실리콘으로 이루어진 활성층 및 비정질 탄소로 이루어지며 소정의 개구 패턴을 갖는 마스크층을 순차적으로 형성하는 단계와, 마스크층 상에서 레이저 광을 조사하여 상기 개구 패턴에 대응하는 활성층을 결정화하는 단계와, 활성층을 패터닝하여, 결정화된 제1 영역 및 제1 영역의 양단부에 비정질 실리콘으로 이루어진 제2 영역들을 포함하는 채널 패턴을 형성하는 단계와, 제1 영역 위에 제1 영역 보다 넓은 폭의 게이트 전극을 형성하는 단계와, 게이트 전극을 마스크로 제2 영역들에 불순물을 도핑하여 제3 영역들을 형성하는 단계 및 제3 영역들과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다. 이에 따라, 비정질 실리콘 박막 트랜지스터의 낮은 오프 누설 전류와, 다결정 실리콘 박막 트랜지스터의 높은 온 전류를 갖는 박막 트랜지스터를 형성할 수 있다.
비정질 탄소, 마스크층, 결정화, 비정질 실리콘, 다결정 실리콘, 채널
Description
도 1 내지 도 11는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정도들이다.
도 12 내지 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 박막 트랜지스터 110 : 베이스 기판
120 : 활성층 122 : 제1 영역
124 : 제2 영역 126 : 제3 영역
CP : 채널 패턴 130 : 마스크층
140 : 게이트 절연막 152 : 게이트 전극
160 : 패시베이션막 162 : 콘택홀
172 : 소스 전극 174 : 드레인 전극
본 발명은 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 구동특성을 향상시키기 위한 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
일반적으로 능동 매트릭스 방식의 표시 장치는 각 화소를 스위칭 하는 박막 트랜지스터를 가진다. 박막 트랜지스터는 게이트 배선으로부터 연장되며 ON 전압을 인가 받는 게이트 전극과, 데이터 배선으로부터 연장되며 데이터 전압을 인가받는 소스 전극과, 소스 전극으로부터 소정간격 이격되며, 데이터 신호를 출력하는 드레인 전극 및 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 채널부를 포함한다. 박막 트랜지스터는 채널부의 구조에 따라서 비정질 실리콘 박막 트랜지스터와, 다결정 실리콘 박막 트랜지스터로 구분되며, 최근에는 표시 장치가 대면적화 됨에 따라 상대적으로 전하의 이동 속도가 빠른 다결정 실리콘 박막 트랜지스터를 채용한 표시 장치가 주목을 받고 있다.
그러나, 다결정 실리콘은 비정질 실리콘에 비해 밴드갭 에너지가 낮으므로, 다결정 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 오프 누설 전류(Off Current)가 크다는 문제점이 있다. 이와 같은 문제점을 해결하기 위해서 소스 및 드레인 영역의 일정 부분을 저농도로 이온 도핑하여 턴-오프 전류를 줄이고 턴-온 전류의 감소를 최소화 할 수 있도록 LDD(Lightly Doped Drain)를 형성하는 방법(LDD 구조) 등이 제안되고 있다. 그러나, LDD 구조는 실질적으로 이온의 도핑 농도를 정밀하게 제어하는 것이 공정적으로 어렵고, 이온 도핑층을 활성화시키는 공정이 추가되는 등의 문제점 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 점에 착안한 것으로, 본 발명의 목적은 구동 특성을 향상시키기 위한 박막 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 실시예에 따른 박막 트랜지스터는 기판, 채널 패턴, 게이트 절연막, 게이트 전극, 패시베이션막, 소스 전극 및 드레인 전극을 포함한다. 상기 채널 패턴은 상기 기판 상에 형성되며, 다결정 실리콘으로 이루어진 제1 영역과, 상기 제1 영역의 양 단부에 인접하여 형성되며 n+ 비정질 실리콘으로 이루어진 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 형성되며 비정질 실리콘으로 이루어진 제3 영역을 포함한다. 상기 게이트 절연막은 상기 채널 패턴을 덮도록 기판 전면에 형성되며, 상기 제2 영역을 노출시키는 제1 콘택홀을 갖는다. 상기 게이트 전극은 상기 제1 및 제3 영역에 중첩되도록 상기 게이트 절연막 상에 형성된다. 상기 패시베인션막은 상기 게이트 전극을 덮도록 기판 전면에 형성되며, 상기 제1 콘택홀에 대응하는 제2 콘택홀을 갖는다. 상기 소스 전극 및 드레인 전극은 상기 패시베이션막 상에 형성되며, 상기 제1 콘택홀을 통해 상기 제2 영역과 접촉한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 비정질 실리콘으로 이루어진 활성층 및 비정질 탄소로 이루어지며 소정의 개구 패턴을 갖는 마스크층을 순차적으로 형성하는 단계와, 상기 마스크층 상에서 레이저 광을 조사하여 상기 개구 패턴에 대응하는 활성층을 결정화하는 단계와, 상기 활성층을 패터닝하여, 상기 결정화된 제1 영역 및 상기 제1 영역의 양단부에 비정질 실리콘으로 이루어진 제2 영역들을 포함하는 채널 패턴을 형성하는 단계와, 상기 제1 영역 위에 상기 제1 영역 보다 넓은 폭의 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 상기 제2 영역들에 불순물을 도핑하여 제3 영역들을 형성하는 단계 및 상기 제3 영역들과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 다른 실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 비정질 실리콘으로 이루어진 제1 층, 불순물이 도핑된 비정질 실리콘으로 이루어진 제2 층 및 비정질 탄소로 이루어지며 소정의 개구 패턴을 갖는 마스크층을 순차적으로 형성하는 단계와, 상기 개구 패턴에 대응하여 상기 제2 층을 식각하는 단계와, 상기 마스크층 위에서 레이저 광을 조사하여 상기 개구 패턴에 대응하는 제1 층을 결정화하는 단계와, 상기 제1 및 제2층을 패터닝하여, 상기 결정화된 제1 영역 및 상기 제1 영역의 양단부에 비정질 실리콘으로 이루어진 제2 영역들을 포함하는 채널 패턴을 형성하는 단계와, 상기 제1 영역에 대응하여 상기 채널 패턴 상에 게이트 전극을 형성하는 단계 및 상기 제2 영역들과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
이러한 박막 트랜지스터 및 이의 제조 방법에 의하면, 비정질 실리콘 박막 트랜지스터의 낮은 오프 누설 전류와, 다결정 실리콘 박막 트랜지스터의 높은 온 전류를 갖는 박막 트랜지스터를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1 내지 도 11는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정도들이다.
도 1을 참조하면, 베이스 기판(110)상에 실리콘 산화막(SiOx)과 같은 절연 물질로 이루어진 차단층(112)을 증착한다. 상기 차단층(112)은 SiH4, H2, N2O 등을 소스 가스로 이용하여 플라즈마 가속 화학기상증착(Plasma enhanced chemical vapor deposition,이하PECVD) 방식으로 형성할 수 있다. 상기 차단층(112)은 후속 공정에서 베이스 기판(110)의 이물질이 후술하는 채널 패턴으로 침투하는 것을 방지하는 역할을 한다.
이어서, 상기 차단층(112)상에 비정질 실리콘(a-Si:H)으로 이루어진 활성층(120)을 형성한다. 상기 활성층(120)은 SiH4 및 H2의 혼합가스를 소스 가스로 하여 상기 PECVD 방식으로 형성할 수 있다.
이어서, 상기 활성층(120) 위에 비정질 탄소(a-C:H)로 이루어진 마스크층(130)을 형성한다. 상기 마스크층(130)은 CH4 내지는 C2H2 가스를 소스 가스로 하여 상기 PECVD 방식으로 형성할 수 있다. 일례로서, 상기 마스크층(130)은 1000Å 정도의 두께로 형성할 수 있다. 상기 비정질 탄소는 녹는점이 3527℃로, 비정질 실리콘(a-Si:H)에 비해 고온에서 안정한 물질이다. 따라서, 상기 마스크층(130) 상에서 레이저 광을 조사할 경우, 레이저 광의 에너지를 상기 마스크층(130)에서 흡수 하므로, 상기 마스크층(130) 하부에 형성된 활성층(120)에는 레이저 광의 에너지가 전달되지 않는다. 이에 따라, 상기 활성층(120)의 비정질 실리콘 층의 용융되지 않으므로, 상기 활성층(120)의 결정화를 방지할 수 있다.
도 2를 참조하면, 상기 마스크층(130) 위에 포토레지스트막을 도포하고, 사진 공정을 수행하여 상기 마스크층(130)의 일부를 노출시키는 포토레지스트 패턴(10)을 형성한다. 이어서, 상기 포토레지스트 패턴(10)을 이용하여 상기 마스크층(130)을 식각한다. 상기 마스크층(130)의 식각은 산소 플라즈마를 이용한 애싱 공정으로 수행할 수 있다. 상기 마스크층(130)은 비정질 탄소로 형성되었으므로, 산소 플라즈마를 제공할 경우, 마스크층(130)의 탄소와 산소 플라즈마가 결합하여 이산화탄소(CO2(g))를 생성한다. 생성된 이산화탄소는 기화되므로, 상기 포토레지스트 패턴(10)이 형성되지 않은 영역의 마스크층(130)이 식각된다. 이에 따라, 상기 마스크층(130)에는 상기 활성층(120)의 일부를 노출시키는 개구 패턴(132)이 형성된다. 한편, 상기 포토레지스트패턴(10) 역시 애싱 공정에 의해 소정 두께 제거되나, 상기 포토레지스트패턴(10)은 상기 마스크층(130)에 비해 훨씬 두껍게 형성되므로, 상기 마스크층(130)을 제거할 정도의 공정 시간에서는 상기 포토레지스트 패턴(10)의 과잉 식각이 방지된다.
상기 개구 패턴(132)을 형성한 후에는 상기 포토레지스트 패턴(10)이 형성된 베이스 기판(110)을 스트리퍼(stripper)에 담가 상기 포토레지스트 패턴(10)을 제거한다.
도 3을 참조하면, 상기 개구 패턴(132)이 형성된 마스크층(130) 위에서 레이 저 광을 조사한다. 상기 레이저 광은 일례로서, 결정화가 단시간에 되고, 저온 공정이 가능한 엑시머 레이저를 이용하여 조사할 수 있다. 상기 마스크층(130)은 레이저 광이 상기 활성층(120)에 조사되는 것을 방지한다. 따라서, 상기 활성층(120)중에서 상기 마스크층(130)으로 덮인 영역은 결정화가 진행되지 않고, 상기 개구 패턴(132)을 통해 레이저 광이 조사된 영역은 결정화가 진행된다. 이에 따라, 상기 개구 패턴(132) 하부에는 다결정 실리콘으로 이루어진 제1 영역(122)이 형성된다. 결정화 공정이 종료한 후에는 상기 마스크층(130)의 식각 방법과 동일하게, 산소 플라즈마를 이용한 애싱 공정을 수행하여 상기 마스크층(130)을 제거한다. 상기 마스크층(130)을 제거한 후에는 상기 활성층(120)의 탈수소를 방지하기 위한 H2 패시베이션 공정을 추가로 진행할 수 있다. 상기 H2 패시베이션 공정은 일례로써, 수소 플라즈마를 이용하여 수행할 수 있다.
한편, 상기 마스크층(130)의 제거 공정은 도 4에서 후술하는 사진 식각 공정 이후에 진행될 수도 있다.
도 4를 참조하면, 사진-식각 공정을 통해 상기 활성층(120)을 패터닝한다. 이에 따라, 다결정 실리콘으로 이루어진 상기 제1 영역(122)및 비정질 실리콘으로 이루어진 제2 영역(124)을 포함하는 채널 패턴(CP)이 형성된다. 이때, 제1 영역(122)은 상기 채널 패턴(CP)의 중앙부에 배치된다.
도 5를 참조하면, 상기 채널 패턴(CP)이 형성된 베이스 기판(110) 전면에 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 이루어진 게이트 절연막(140)을 형성한다. 상기 게이트 절연막(140)은 상기 PECVD 방식으로 형성할 수 있다. 이어 서, 상기 게이트 절연막(140) 상에 제1 금속층(150)을 형성한다. 상기 제1 금속층은(150)은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타튬, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금등으로 형성될 수 있으며, 스퍼터링 공정에 의해 증착된다. 또한, 상기 제1 금속층(150)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
도 6을 참조하면, 사진-식각 공정으로 상기 제1 금속층(150)을 패터닝하여 상기 채널 패턴(CP) 보다 좁고 상기 제1 영역(122) 보다는 넓은 폭을 갖는 게이트 전극(152)을 형성한다.
도 7을 참조하면, 상기 게이트 전극(152)이 형성된 베이스 기판 상에서 n형 이온을 고농도(n+)로 도핑하여, 상기 채널 패턴(CP)으로 상기 n형 이온을 주입시킨다. 이때, 상기 게이트 전극(152)은 금속물질로 형성되므로 이온 주입 방지 마스크 기능을 수행한다. 따라서, 상기 게이트 전극(152) 하부에는 이온이 주입되지 않는다.
한편, 상기 게이트 전극(152)과 중첩되지 않는 영역의 상기 채널 패턴(CP)에는 상기 n형 이온이 고농도로 주입된다. 따라서, 상기 게이트 전극(152)과 중첩되지 않는 영역의 채널 패턴(CP)에는 n+ 비정질 실리콘으로 이루어진 제 3 영역(126)이 형성된다. 이에 따라, 비정질 실리콘으로 이루어진 상기 제2 영역(124)의 폭이 감소하며, 상기 제2 영역은 상기 제1 영역(122)과, 상기 제3 영역(126) 사이에서 소정 간격으로 유지된다.
도 8을 참조하면, 상기 게이트 전극(152)을 덮도록 상기 게이트 절연막(140) 상에 패시베이션막(160)을 형성한다. 상기 패시베이션막(160)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 형성할 수 있으며, 상기 PECVD 방식으로 도포할 수 있다.
도 9를 참조하면, 사진-식각 공정을 수행하여 상기 패시베이션막(160) 및 게이트 절연막(150)을 동시에 패터닝한다. 이에 따라, 상기 패시베이션막(160)과 게이트 절연막(140) 상에는 상기 제3 영역(126)을 노출시키는 콘택홀(162)이 형성된다.
도 10을 참조하면, 상기 콘택홀(162)이 형성된 패시베이션막(160) 상에 제2 금속층(170)을 형성한다. 상기 제2 금속층(170)은 상기 제1 및 제2 콘택홀(162,164)을 통해 상기 제3 영역(126) 과 접하도록 형성된다. 상기 제2 금속층(170)은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타튬, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금등으로 형성될 수 있으며, 스퍼터링 공정에 의해 증착된다. 또한, 상기 제2 금속층(170)은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다.
도 11을 참조하면, 상기 제2 금속층(170)을 사진-식각 하여 소스 전극(172) 및 상기 소스 전극(172)으로부터 소정간격 이격된 드레인 전극(174)을 형성한다. 상기 소스 전극(172)과 드레인 전극(174)은 상기 채널 패턴(CP)과 소정 영역 중첩되며, 상기 제1 영역(122)에 대응하는 이격부를 갖는다.
상기 소스 전극(172) 및 드레인 전극(174)은 상기 콘택홀(162)을 통해 n+ 비정질 실리콘으로 이루어진 상기 제3 영역(126)과 접촉하여 오믹 콘택을 형성한다.
이에 따라, 본 발명의 실시예에 따른 박막 트랜지스터(100)가 완성된다.
한편, 박막 트랜지스터의 ON 구동에서는 전자의 이동도가 높아야 ON 구동 특성이 향상되며 OFF 구동에서는 전자의 이동도가 낮아야 OFF 누설전류를 최소화 할 수 있다. 본 발명에서는 박막 트랜지스터(100)의 채널부인 상기 제1 영역(122)을 비정질 실리콘에 비해 전자 이동도가 높은 다결정 실리콘으로 형성하였으므로 박막 트랜지스터(100)의 ON 구동 특성을 향상시킬 수 있다. 또한, 소스 전극(154) 및 드레인 전극(156)과 인접하는 상기 제2 영역(124)을 다결정 실리콘에 비해 전자의 이동도가 낮은 비정질 실리콘으로 형성함으로써 박막 트랜지스터(100)의 OFF 누설전류를 감소시킬 수 있다.
즉, 제2 영역(124)은 전자 이동도가 높은 제1 영역(122)과, n+ 비정질 실리콘으로 이루어져 오믹 콘택을 형성하는 제3 영역 (126)사이에 형성되어 LDD(Lightly Doped Drain) 구조 다결정 실리콘 박막 트랜지스터의 LDD 영역과 동일한 기능을 수행한다.
이에 따라, 본 발명에 따르면 LDD 영역을 형성하기 위해 이온 도핑 농도를 정밀하게 제어해야하는 공정적 난점 없이, ON/OFF 구동 특성이 향상된 박막 트랜지스터를 제조할 수 있다.
이하, 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하도록 한다.
도 12 내지 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정도들이다.
도 12를 참조하면, 베이스 기판(210) 상에 베이스 기판(110)상에 실리콘 산화막(SiOx)과 같은 절연 물질로 이루어진 차단층(212)을 형성한다. 이어서, 상기 차단층(212) 상에 비정질 실리콘(a-Si:H)으로 이루어진 활성층(220)을 형성한다. 상기 차단층(212) 및 활성층(220)의 형성방법은 도 1에서 설명한 바와 동일하므로 상세한 설명은 생략하도록 한다. 이어서, 상기 활성층(220a) 위에 n+비정질 실리콘으로 이루어진 오믹 콘택층(220b)을 형성한다. 상기 오믹 콘택층(220b)은 SiH4, H2 및 PH3가스의 혼합가스를 소스 가스로 하여 상기 PECVD 방식으로 형성할 수 있다.
상기 오믹 콘택층(220b) 위에는 비정질 탄소로 이루어진 마스크층(230)을 형성한다. 상기 마스크층(230)의 형성 방법은 도 1에서 설명한 바와 동일하므로 상세한 설명은 생략하도록 한다.
도 13을 참조하면, 사진 공정으로 형성한 포토레지스트 패턴(20)을 이용하여, 상기 마스크층(230) 및 상기 오믹 콘택층(220b)의 일부를 건식 식각한다. 상기 마스크층(230)은 산소 플라즈마에 의해 쉽게 제거되므로 상기 오믹 콘택층(220b)을 식각하기 위한 식각 가스에 산소 가스를 포함시키므로써, 상기 마스크층(230) 및 오믹 콘택층(220b)을 모두 식각할 수 있다. 이에 따라, 상기 마스크층(230)에는 상기 활성층(220a)의 일부를 노출시키는 개구 패턴(232)이 형성된다.
이어서, 상기 마스크층(230) 상에 형성된 포토레지스트 패턴(20)을 스트리퍼로 제거한다.
도 14를 참조하면, 상기 개구 패턴(232) 이 형성된 마스크층(230) 상에서 레이저 광을 조사한다. 상기 마스크층(230)은 레이저 광의 에너지가 상기 활성층 (220)으로 전달되는 것을 방지한다. 따라서, 상기 활성층(220)중에서 상기 마스크층(230)으로 덮인 영역은 결정화가 진행되지 않고, 상기 개구 패턴(232)을 통해 레이저 광이 조사된 영역은 결정화가 진행된다. 이에 따라, 상기 개구 패턴(232) 하부에는 다결정 실리콘으로 이루어진 제1 영역(222)이 형성된다. 이어서, 산소 플라즈마를 이용한 애싱 공정을 수행하여 상기 마스크층(230)을 제거한다.
도 15를 참조하면, 상기 활성층(220a) 및 오믹 콘택층(220b)에 사진-식각 공정을 수행하여 채널 패턴(CP)을 형성한다. 상기 채널 패턴(CP)은 상기 제1 영역(222)과, 상기 제1 영역(222)의 양 단부에 형성된 제2 영역(224)을 포함한다. 상기 제2 영역(224)은 비정질 실리콘으로 이루어진 활성층(220a) 및 n+ 비정질 실리콘층으로 이루어진 오믹 콘택층(220b)이 순차적으로 적층된 구조이다.
도 16을 참조하면, 상기 채널 패턴(CP) 이 형성된 베이스 기판(210) 위에 절연막(240)을 형성한다. 상기 절연막(240)은 실리콘 질화막 또는 실리콘 산화막으로 형성되며 PECVD 방식으로 형성할 수 있다. 이어서, 상기 절연막(240) 상에 제1 금속층(미도시)을 형성하고, 사진-식각 공정으로 패터닝하여 상기 제1 영역(222)에 대응하는 게이트 전극(252)을 형성한다.
도 17을 참조하면, 상기 게이트 전극(252)이 형성된 절연막(240) 상에 실리콘 질화막 또는 실리콘 산화막으로 형성된 패시베이션막(260)을 형성한다. 이어서, 사진-식각 공정으로 상기 패시베이션막(260) 및 게이트 절연막(240)을 동시에 패터닝하여 상기 채널 패턴(CP)의 제2 영역(224)을 노출시키는 콘택홀(262)을 형성한다.
도 18을 참조하면, 상기 콘택홀(162) 이 형성된 패시베이션막(160) 상에 제2 금속층(미도시)을 형성한다. 상기 제2 금속층(미도시)은 도 10에서 상술한 내용과 대동소이하므로 상세한 내용은 생략하도록 한다. 이어서, 상기 제2 금속층(미도시)에 사진-식각 공정을 수행하여 소스 전극(272) 및 상기 소스 전극(272)으로부터 소정간격 이격된 드레인 전극(274)을 형성한다. 상기 소스 전극(272)과 드레인 전극(274)은 상기 채널 패턴(CP)과 소정 영역 중첩되며, 상기 게이트 전극(120) 상에서 소정의 이격부를 갖는다.
상기 소스 전극(272) 및 상기 드레인 전극(274)은 상기 콘택홀(262)을 통해 상기 제2 영역(224)과 접촉한다. 이때, 상기 제2 영역(224)은 비정질 실리콘으로 이루어진 활성층(220a) 및 n+ 비정질 실리콘으로 이루어진 오믹 콘택층(220b)이 적층된 구조이므로, 상기 소스 전극(272) 및 드레인 전극(274)은 상기 오믹 콘택층(220b)과 접촉한다. 이에 따라, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)가 완성된다.
이상에서 설명한 바와 같이, 비정질 탄소는 녹는점이 높아, 비정질 실리콘보다 고온에서 안정하다. 따라서, 소정의 개구 패턴을 갖는 비정질 탄소 마스크층 위에서 레이저 광을 조사하므로써, 마스크층 하부에 형성된 비정질 실리콘 박막을 국부적으로 결정화 할 수 있다. 국부적으로 결정화된 상기 비정질 실리콘 박막을 패터닝하므로써, 소스 전극 및 드레인 전극과의 연결부는 전자 이동도가 낮은 비정질 실리콘으로 이루어지고, 전기적 채널이 형성되는 영역은 전자 이동도가 높은 다결 정 실리콘으로 이루어진 채널 패턴을 형성할 수 있다. 따라서, 비정질 실리콘 박막 트랜지스터의 낮은 오프 누설 전류와, 다결정 실리콘 박막 트랜지스터의 높은 온 전류를 갖는 박막 트랜지스터를 형성할 수 있다. 이에 따라, 박막 트랜지스터의 구동특성을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (11)
- 기판 상에 비정질 실리콘으로 이루어진 활성층 및 비정질 탄소로 이루어지며 소정의 개구 패턴을 갖는 마스크층을 순차적으로 형성하는 단계;상기 마스크층 상에서 레이저 광을 조사하여 상기 개구 패턴에 대응하는 활성층을 결정화하는 단계;상기 활성층을 패터닝하여, 상기 결정화된 제1 영역 및 상기 제1 영역의 양단부에 비정질 실리콘으로 이루어진 제2 영역들을 포함하는 채널 패턴을 형성하는 단계;상기 제1 영역 위에 상기 제1 영역 보다 넓은 폭의 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 상기 제2 영역들에 불순물을 도핑하여 제3 영역들을 형성하는 단계; 및상기 제3 영역들과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 채널 패턴이 형성된 기판 전면에 제1 절연막을 형성하는 단계; 및상기 게이트 전극 위에 제2 절연막을 형성하는 단계를 더 포함하며,상기 제1 및 제2 절연막은 상기 제3 영역들에 대응하여 콘택홀들이 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제2항에 있어서, 상기 소스 전극 및 드레인 전극은 상기 콘택홀들을 통해 상기 제3 영역들과 각각 접촉하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법
- 제1항에 있어서, 상기 활성화층의 결정화 이후에 상기 마스크층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제4항에 있어서, 마스크층을 제거하는 단계 이후에 상기 활성층의 탈수소를 방지하기 위한 수소(H2) 패시베이션 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제1항에 있어서, 상기 활성층을 형성하기 전에 상기 기판 전면에 차단층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 기판 상에 비정질 실리콘으로 이루어진 제1 층, 불순물이 도핑된 비정질 실리콘으로 이루어진 제2 층 및 비정질 탄소로 이루어지며 소정의 개구 패턴을 갖는 마스크층을 순차적으로 형성하는 단계;상기 개구 패턴에 대응하여 상기 제2 층을 식각하는 단계;상기 마스크층 위에서 레이저 광을 조사하여 상기 개구 패턴에 대응하는 제1 층을 결정화하는 단계;상기 제1 및 제2층을 패터닝하여, 상기 결정화된 제1 영역 및 상기 제1 영역의 양단부에 비정질 실리콘으로 이루어진 제2 영역들을 포함하는 채널 패턴을 형성하는 단계;상기 제1 영역에 대응하여 상기 채널 패턴 상에 게이트 전극을 형성하는 단계; 및상기 제2 영역들과 각각 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제7항에 있어서, 각각의 제2 영역은 상기 제1 및 제2 층이 순차적으로 적층된 구조이며,상기 소스 및 드레인 전극은 상기 제2 영역들의 제2 층과 각각 접촉되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제7항에 있어서, 상기 채널 패턴이 형성된 기판 전면에 제1 절연막을 형성하는 단계; 및상기 게이트 전극 위에 제2 절연막을 형성하는 단계를 더 포함하며, 상기 제1 및 제2 절연막은 상기 제2 영역들에 대응하여 콘택홀들이 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 기판;상기 기판 상에 형성되며, 다결정 실리콘으로 이루어진 제1 영역과, 상기 제1 영역의 양 단부에 불순물이 도핑된 비정질 실리콘으로 이루어진 제2 영역들 및 상기 제1 영역과 상기 제2 영역 사이에 비정질 실리콘으로 이루어진 제3 영역들을 포함하는 채널 패턴;상기 채널 패턴을 덮도록 기판 전면에 형성되며, 상기 제2 영역을 노출시키는 제1 콘택홀을 갖는 게이트 절연막;상기 제1 영역 및 제3 영역들과 중첩되도록 상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극을 덮도록 기판 전면에 형성되며, 상기 제1 콘택홀에 대응하는 제2 콘택홀을 갖는 패시베이션막; 및상기 패시베이션막 상에 형성되며, 상기 제1 콘택홀을 통해 상기 제2 영역들과 각각 접촉하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터.
- 제10항에 있어서, 상기 기판과 상기 채널 패턴 사이에 형성되며, 실리콘 산화막(SiOx)으로 이루어진 차단층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060023829A KR20070093681A (ko) | 2006-03-15 | 2006-03-15 | 박막 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060023829A KR20070093681A (ko) | 2006-03-15 | 2006-03-15 | 박막 트랜지스터 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070093681A true KR20070093681A (ko) | 2007-09-19 |
Family
ID=38687843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060023829A KR20070093681A (ko) | 2006-03-15 | 2006-03-15 | 박막 트랜지스터 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070093681A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140064477A (ko) * | 2012-11-20 | 2014-05-28 | 삼성디스플레이 주식회사 | 표시 장치 |
-
2006
- 2006-03-15 KR KR1020060023829A patent/KR20070093681A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140064477A (ko) * | 2012-11-20 | 2014-05-28 | 삼성디스플레이 주식회사 | 표시 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6548331B2 (en) | Method for fabricating thin film transistor including crystalline silicon active layer | |
| US6599783B2 (en) | Method of fabricating a thin film including a protective layer as a mask | |
| US7428026B2 (en) | Polycrystalline liquid crystal display device comprising a data line disposed between two separated portions of the gate line | |
| US5913111A (en) | Method of manufacturing an insulaed gate transistor | |
| CN106847703B (zh) | 低温多晶硅薄膜晶体管的制造方法和显示装置 | |
| WO2015123903A1 (zh) | 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法 | |
| KR19980016968A (ko) | 셀프얼라인 박막트랜지스터 제조방법 | |
| KR20050001937A (ko) | 액정표시패널 및 그 제조 방법 | |
| US6541323B2 (en) | Method for fabricating polysilicon thin film transistor | |
| KR100776362B1 (ko) | 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법 | |
| KR20000017056A (ko) | 반도체 장치 제조 방법 | |
| JP2000077665A (ja) | 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法 | |
| JP2010182716A (ja) | 薄膜トランジスタ、その製造方法および表示装置 | |
| KR100303711B1 (ko) | 다결정/비정질 실리콘 이중 활성층을 가지는 박막트랜지스터 및 | |
| JP2010177325A (ja) | 薄膜トランジスターの製造方法 | |
| KR20070093681A (ko) | 박막 트랜지스터 및 이의 제조 방법 | |
| KR20050106250A (ko) | 플라즈마를 이용한 다결정 박막 트랜지스터의 제조 방법 | |
| US20200227538A1 (en) | Thin film transistor, method of manufacturing thin film transistor, and manufacturing system | |
| KR20070000802A (ko) | 금속유도측면결정화를 이용한 ｌｄｄ 구조를 갖는 박막트랜지스터의 제조방법 | |
| KR20110075518A (ko) | 어레이 기판의 제조방법 | |
| KR100477106B1 (ko) | 엠아이씨/엠아이엘씨를 이용한 평판표시장치의 제조방법 | |
| KR100732827B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JP2001036097A (ja) | 半導体装置 | |
| KR100542304B1 (ko) | 액정 표시 장치-박막 트랜지스터의 제조방법 | |
| JP2001274413A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |