KR20090042122A - 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 MIC 및 MILC를 이용하여 활성화 영역 및 소스/드레인 영역의 비정질 실리콘층을 동시에 결정화시킴에 의해 공정시간과 공정단가를 단축시키고, 활성화 영역과 게이트 절연막 사이의 계면 특성을 향상시킬 수 있는 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명은 기판 위에 형성된 게이트 전극 위에 게이트 절연막과, 비정질 실리콘층과, n+ 실리콘층을 연속적으로 형성한 후, n+ 실리콘층과 비정질 실리콘층을 패터닝하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 정의한다. 이어서, 소스 영역 및 드레인 영역이 형성될 위치에 제1 및 제2 결정화 유도금속막을 형성하고, 이를 식각 마스크로 사용하여 식각함에 의해, 소스 영역 및 드레인 영역을 정의하고 채널 영역을 갖는 활성화 영역을 형성한다. 그후, 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 소스 영역 및 드레인 영역과, 활성화 영역은 MIC에 의해 결정화시키고, 채널 영역은 MILC에 의해 결정화시킨다.
박막 트랜지스터, 하부 게이트, MIC, MILC
Description
본 발명은 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그의 제조방법에 관한 것으로, 특히 하부 게이트 구조의 다결정 실리콘 박막트랜지스터를 제조할 때 활성화 영역 및 n+ 실리콘층을 금속유도 결정화(MIC)와 금속유도 측면 결정화(MILC)를 이용하여 결정화시킴에 의해 제조공정시간을 단축시킬 수 있고, 활성화 영역과 게이트 절연막 사이의 계면 특성을 향상시킬 수 있는 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그의 제조방법에 관한 것이다.
LCD, OLED 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 영역 및 드레인 영역에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스 영역, 드레인 영역 및 채널 영역을 형성하는 활성층(active layer)은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD) 방법을 사용하여 실리콘층을 증착시켜 형성된다.
그러나, CVD 등의 방법에 의하여 직접 기판에 증착된 실리콘층은 비정질(amorphous) 실리콘막으로서 낮은 전자 이동도(electron mobility)를 가진다. 박막 트랜지스터를 사용하는 디스플레이 장치가 빠른 동작 속도를 요하고 소형화됨에 따라 구동 IC의 집적도가 커지고 화소영역의 개구율이 감소되기 때문에 실리콘막의 전자 이동도를 높여 구동회로를 화소 TFT와 동시에 형성하고 개개의 화소 개구율을 높일 필요가 있다.
이러한 목적을 위하여 비정질 실리콘층을 열처리하여 높은 전자 이동도를 가지는 다결정 구조의 결정질 실리콘층으로 결정화하는 기술이 사용되고 있다. 박막 트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러 가지 방법이 제안되었다.
먼저, 고체상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘층을 기판을 형성하는 유리의 변형 온도인 600℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600℃ 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다.
엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금, 알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200℃ 정도의 저온에서도 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막 트랜지스터를 제조하였을 경우에 박막 트랜지스터의 활성층을 구성하는 결정질 실리콘 내에 금속이 잔류하여 특히 박막 트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다.
최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다(S.W. Lee & S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조).
이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 형상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300℃ 내지 500℃의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 기판의 손상 없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
MIC 및 MILC 현상을 이용하여 TFT를 구성하는 실리콘층을 결정화시키는 종래 방법은 절연 기판 상에 형성된 비정질 실리콘층을 포토리소그래피에 의하여 패터닝하여 활성층을 형성하고, 그후 활성층 위에 게이트 절연층 및 게이트 전극을 형성한다.
이어서, 게이트 전극을 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층에 소스 영역, 채널 영역 및 드레인 영역을 형성한 후, 소스 영역 및 드레인 영역에 부분적으로 MILC 소스 금속층을 형성한 상태에서 기판 전체를 300℃ 내지 500℃의 온도에서 어닐링하여 잔류된 금속층 바로 아래의 소스 및 드레인 영역은 MIC 현상에 의하여 결정화시키고 금속층이 덮혀 있지 않은(metal-offset) 소스 및 드레인 영역의 부분과 게이트 전극 아래의 채널 영역은 잔류된 금속층으로부터 유도되는 MILC 현상에 의하여 결정화를 유도한다.
상기한 MILC에 의해 채널 영역을 결정화하는 박막 트랜지스터 제조방법은 일반적으로 상부 게이트(top gate) 구조를 갖는 다결정 실리콘 박막트랜지스터 제조에 이용되고 있다. 현재 AM-LCD에 사용되는 비정질 실리콘 박막트랜지스터의 제조 공정은 활성화 영역의 빛에 의한 열화 현상 때문에, 대부분 하부 게이트(bottom gate) 구조로 제조되고 있다. 또한 모든 제조공정 기술들이 하부 게이트 구조를 갖는 박막 트랜지스터에 집중되어 있다.
종래 하부 게이트 구조를 갖는 다결정 박막 트랜지스터 제조방법을 설명하면 다음과 같다.
먼저, 투명 절연기판 상에 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막을 형성한 후, 상기 게이트 절연막 위에 비정질 실리콘을 증착하여 이를 활성층 패턴으로 패터닝 한 후 1차 레이저 어닐링에 의해 다결정 실리콘으로 결정화시킨다. 그후, 다결정 실리콘화된 활성층 전면에 n+ 실리콘층을 소오스 및 드레인 전극 패턴으로 패터닝하고 다시 2차 레이저 어닐링에 의해 n+ 실리콘층을 다결정 실리콘으로 결정화시킨 후, 소스 및 드레인 금속 전극을 형성함으로써 박막 트랜지스터를 제작한다.
이 경우 레이저 어닐링 공정이 두 번 이상 포함되기 때문에 공정시간이 많이 소비되는 단점이 있다. 또한, n+ 실리콘 층을 소스 및 드레인 전극 패턴으로 패터닝한 후 상기 비정질 실리콘과 같이 레이저 어닐링에 의해 다결정 실리콘으로 결정화시킬 경우, 소스 및 드레인 영역과 활성층 영역의 두께 차이에 의해 레이저의 파워 조절이 미세하게 이루어져야 하며 이러한 파워 조절이 미세하게 이루어지지 못하는 경우 그에 따른 표면거칠기가 심해질 수 있다.
또한, 일반적으로 비정질 실리콘의 레이저 어닐링에 의해 형성된 다결정실리콘은 표면에서 결정성장이 먼저 진행되어 게이트 절연막과의 계면을 이루는 하부 실리콘의 결정도가 떨어진다. 이 경우, 비정질 실리콘의 두께가 증가 될수록 이러한 경향이 심하다. 또한 레이저 조사를 하는 경우, 게이트 절연막에 낮은 에너지가 전달되어 이로 인해 산소나 수소의 결함이 증가될 수 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 하부 게이트 구조의 다결정 실리콘 박막트랜지스터를 제조할 때 활성화 영역 및 n+ 실리콘층을 금속유도 결정화(MIC)와 금속유도측면 결정화(MILC)를 이용하여 한번에 결정화시킴에 의해 결정화 공정시간을 크게 단축시켜 공정처리 비용을 절감할 수 있는 MILC를 이용한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 활성화 영역 및 n+ 실리콘층을 MIC와 MILC를 이용하여 결정화시킴에 의해 게이트 절연막에 영향을 주지 않으면서 활성화 영역과 게이트 절연막 사이의 계면을 이루는 하부 실리콘의 결정도를 높임에 의해 계면 특성을 향상시킬 수 있는 MILC를 이용한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 종래의 활성층과 n+ 실리콘층을 2회에 걸쳐 레이저 어닐링 방법으로 결정화함에 따라 야기되는 하부 게이트 구조를 갖는 다결정 박 막 트랜지스터의 제조 공정 및 제조된 박막 트랜지스터의 특성상 문제점을 기존의 공정을 크게 변경시키지 않고 제조가 이루어질 수 있는 MILC를 이용한 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공하는 데 있다.
본 발명의 일 특징에 따르면, 본 발명은 투명절연기판 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 연속적으로 형성하는 단계와; 상기 n+ 실리콘층과 비정질 실리콘층을 순차적으로 패터닝하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 정의하는 단계와; 상기 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 간격을 두고 형성하는 단계와; 상기 제1 및 제2 결정화 유도금속막을 식각 마스크로 사용하여 노출된 n+ 실리콘층과 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, n+ 실리콘층을 분리함에 의해 소스 영역 및 드레인 영역을 정의함과 동시에 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와; 상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키는 단계와; 상기 결정화된 소스 영역 및 드레인 영역 위에 각각 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
본 발명의 다른 특징에 따르면, 본 발명은 투명절연기판 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 연속적으로 형성하는 단계와; 상기 n+ 실리콘층 위에 결정화 유도금속막을 형성하는 단계와; 상기 결정화 유도금속막 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 금속막을 형성하는 단계와; 상기 금속막 위에 포토레지스트층을 형성한 후, 노광용 슬리트 마스크를 이용하여 상기 비정질 실리콘층에 대하여 활성화 영역을 형성하기 위한 제1식각 마스크를 형성하는 단계와; 상기 제1식각 마스크를 이용하여 순차적으로 노출되는 전극형성용 금속막과 결정화 유도금속막을 식각하여 제거하고, n+ 실리콘층과 비정질 실리콘층을 식각하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 형성하는 단계와; 상기 제1식 각 마스크를 처리하여 소스 및 드레인 전극을 형성하기 위한 제2식각 마스크를 형성하는 단계와; 상기 제2식각 마스크를 사용하여 전극형성용 금속막과 결정화 유도금속막을 식각하여, 소스 전극 및 드레인 전극과 서로 분리된 제1 및 제2 결정화 유도금속막을 형성하는 단계와; 상기 식각된 구조물을 마스크로 이용하여 노출된 n+ 실리콘층과 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, n+ 실리콘층을 분리시킴에 의해 소스 영역 및 드레인 영역을 정의함과 동시에 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와; 상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키는 단계와; 상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
본 발명의 또 다른 특징에 따르면, 본 발명은 투명절연기판 위에 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 결정화 유도금속막을 형성하는 단계와; 상기 결정화 유도금속막 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 형성하는 단계와; 상기 n+ 실리콘층 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 금속막을 형성하는 단계와; 상기 금속막 위에 포토레지스트층을 형성한 후, 노광용 슬리트 마스크를 이용하여 상기 활성화 영역을 형성하기 위한 제1식각 마스크를 형성하는 단계와; 상기 제1식각 마스크를 이용하여 순차적으로 노출되는 전극형성용 금속막과 n+ 실리콘층, 결정화 유도금속막 및 비정질 실리콘층을 식각하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 형성하는 단계와; 상기 제1식각 마스크를 처리하여 소스 및 드레인 전극을 형성하기 위한 제2식각 마스크를 형성하는 단계와; 상기 제2식각 마스크를 사용하여 전극형성용 금속막, n+ 실리콘층, 결정화 유도금속막 및 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, 소스 전극 및 드레인 전극과, n+ 실리콘층을 분리시킨 소스 영역 및 드레인 영역과, 서로 분리된 제1 및 제2 결정화 유도금속막과, 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와; 상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 상부 및 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키는 단계와; 상기 기판위에 층간 절연막 을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법을 제공한다.
상기 다결정 실리콘 박막 트랜지스터의 제조방법은, 상기 소스 전극 및 드레인 전극을 형성하는 단계 이전에 상기 제1 및 제2 결정화 유도금속막을 제거하는 단계를 더 포함하는 것도 가능하다.
또한, 상기 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 간격을 두고 형성하는 단계는, 상기 기판 전면에 포토레지스트를 도포하고, 소스 영역 및 드레인 영역에 대응하는 개구부를 형성하는 단계와; 상기 기판 전면에 결정화 유도금속막을 형성하는 단계와; 리프트 오프(lift-off) 방법에 의해 포토레지스트를 제거하여 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 잔류시키는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 본 발명은 투명절연기판과; 상기 투명절연기판 위에 아일랜드 형상으로 이루어진 게이트 전극과; 상기 게이트 전극이 형성된 투명절연기판의 상부면에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성되며 아일랜드 형상으로 이루어지고 다결정 실리콘으로 이루어진 활성화 영역과; 상기 활성화 영역의 양단부에 각각 형성되며, 이온이 도핑된 n+ 실리콘층으로 이루 어진 소스 영역 및 드레인 영역과; 상기 n+ 실리콘층의 소스 영역 및 드레인 영역 상부에 형성되어, 열처리시에 그 하측에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키기 위한 제1 및 제2 결정화 유도금속막과; 상기 제1 및 제2 결정화 유도금속막 위에 형성된 소스 전극 및 드레인 전극과; 상기 기판위에 형성된 층간 절연막과; 상기 층간 절연막의 접촉창을 통하여 드레인 전극에 연결된 화소전극을 포함하는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터를 제공한다.
본 발명의 또 다른 특징에 따르면, 본 발명은 투명절연기판과; 상기 투명절연기판 위에 형성되며 아일랜드 형상으로 이루어진 게이트 전극과; 상기 게이트 전극이 형성된 투명절연기판의 상부면에 형성된 게이트 절연막과; 상기 게이트 절연막 상에 형성되며 아일랜드 형상으로 이루어지고 이루어진 활성화 영역과; 상기 활성화 영역의 양단부 위에 각각 형성되며, 이온이 도핑된 n+ 실리콘층으로서 다결정 실리콘으로 이루어진 소스 영역 및 드레인 영역과; 상기 소스 영역 및 드레인 영역 위에 형성된 소스 전극 및 드레인 전극을 포함하는 다결정 실리콘 박막 트랜지스터에 있어서, 상기 다결정 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 활성화 영역은 상기 소스 영역 및 드레인 영역의 상부 또는 하부에 형성한 제1 및 제2 결정화 유도금속막을 이용한 MIC 결정화에 의해 비정질 실리콘이 결정화되고; 상기 소스 영역 및 드레인 영역 사이에 위치한 활성화 영역의 채널 영역은 MILC 결정화에 의해 비정질 실리콘이 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터를 제공한다.
이 경우, 상기 결정화 유도금속막은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 어느 하나로 이루어지고, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm 두께로 형성되는 것이 바람직하다.
상기한 바와 같이, 본 발명에서는 하부 게이트 구조를 갖는 다결정 박막 트랜지스터를 제조할 때, MIC 및 MILC를 이용하여 활성화 영역 및 소스/드레인 영역의 비정질 실리콘층을 동시에 결정화시킴에 의해 공정시간을 단축시킬 수 있을 뿐만 아니라, 게이트 절연막에 영향을 주지 않으면서, 활성화 영역과 게이트 절연막과의 계면을 이루는 하부 실리콘의 결정도를 높임에 의해 계면 특성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구체적 실시예를 설명한다.
도 1 내지 도 9는 본 발명의 바람직한 제1실시예에 따른 MIC 및 MILC 현상을 이용하여 하부 게이트 구조를 갖는 박막 트랜지스터를 제조하는 공정을 도시하는 공정 단면도이다.
먼저, 도 1과 같이 투명절연기판(11), 바람직하게는 버퍼층(도시되지 않음)이 형성된 유리기판 위에 금속막, 예를 들어, MoW, Al, 또는 힐록 방지를 위한 Al합금을 2000 내지 3000Å 두께로 증착하고 이를 패터닝하여 게이트 전극(12)을 형성한다.
그후, 상기 게이트 전극(12) 위에 연속적으로 게이트 절연막(13), 활성화 영역을 형성하는데 사용될 비정질 실리콘층(14) 및 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층(15)을 증착한다. 예를 들어, 상기 세 가지 박막, 즉 게이트 절연막(13), 비정질 실리콘층(14) 및 n+ 실리콘층(15)을 PECVD 진공 챔버의 진공을 깨지 않고(vacuum break) 각각 700~4000Å, 600~2000Å, 500~1000Å 두께로 연속 증착한다. 상기 게이트 절연막(13)은 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다.
이어서, 상기 n+ 실리콘층(15) 위에 결정화 유도금속막(16)을 예를 들어, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm, 예를들어 5nm 두께로 증착한다. 이 때, 적용 가능한 결정화 유도금속막(16)의 재료는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 주로 사용된다.
이 경우, 결정화 유도금속막(16)을 먼저 형성하고 n+ 실리콘층(14)을 그 후에 형성하는 경우에도 후술하는 바와 같이, 비정질 실리콘층(14) 및 n+ 실리콘층(15)을 결정질 실리콘으로 결정화시키는 데에는 차이가 없다. 그후, 상기 결정화 유도금속막(16) 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 도전성 재료, 예를 들어 금속막(17)을 증착한다.
그 후, 도 2와 같이 상기 금속막(17)의 상부에 포토레지스트(PR)층(21)을 증착하고, 도 3과 같이 노광용 슬리트 마스크(slit mask)(20)를 이용하여 노광을 실시한다. 상기 노광용 슬리트 마스크(20)는 중앙측에 2개의 슬리트(20a,20b)가 간격을 두고 형성되어 있고, 외측은 도 4와 같이 각각 비정질 실리콘층(14)과 n+ 실리콘층(15)을 패턴닝하여 활성화 영역을 정의하고, 소스 영역 및 드레인 영역을 정의하는 데 사용될 식각 마스크(22)를 형성하도록 크기가 설정된다.
노광을 실시하면 도 3과 같이 중앙부분은 2개의 슬리트(20a,20b)를 통하여 입사된 광이 난반사 및 크로스 링킹에 의해 2개의 슬리트(20a,20b)의 폭보다 더 넓게 노광이 이루어지게 된다. 도 3에서 부재번호 21a 및 21b는 노광이 이루어진 포토레지스트 부분을 가리킨다.
그 후 포토레지스트층(21)을 현상액에 넣어서 현상하면 노광된 포토레지스트 부분(21a,21b)은 제거되어 도 4와 같은 포토레지스트로 이루어진 활성화 영역 식각용 제1식각 마스크(22)가 얻어진다.
그 후 제1식각 마스크(22)를 이용하여 순차적으로 노출되는 전극형성용 금속 막(17)과 결정화 유도금속막(16)을 습식 식각방법으로 제거하고, 이어서 n+ 실리콘층(15)과 비정질 실리콘층(14)을 습식 또는 건식 식각으로 제거함에 의해 소스 영역 및 드레인 영역용 n+ 실리콘층(15a)과 활성화 영역(14a)이 얻어지게 된다.
이어서, 도 5와 같이, 포토레지스트로 이루어진 제1식각 마스크(22)를 중앙부의 전극형성용 금속막(17)이 노출될 때까지 오투 애싱(O2-ashing)하거나 또는 현상액에 담가서 과(over) 현상을 실시하게 되면 노출된 부분의 프로필을 유지하면서 식각이 이루어져서 소스 및 드레인 전극 형성을 위한 제2식각 마스크(23)가 얻어지게 된다.
그 후, 도 6과 같이, 제2식각 마스크(23)를 사용하여 먼저 습식 식각방법에 의해 전극형성용 금속막(17)과 결정화 유도금속막(16)을 식각하면, 노출된 전극형성용 금속막(17)과 결정화 유도금속막(16)이 제거되어 소스 전극(17a) 및 드레인 전극(17b)이 정의되고 동시에 서로 분리된 제1 및 제2 결정화 유도금속막(16a,16b)이 얻어지게 된다.
이어서, 상기 식각된 구조물을 마스크로 이용하여 건식 식각, 예를 들어 플라즈마 에칭에 의해 노출된 n+ 실리콘층(15a)과 활성화 영역(14a)의 상층 일부가 제거되도록 순차적으로 식각하면 n+ 실리콘층(15a)이 분리되어 소스 영역(15b) 및 드레인 영역(15c)이 정의되고, 중앙부에 채널 영역(14b)을 갖는 활성화 영역(14a)이 얻어지게 된다.
그 후, 300℃ 내지 500℃에서 1시간 내지 5시간 동안 열처리를 행하면 도 7과 같이, 제1 및 제2 결정화 유도금속막(16a,16b)의 하부에 위치한 비정질 상태의 n+ 실리콘으로 이루어진 소스 영역(15b) 및 드레인 영역(15c)과, 소스 영역(15b) 및 드레인 영역(15c)의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역(14a)은 MIC에 의해 결정화가 이루어지고, 소스 영역(15b) 및 드레인 영역(15c)의 내측에 위치한 비정질 실리콘으로 이루어진 채널 영역(14b)은 MILC에 의해 결정화가 이루어진다.
이어서, 도 8과 같이, 잔류 포토레지스트를 제거하고 층간 절연막(71)을 증착한다. 그 다음, 층간 절연막(71)의 일부를 식각하여 드레인 전극(17b)에 대한 접촉창(contact window)(71a)을 형성하고, 도 9와 같이 화소전극(81)을 형성한다.
상기한 바와 같이, 본 발명의 제1실시예에 따른 하부 게이트 구조를 갖는 박막트랜지스터 제조공정은 기존의 공정을 크게 변경시키지 않고 적용이 이루어질 수 있다.
또한, 종래에는 활성층과 n+ 실리콘층을 2회에 걸쳐 레이저 어닐링 방법으로 결정화함에 따라 결정화 시간이 길고 박막 트랜지스터의 특성상 바람직하지 못한 문제점을 안고 있으나, 본 발명에서는 활성화 영역(14a) 및 소스 영역(15b) 및 드레인 영역(15c)을 위한 n+ 실리콘층을 금속유도 결정화(MIC)과 금속유도 측면 결정화(MILC)를 이용하여 한번에 결정화시킴에 의해 결정화 공정시간을 크게 단축시켜 공정처리 비용을 절감할 수 있게 된다.
또한, 본 발명에서는 활성화 영역(14a) 및 n+ 실리콘층을 MIC와 MILC를 이용한 결정화, 즉 고상결정화 방법으로 결정화를 진행하는 것으로 직접적으로 게이트 절연막(13)에 열을 가하지 않으므로 게이트 절연막(13)에 영향을 주지 않게 된다.
더욱이, 본 발명의 결정화 방법에서는 활성화 영역(14a)과 게이트 절연막(13) 사이의 계면을 이루는 하부 실리콘의 결정도를 높임에 의해 계면 특성을 향상시킬 수 있게 된다.
이하에 도 10 내지 도 18을 참고하여 본 발명의 바람직한 제2실시예에 따른 하부 게이트 구조를 갖는 결정질실리콘 박막트랜지스터를 제조하는 공정을 설명한다.
제2실시예의 설명에 있어서, 제1실시예와 동일한 요소에 대하여는 동일한 부재번호를 부여하며, 이에 대하여는 상세한 설명을 생략한다.
먼저, 도 10과 같이 투명절연기판(11), 바람직하게는 버퍼층(도시되지 않음)이 형성된 유리기판 위에 금속막, 예를 들어, MoW, Al, 또는 힐록 방지를 위한 Al합금을 2000 내지 3000Å 두께로 증착하고 이를 패터닝하여 게이트 전극(12)을 형성한다.
그후, 상기 게이트 전극(12) 위에 연속적으로 게이트 절연막(13), 활성화 영역을 형성하는데 사용될 비정질 실리콘층(14) 및 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 비정질 상태의 n+ 실리콘층(15)을 증착한다. 예를 들어, 상기 세 가지 박막, 즉 게이트 절연막(13), 비정질 실리콘층(14) 및 n+ 실리콘 층(15)을 PECVD 진공 챔버의 진공을 깨지 않고(vacuum break) 각각 700~4000Å, 600~2000Å, 500~1000Å 두께로 연속 증착한다. 상기 게이트 절연막(13)은 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다.
그후, 도 11과 같이 활성화 영역 마스크(도시되지 않음)를 사용하여 n+ 실리콘층(15)과 비정질 실리콘층(14)을 습식 또는 건식 식각으로 제거함에 의해 소스 영역 및 드레인 영역용 n+ 실리콘층(15a)과 활성화 영역(14a)을 정의한다.
이어서, 도 12와 같이 기판(11) 전면에 포토레지스트(24)를 도포하고, 소스 영역 및 드레인 영역에 대응하는 한쌍의 개구부(24a)를 형성한다.
그후, 도 13과 같이 기판(11) 전면에 결정화 유도금속막(16)을 예를 들어, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm, 예를들어 5nm 두께로 증착한다. 이 때, 적용 가능한 결정화 유도금속막(16)의 재료는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 주로 사용된다.
그 후, 리프트 오프(lift-off) 방법에 의해 포토레지스트(24)를 제거하면, 도 14와 같이 서로 분리된 제1 및 제2 결정화 유도금속막(16a,16b)이 얻어지게 된다.
이어서, 도 15와 같이 서로 분리된 제1 및 제2 결정화 유도금속막(16a,16b)을 소스 영역 및 드레인 영역을 정의하기 위한 식각 마스크로 사용하여 건식 식각, 예를 들어 플라즈마 에칭에 의해 노출된 n+ 실리콘층(15a)과 활성화 영역(14a)의 상 층 일부가 제거되도록 순차적으로 식각하면, n+ 실리콘층(15a)이 분리되어 소스 영역(15b) 및 드레인 영역(15c)이 정의되고, 중앙부에 채널 영역(14b)을 갖는 활성화 영역(14a)이 얻어지게 된다.
그 후, 300℃ 내지 500℃에서 1시간 내지 5시간 동안 열처리를 행하면 도 16과 같이, 제1 및 제2 결정화 유도금속막(16a,16b)의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역(15b) 및 드레인 영역(15c)과, 소스 영역(15b) 및 드레인 영역(15c)의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역(14a)은 MIC에 의해 결정화가 이루어지고, 소스 영역(15b) 및 드레인 영역(15c)의 내측에 위치한 비정질 실리콘으로 이루어진 채널 영역(14b)은 MILC에 의해 결정화가 이루어진다.
이어서, 도 16과 같이, 제1 및 제2 결정화 유도금속막(16a,16b)을 제거하고, 소스 전극 및 드레인 전극을 형성하는데 사용될 도전성 재료, 예를 들어 금속막을 증착한 후, 이를 패터닝하여 각각 n+ 실리콘으로 이루어진 소스 영역(15b) 및 드레인 영역(15c)의 상부에 소스 전극(17a) 및 드레인 전극(17b)을 형성한다.
이 경우, 제1 및 제2 결정화 유도금속막(16a,16b)을 제거하지 않고 소스 전극(17a) 및 드레인 전극(17b)을 형성하는 것도 가능하다.
그후, 도 17과 같이, 층간 절연막(71)을 증착한 다음, 층간 절연막(71)의 일부를 식각하여 드레인 전극(17b)에 대한 접촉창(contact window)(71a)을 형성하고, 도 18과 같이 화소전극(81)을 형성한다.
상기한 바와 같이, 본 발명의 제2실시예에 따른 하부 게이트 구조를 갖는 박 막트랜지스터 제조공정도 기존의 제조공정을 크게 변경시키지 않고 적용이 이루어질 수 있다.
또한, 본 발명에서는 활성화 영역(14a) 및 소스 영역(15b) 및 드레인 영역(15c)을 위한 n+ 실리콘층을 금속유도 결정화(MIC)와 금속유도 측면 결정화(MILC)를 이용하여 한번에 결정화시킴에 의해 결정화 공정시간을 크게 단축시켜 공정처리 비용을 절감할 수 있고, 결정화를 진행할 때 직접적으로 게이트 절연막(13)에 열을 가하지 않으므로 게이트 절연막(13)에 영향을 주지 않으며, 활성화 영역(14a)과 게이트 절연막(13) 사이의 계면을 이루는 하부 실리콘의 결정도를 높임에 의해 계면 특성을 향상시킬 수 있게 된다.
본 발명의 다결정 실리콘 박막 트랜지스터 및 그의 제조방법은 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조에 적용되어 액정 디스플레이(Liquid Crystal Display; LCD), 유기발광다이오드(Organic Light Emitting Diode; OLED) 등의 디스플레이 장치에 사용되는 박막트랜지스터(Thin Film Transistor; TFT)에 적용 가능하며, 특히 박막트랜지스터의 소스, 드레인 및 채널을 형성하는 활성화 영역(active layer)이 결정질 실리콘(crystalline silicone)으로 형성된 박막 트랜지스터 및 그 제조 방법에 적용될 수 있다.
도 1 내지 도 9는 본 발명의 바람직한 제1실시예에 따른 하부 게이트 구조를 갖는 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 공정 단면도,
도 10 내지 도 18은 본 발명의 바람직한 제2실시예에 따른 하부 게이트 구조를 갖는 결정질실리콘 박막트랜지스터를 제조하는 공정을 도시하는 공정 단면도이다.
* 도면 내 주요부분에 대한 부호설명 *
11: 투명절연기판 12: 게이트 전극
13: 게이트 절연막 14: 비정질 실리콘층
14a: 활성화 영역 14b: 채널 영역
15,15a: n+ 실리콘층 16: 결정화 유도금속막
16a: 제1결정화 유도금속막 16b: 제2결정화 유도금속막
17: 금속막 17a: 소스 전극
17b: 드레인 전극 20: 슬리트 마스크
20a,20b: 슬리트 21a,21b: 노광된 PR 부분
22: 제1식각 마스크 23: 제2식각 마스크
24: 포토레지스트 24a: 개구부
71: 층간 절연막 71a: 접촉창
81: 화소전극
Claims (9)
- 투명절연기판 위에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 연속적으로 형성하는 단계와;상기 n+ 실리콘층과 비정질 실리콘층을 순차적으로 패터닝하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 정의하는 단계와;상기 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 간격을 두고 형성하는 단계와;상기 제1 및 제2 결정화 유도금속막을 식각 마스크로 사용하여 노출된 n+ 실리콘층과 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, n+ 실리콘층을 분리함에 의해 소스 영역 및 드레인 영역을 정의함과 동시에 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와;상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하 측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키는 단계와;상기 결정화된 소스 영역 및 드레인 영역 위에 각각 소스 전극 및 드레인 전극을 형성하는 단계와;상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 투명절연기판 위에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 연속적으로 형성하는 단계와;상기 n+ 실리콘층 위에 결정화 유도금속막을 형성하는 단계와;상기 결정화 유도금속막 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 금속막을 형성하는 단계와;상기 금속막 위에 포토레지스트층을 형성한 후, 노광용 슬리트 마스크를 이용하여 상기 비정질 실리콘층에 대하여 활성화 영역을 형성하기 위한 제1식각 마스 크를 형성하는 단계와;상기 제1식각 마스크를 이용하여 순차적으로 노출되는 전극형성용 금속막과 결정화 유도금속막을 식각하여 제거하고, n+ 실리콘층과 비정질 실리콘층을 식각하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 형성하는 단계와;상기 제1식각 마스크를 처리하여 소스 및 드레인 전극을 형성하기 위한 제2식각 마스크를 형성하는 단계와;상기 제2식각 마스크를 사용하여 전극형성용 금속막과 결정화 유도금속막을 식각하여, 소스 전극 및 드레인 전극과 서로 분리된 제1 및 제2 결정화 유도금속막을 형성하는 단계와;상기 식각된 구조물을 마스크로 이용하여 노출된 n+ 실리콘층과 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, n+ 실리콘층을 분리시킴에 의해 소스 영역 및 드레인 영역을 정의함과 동시에 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와;상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키는 단계와;상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 투명절연기판 위에 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 결정화 유도금속막을 형성하는 단계와;상기 결정화 유도금속막 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 형성하는 단계와;상기 n+ 실리콘층 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 금속막을 형성하는 단계와;상기 금속막 위에 포토레지스트층을 형성한 후, 노광용 슬리트 마스크를 이용하여 상기 활성화 영역을 형성하기 위한 제1식각 마스크를 형성하는 단계와;상기 제1식각 마스크를 이용하여 순차적으로 노출되는 전극형성용 금속막과 n+ 실리콘층, 결정화 유도금속막 및 비정질 실리콘층을 식각하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 형성하는 단계와;상기 제1식각 마스크를 처리하여 소스 및 드레인 전극을 형성하기 위한 제2식각 마스크를 형성하는 단계와;상기 제2식각 마스크를 사용하여 전극형성용 금속막, n+ 실리콘층, 결정화 유도금속막 및 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, 소스 전극 및 드레인 전극과, n+ 실리콘층을 분리시킨 소스 영역 및 드레인 영역과, 서로 분리된 제1 및 제2 결정화 유도금속막과, 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와;상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 상부 및 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키는 단계와;상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 소스 전극 및 드레인 전극을 형성하는 단계 이전에 상기 제1 및 제2 결정화 유도금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 결정화 유도금속막은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 어느 하나로 이루어지고, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm 두께로 형성되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 간격을 두고 형성하는 단계는,상기 기판 전면에 포토레지스트를 도포하고, 소스 영역 및 드레인 영역에 대응하는 개구부를 형성하는 단계와;상기 기판 전면에 결정화 유도금속막을 형성하는 단계와;리프트 오프(lift-off) 방법에 의해 포토레지스트를 제거하여 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법.
- 투명절연기판과;상기 투명절연기판 위에 아일랜드 형상으로 이루어진 게이트 전극과;상기 게이트 전극이 형성된 투명절연기판의 상부면에 형성된 게이트 절연막과;상기 게이트 절연막 상에 형성되며 아일랜드 형상으로 이루어지고 다결정 실리콘으로 이루어진 활성화 영역과;상기 활성화 영역의 양단부에 각각 형성되며, 이온이 도핑된 n+ 실리콘층으로 이루어진 소스 영역 및 드레인 영역과;상기 n+ 실리콘층의 소스 영역 및 드레인 영역 상부에 형성되어, 열처리시에 그 하측에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 MIC에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 MILC에 의해 결정화시키기 위한 제1 및 제2 결정화 유도금속막과;상기 제1 및 제2 결정화 유도금속막 위에 형성된 소스 전극 및 드레인 전극과;상기 기판위에 형성된 층간 절연막과;상기 층간 절연막의 접촉창을 통하여 드레인 전극에 연결된 화소전극을 포함하는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터.
- 투명절연기판과;상기 투명절연기판 위에 형성되며 아일랜드 형상으로 이루어진 게이트 전극과;상기 게이트 전극이 형성된 투명절연기판의 상부면에 형성된 게이트 절연막과;상기 게이트 절연막 상에 형성되며 아일랜드 형상으로 이루어지고 이루어진 활성화 영역과;상기 활성화 영역의 양단부 위에 각각 형성되며, 이온이 도핑된 n+ 실리콘층으로서 다결정 실리콘으로 이루어진 소스 영역 및 드레인 영역과;상기 소스 영역 및 드레인 영역 위에 형성된 소스 전극 및 드레인 전극을 포함하는 다결정 실리콘 박막 트랜지스터에 있어서,상기 다결정 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 활성화 영역은 상기 소스 영역 및 드레인 영역의 상부 또는 하부에 형성한 제1 및 제2 결정화 유도금속막을 이용한 MIC 결정화에 의해 비정질 실리콘이 결정화되고;상기 소스 영역 및 드레인 영역 사이에 위치한 활성화 영역의 채널 영역은 MILC 결정화에 의해 비정질 실리콘이 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터.
- 제8항 또는 제9항에 있어서, 상기 결정화 유도금속막은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389994B2 (en) | 2010-12-23 | 2013-03-05 | Seung Ki Joo | Polysilicon thin film transistor having trench type copper bottom gate structure and method of making the same |
| KR101255460B1 (ko) * | 2011-09-07 | 2013-04-16 | 호서대학교 산학협력단 | 다결정 실리콘 트랜지스터의 제조 방법 |
| KR101333796B1 (ko) * | 2012-11-30 | 2013-11-29 | 주승기 | 하부 게이트를 갖는 다결정 박막 트랜지스터의 제조방법 |
| WO2015199862A1 (en) * | 2014-06-24 | 2015-12-30 | Applied Materials, Inc. | A method of forming iii-v channel |
| US9406700B2 (en) | 2013-09-11 | 2016-08-02 | Samsung Display Co., Ltd. | Thin film transistors with oxide semiconductor having low resistance patterns with oxygen deficiencies |
| CN112420747A (zh) * | 2020-11-12 | 2021-02-26 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
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|---|---|---|---|---|
| KR100317640B1 (ko) * | 1999-05-21 | 2001-12-22 | 구본준, 론 위라하디락사 | 박막 트랜지스터 및 그 제조방법 |
| KR20020080864A (ko) * | 2001-04-18 | 2002-10-26 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터 액정표시장치의 제조방법 |
| KR100685402B1 (ko) * | 2004-09-21 | 2007-02-22 | 삼성에스디아이 주식회사 | 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법 |
-
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389994B2 (en) | 2010-12-23 | 2013-03-05 | Seung Ki Joo | Polysilicon thin film transistor having trench type copper bottom gate structure and method of making the same |
| KR101255460B1 (ko) * | 2011-09-07 | 2013-04-16 | 호서대학교 산학협력단 | 다결정 실리콘 트랜지스터의 제조 방법 |
| KR101333796B1 (ko) * | 2012-11-30 | 2013-11-29 | 주승기 | 하부 게이트를 갖는 다결정 박막 트랜지스터의 제조방법 |
| US9406700B2 (en) | 2013-09-11 | 2016-08-02 | Samsung Display Co., Ltd. | Thin film transistors with oxide semiconductor having low resistance patterns with oxygen deficiencies |
| US10090337B2 (en) | 2013-09-11 | 2018-10-02 | Samsung Display Co., Ltd. | Thin film transistor with a reaction layer creating oxygen vacancies in an oxide semiconductor |
| WO2015199862A1 (en) * | 2014-06-24 | 2015-12-30 | Applied Materials, Inc. | A method of forming iii-v channel |
| US9293523B2 (en) | 2014-06-24 | 2016-03-22 | Applied Materials, Inc. | Method of forming III-V channel |
| CN112420747A (zh) * | 2020-11-12 | 2021-02-26 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制备方法 |
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