JP2002299628A - 半導体薄膜、半導体装置、及びそれらの製造方法 - Google Patents
半導体薄膜、半導体装置、及びそれらの製造方法Info
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- JP2002299628A JP2002299628A JP2001098511A JP2001098511A JP2002299628A JP 2002299628 A JP2002299628 A JP 2002299628A JP 2001098511 A JP2001098511 A JP 2001098511A JP 2001098511 A JP2001098511 A JP 2001098511A JP 2002299628 A JP2002299628 A JP 2002299628A
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Abstract
(57)【要約】
【課題】 結晶性のシリコン膜や結晶性の異なる結晶性
シリコン膜を低温で選択的に形成し、半導体素子を生産
性よく提供すること。 【解決手段】 結晶性を抑制する層あるいは結晶性を促
進する層を選択的に形成し、一度の成膜工程による結晶
性の異なる結晶性シリコン膜の選択的形成、さらに、成
膜工程に結晶性の低い膜が除去される工程が含まれるこ
とにより、結晶性シリコン膜の選択的形成を行う。
シリコン膜を低温で選択的に形成し、半導体素子を生産
性よく提供すること。 【解決手段】 結晶性を抑制する層あるいは結晶性を促
進する層を選択的に形成し、一度の成膜工程による結晶
性の異なる結晶性シリコン膜の選択的形成、さらに、成
膜工程に結晶性の低い膜が除去される工程が含まれるこ
とにより、結晶性シリコン膜の選択的形成を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体工業におけ
る半導体薄膜素子、及びその製造方法に関するもので、
低温で溶融する基板の表面への、高性能半導体薄膜及び
それを用いた半導体素子の低温形成技術に関する。特
に、ガラス基板等の表面に作製される、アクティブマト
リックス方式の液晶ディスプレイ等に用いられる薄膜ト
ランジスタ（ＴＦＴ）及びその製造方法に関する。
る半導体薄膜素子、及びその製造方法に関するもので、
低温で溶融する基板の表面への、高性能半導体薄膜及び
それを用いた半導体素子の低温形成技術に関する。特
に、ガラス基板等の表面に作製される、アクティブマト
リックス方式の液晶ディスプレイ等に用いられる薄膜ト
ランジスタ（ＴＦＴ）及びその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリックス方式の液晶ディ
スプレイにおいて、用いられるＴＦＴとしては、各画素
をスイッチングするための画素トランジスタ、及び、表
示する画像情報に基づく制御信号を各画素トランジスタ
に送る周辺回路の高移動度制御トランジスタがある。従
来、この中で画素トランジスタについては、水素化非晶
質シリコン（ａ−Ｓｉ：Ｈ）を活性層としたＴＦＴが用
いられ、その製造方法としてはプラズマ化学的気相成長
法（ＰＣＶＤ）が適用されていた。このａ−Ｓｉ：Ｈ
ＴＦＴは、３００℃程度の基板温度で製造できるので、
安価な透光性ガラス基板が使用できる利点がある。しか
しながら、ｎ型のＴＦＴの移動度が1cm2/Vs以下と小さ
く、さらにｐ型のＴＦＴについては実用的な移動度が得
られず、周辺回路については、ＩＣチップとして作製し
たトランジスタを基板上に実装していた。
スプレイにおいて、用いられるＴＦＴとしては、各画素
をスイッチングするための画素トランジスタ、及び、表
示する画像情報に基づく制御信号を各画素トランジスタ
に送る周辺回路の高移動度制御トランジスタがある。従
来、この中で画素トランジスタについては、水素化非晶
質シリコン（ａ−Ｓｉ：Ｈ）を活性層としたＴＦＴが用
いられ、その製造方法としてはプラズマ化学的気相成長
法（ＰＣＶＤ）が適用されていた。このａ−Ｓｉ：Ｈ
ＴＦＴは、３００℃程度の基板温度で製造できるので、
安価な透光性ガラス基板が使用できる利点がある。しか
しながら、ｎ型のＴＦＴの移動度が1cm2/Vs以下と小さ
く、さらにｐ型のＴＦＴについては実用的な移動度が得
られず、周辺回路については、ＩＣチップとして作製し
たトランジスタを基板上に実装していた。
【０００３】一方、多結晶シリコン（poly-Si）を活性
層とするＴＦＴは、ｎ型，ｐ型ともに移動度が大きく、
周辺回路トランジスタにも適用できるという利点があ
る。しかし、通常poly-Siは、減圧ＣＶＤ法による成膜
など、600℃以上の高温の工程が必要であり、安価なガ
ラス基板が適用できないという課題があった。
層とするＴＦＴは、ｎ型，ｐ型ともに移動度が大きく、
周辺回路トランジスタにも適用できるという利点があ
る。しかし、通常poly-Siは、減圧ＣＶＤ法による成膜
など、600℃以上の高温の工程が必要であり、安価なガ
ラス基板が適用できないという課題があった。
【０００４】以上の様な課題に対しては、低温作製poly
-Si（低温poly-Si）技術の研究開発が、近年活発に行わ
れ、実用化が進められている。その技術として、a-Si:H
膜での吸収が極めて大きい紫外線領域の波長のエキシマ
レーザー光を、パルス状にa-Si:H膜に照射すること（Ｅ
ＬＡ：エキシマレーザーアニール法）により、急激に加
熱溶融・冷却させることで再結晶させて多結晶膜を製造
する方法（特許第2725669号等）が、一般的に用いられ
ている。
-Si（低温poly-Si）技術の研究開発が、近年活発に行わ
れ、実用化が進められている。その技術として、a-Si:H
膜での吸収が極めて大きい紫外線領域の波長のエキシマ
レーザー光を、パルス状にa-Si:H膜に照射すること（Ｅ
ＬＡ：エキシマレーザーアニール法）により、急激に加
熱溶融・冷却させることで再結晶させて多結晶膜を製造
する方法（特許第2725669号等）が、一般的に用いられ
ている。
【０００５】
【発明が解決しようとする課題】上記の技術を採用した
場合、ガラス基板が適用できる温度で、基板の全面に結
晶性シリコン膜を製造することは可能であるが、以下の
ような課題があった。
場合、ガラス基板が適用できる温度で、基板の全面に結
晶性シリコン膜を製造することは可能であるが、以下の
ような課題があった。
【０００６】すなわち、ＥＬＡによる結晶性半導体膜の
形成では、全て基板全面に対して行われる。例えば、液
晶ディスプレイに用いるＴＦＴの場合、各画素をスイッ
チングするための画素トランジスタと、この画素トラン
ジスタにデーター信号を供給する周辺回路のトランジス
タでは、必要な性能が異なる。例えば、画素トランジス
タでは、電界効果移動度（μ）が０．５〜１ｃｍ2／Ｖ
ｓ程度で十分であり、RGBを個別に発色させるフィール
ドシーケンシャル方式のような高速の駆動方法を適用し
た場合でも、１０ｃｍ2／Ｖｓ以下で十分である。これ
に対し、周辺回路のトランジスタでは、構成する回路や
ＴＦＴの構造・大きさにもよるが、少なくとも電界効果
移動度が約５０ｃｍ2／Ｖｓ以上であることが好まし
い。従って、従来技術では、基板全面に同じ結晶性・特
性の半導体膜を形成するため、必然的に高い特性が要求
される周辺回路部のＴＦＴで要求される膜質に合わせ
て、高品質の半導体膜を全面に形成しなければならず、
特性が要求されないスイッチングＴＦＴを構成する画素
部の領域、すなわち基板の９割以上の領域に対しても、
要求性能以上の特性の半導体膜が形成される，生産性や
歩留まりが悪いという課題があった。
形成では、全て基板全面に対して行われる。例えば、液
晶ディスプレイに用いるＴＦＴの場合、各画素をスイッ
チングするための画素トランジスタと、この画素トラン
ジスタにデーター信号を供給する周辺回路のトランジス
タでは、必要な性能が異なる。例えば、画素トランジス
タでは、電界効果移動度（μ）が０．５〜１ｃｍ2／Ｖ
ｓ程度で十分であり、RGBを個別に発色させるフィール
ドシーケンシャル方式のような高速の駆動方法を適用し
た場合でも、１０ｃｍ2／Ｖｓ以下で十分である。これ
に対し、周辺回路のトランジスタでは、構成する回路や
ＴＦＴの構造・大きさにもよるが、少なくとも電界効果
移動度が約５０ｃｍ2／Ｖｓ以上であることが好まし
い。従って、従来技術では、基板全面に同じ結晶性・特
性の半導体膜を形成するため、必然的に高い特性が要求
される周辺回路部のＴＦＴで要求される膜質に合わせ
て、高品質の半導体膜を全面に形成しなければならず、
特性が要求されないスイッチングＴＦＴを構成する画素
部の領域、すなわち基板の９割以上の領域に対しても、
要求性能以上の特性の半導体膜が形成される，生産性や
歩留まりが悪いという課題があった。
【０００７】また、従来技術でＴＦＴを作成する場合、
ＴＦＴ以外の領域に形成された結晶性のシリコン膜をエ
ッチング除去する工程が必要である、という課題があっ
た。
ＴＦＴ以外の領域に形成された結晶性のシリコン膜をエ
ッチング除去する工程が必要である、という課題があっ
た。
【０００８】本発明は、以上のような従来技術の課題を
解決し、必要な領域のみに品質の優れた結晶性シリコン
膜を形成し、必要とされる領域に応じた特性・信頼性を
有するＴＦＴを生産性よく提供することを目的とする。
解決し、必要な領域のみに品質の優れた結晶性シリコン
膜を形成し、必要とされる領域に応じた特性・信頼性を
有するＴＦＴを生産性よく提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体薄膜、半導体装置、及びそれら
の製造方法は、結晶成長を抑制する層を選択的に形成
し、前記基体上に、Ｓｉを主成分とし水素含有量が１０
ａｔｏｍ％以下の結晶性の異なる半導体薄膜を形成させ
るという手段を用いる。
め、本発明に係る半導体薄膜、半導体装置、及びそれら
の製造方法は、結晶成長を抑制する層を選択的に形成
し、前記基体上に、Ｓｉを主成分とし水素含有量が１０
ａｔｏｍ％以下の結晶性の異なる半導体薄膜を形成させ
るという手段を用いる。
【００１０】また、基体の表面もしくはその近傍に、結
晶成長を抑制する層及び、結晶成長を促進させる層を、
それぞれ選択的に形成し、前記基体上に、Ｓｉを主成分
とし水素含有量が１０ａｔｏｍ％以下の結晶性の異なる
半導体薄膜を形成させるという手段を用いる。
晶成長を抑制する層及び、結晶成長を促進させる層を、
それぞれ選択的に形成し、前記基体上に、Ｓｉを主成分
とし水素含有量が１０ａｔｏｍ％以下の結晶性の異なる
半導体薄膜を形成させるという手段を用いる。
【００１１】本発明の構成又は本発明方法において、異
なる結晶性の半導体薄膜をそれぞれ活性層とするという
構成によれば、例えばアクティブマトリックス回路基板
における周辺回路部ＴＦＴと画素部ＴＦＴの様に、要求
される特性の異なる半導体装置に適用できるため好まし
い。
なる結晶性の半導体薄膜をそれぞれ活性層とするという
構成によれば、例えばアクティブマトリックス回路基板
における周辺回路部ＴＦＴと画素部ＴＦＴの様に、要求
される特性の異なる半導体装置に適用できるため好まし
い。
【００１２】さらに、本発明に係る半導体薄膜、半導体
装置、及びそれらの製造方法は、全面に形成された半導
体薄膜を必要な場所のみに残すようにエッチングするこ
とを省くために、基体の表面もしくはその近傍に、結晶
成長を抑制する層あるいは結晶成長を促進する層を選択
的に形成した後、結晶性の半導体薄膜形成の工程に、結
晶成長を抑制する層上、あるいは結晶成長を促進する層
上以外に形成される薄膜がエッチングされる工程が含ま
れることにより、結晶成長を抑制する層上以外、あるい
は結晶成長を抑制する層上領域に、Ｓｉを主成分とし水
素含有量が１０ａｔｏｍ％以下の結晶性の半導体薄膜を
選択的に形成させるという手段を用いる。
装置、及びそれらの製造方法は、全面に形成された半導
体薄膜を必要な場所のみに残すようにエッチングするこ
とを省くために、基体の表面もしくはその近傍に、結晶
成長を抑制する層あるいは結晶成長を促進する層を選択
的に形成した後、結晶性の半導体薄膜形成の工程に、結
晶成長を抑制する層上、あるいは結晶成長を促進する層
上以外に形成される薄膜がエッチングされる工程が含ま
れることにより、結晶成長を抑制する層上以外、あるい
は結晶成長を抑制する層上領域に、Ｓｉを主成分とし水
素含有量が１０ａｔｏｍ％以下の結晶性の半導体薄膜を
選択的に形成させるという手段を用いる。
【００１３】また、基体の表面もしくはその近傍に、結
晶成長を抑制する層及び結晶成長を促進する層を選択的
に形成した後、結晶性の半導体薄膜形成の工程に、結晶
成長を抑制する層上に形成される薄膜がエッチングされ
る工程が含まれることにより、結晶成長を抑制する層上
以外の領域に、Ｓｉを主成分とし水素含有量が１０ａｔ
ｏｍ％以下の結晶性の半導体薄膜を選択的に形成させる
という手段を用いる。
晶成長を抑制する層及び結晶成長を促進する層を選択的
に形成した後、結晶性の半導体薄膜形成の工程に、結晶
成長を抑制する層上に形成される薄膜がエッチングされ
る工程が含まれることにより、結晶成長を抑制する層上
以外の領域に、Ｓｉを主成分とし水素含有量が１０ａｔ
ｏｍ％以下の結晶性の半導体薄膜を選択的に形成させる
という手段を用いる。
【００１４】本発明の構成又は本発明方法において、選
択的に形成された結晶性の半導体薄膜を活性層とすると
いう構成によれば、不必要な領域に形成された半導体膜
のエッチング除去という工程を追加することなく、ＴＦ
Ｔの様な半導体装置とすることができるため好ましい。
択的に形成された結晶性の半導体薄膜を活性層とすると
いう構成によれば、不必要な領域に形成された半導体膜
のエッチング除去という工程を追加することなく、ＴＦ
Ｔの様な半導体装置とすることができるため好ましい。
【００１５】本発明の構成又は本発明方法において、結
晶成長を抑制する層として、少なくともＢが含有される
という好ましい構成によれば、結晶成長の抑制を効果的
に行うことができる。
晶成長を抑制する層として、少なくともＢが含有される
という好ましい構成によれば、結晶成長の抑制を効果的
に行うことができる。
【００１６】本発明の構成又は本発明方法において、基
板上の一部もしくは全面に絶縁膜，導体膜の少なくとも
一種類以上を形成し、前記絶縁膜あるいは導体膜の上
に、結晶性の半導体薄膜を形成することで、安価なガラ
ス等の基板上に半導体装置を製造する場合に、ガラスな
どの基板からの不純物の影響等を低減するとともに、例
えばＴＦＴ等の半導体装置を目的に応じて多様に設計に
できるため好ましい。
板上の一部もしくは全面に絶縁膜，導体膜の少なくとも
一種類以上を形成し、前記絶縁膜あるいは導体膜の上
に、結晶性の半導体薄膜を形成することで、安価なガラ
ス等の基板上に半導体装置を製造する場合に、ガラスな
どの基板からの不純物の影響等を低減するとともに、例
えばＴＦＴ等の半導体装置を目的に応じて多様に設計に
できるため好ましい。
【００１７】本発明の発明者らは、所望の位置へ選択的
に結晶性の異なる半導体薄膜を、基体を構成するガラス
やプラスチック等の安価な基板が溶融しない温度条件で
作製し、特性の異なる半導体素子を集積した半導体装置
を容易に得る方法として、半導体薄膜の作製工程の前に
基板表面に結晶化を抑制する元素を基体表面或いはその
近傍に選択的に添加することが効果的であることを新た
に見いだして、本発明に至ったものである。また、結晶
化を抑制させる領域以外に対しては、結晶化を促進させ
る層を形成することで、特性の異なる半導体素子を集積
した半導体装置を提供する事が可能となること、さらに
結晶性の低い膜がエッチングされる条件で成膜すること
により、選択的に結晶性の半導体膜を形成することが可
能となることを新たに見いだしたことにより本発明に至
ったものである。
に結晶性の異なる半導体薄膜を、基体を構成するガラス
やプラスチック等の安価な基板が溶融しない温度条件で
作製し、特性の異なる半導体素子を集積した半導体装置
を容易に得る方法として、半導体薄膜の作製工程の前に
基板表面に結晶化を抑制する元素を基体表面或いはその
近傍に選択的に添加することが効果的であることを新た
に見いだして、本発明に至ったものである。また、結晶
化を抑制させる領域以外に対しては、結晶化を促進させ
る層を形成することで、特性の異なる半導体素子を集積
した半導体装置を提供する事が可能となること、さらに
結晶性の低い膜がエッチングされる条件で成膜すること
により、選択的に結晶性の半導体膜を形成することが可
能となることを新たに見いだしたことにより本発明に至
ったものである。
【００１８】本発明の半導体装置の製造方法により、所
望の領域に、必要な所望の結晶性を有する半導体薄膜を
形成し、特性の異なるＴＦＴの様な半導体素子を集積し
た液晶ディスプレイ等の半導体装置を、高い歩留まり及
び高い生産性で製造することができる。
望の領域に、必要な所望の結晶性を有する半導体薄膜を
形成し、特性の異なるＴＦＴの様な半導体素子を集積し
た液晶ディスプレイ等の半導体装置を、高い歩留まり及
び高い生産性で製造することができる。
【００１９】
【発明の実施の形態】以下、実施例を用いて本発明をさ
らに具体的に説明する。
らに具体的に説明する。
【００２０】図１は本発明に係る半導体薄膜、半導体装
置、及びそれらの製造方法の第１実施例として、結晶性
の半導体薄膜の形成方法の概略図である。まず、ガラス
等の基板１上に、常圧ＣＶＤ法等により酸化シリコンな
どの被膜２を５０〜４００ｎｍの膜厚で形成（図１
（ａ））する。なお、この被膜２の形成方法は、プラズ
マＣＶＤ法，蒸着法，減圧ＣＶＤ法、スパッタ法等，他
の手段でもよい。この被膜の表面に、フォトリソグラフ
ィーでパターニングしたレジスト３をマスクとし、Ｂ2
Ｈ6／Ｈ2を用いてプラズマドーピングを行った。プラズ
マドーピングは、ＥＣＲプラズマ源を用い、マイクロ波
パワー：１ｋＷ，基板ｒｆバイアス：１００Ｗで１分間
行った。この処理により、被膜２の表面に、Ｂの濃度が
１０21ｃｍ-3以上の高濃度層４が形成された（図１
（ｂ））。
置、及びそれらの製造方法の第１実施例として、結晶性
の半導体薄膜の形成方法の概略図である。まず、ガラス
等の基板１上に、常圧ＣＶＤ法等により酸化シリコンな
どの被膜２を５０〜４００ｎｍの膜厚で形成（図１
（ａ））する。なお、この被膜２の形成方法は、プラズ
マＣＶＤ法，蒸着法，減圧ＣＶＤ法、スパッタ法等，他
の手段でもよい。この被膜の表面に、フォトリソグラフ
ィーでパターニングしたレジスト３をマスクとし、Ｂ2
Ｈ6／Ｈ2を用いてプラズマドーピングを行った。プラズ
マドーピングは、ＥＣＲプラズマ源を用い、マイクロ波
パワー：１ｋＷ，基板ｒｆバイアス：１００Ｗで１分間
行った。この処理により、被膜２の表面に、Ｂの濃度が
１０21ｃｍ-3以上の高濃度層４が形成された（図１
（ｂ））。
【００２１】レジストマスクを除去・洗浄した後、この
被膜の表面に、誘導結合プラズマ（ＩＣＰ）を用いたプ
ラズマＣＶＤ装置内で、結晶性のシリコン膜の形成を行
う。成膜は、基板温度＝２００℃とし、２%ＳｉＨ4／Ｈ
2を用い、高周波パワー：５００Ｗ，基板バイアス：浮
遊電位で、結晶性のシリコン膜の形成を行った。この処
理により、結晶性の異なるシリコン膜５，６が、同一基
板上に一度の成膜工程により形成される（図１
（ｃ））。なお目的に応じ、条件を設定することによ
り、結晶性のシリコン膜の結晶性を、微結晶や多結晶に
する。なお成膜の条件は、プラズマの発生方法や、ガス
の濃度，放電電力，基板温度，基板間距離、基板バイア
ス等に応じて、適宜設定する。また、本実施例では、プ
ラズマの発生方法としてＩＣＰを記載しているが、ＥＣ
Ｒプラズマ，ヘリコン波プラズマ，表面波プラズマ，Ｖ
ＨＦプラズマ等のプラズマを用いてもよい。なお、成膜
時の基板温度を６００℃以下とすることでガラス等、さ
らに２００℃以下とすることでプラスチック等の安価な
基板の使用が可能となり好ましい。また、１００℃以上
とすることは、基板に吸着している水分等の不純物を除
去し、純度の高い半導体薄膜を作成することができため
好ましい。
被膜の表面に、誘導結合プラズマ（ＩＣＰ）を用いたプ
ラズマＣＶＤ装置内で、結晶性のシリコン膜の形成を行
う。成膜は、基板温度＝２００℃とし、２%ＳｉＨ4／Ｈ
2を用い、高周波パワー：５００Ｗ，基板バイアス：浮
遊電位で、結晶性のシリコン膜の形成を行った。この処
理により、結晶性の異なるシリコン膜５，６が、同一基
板上に一度の成膜工程により形成される（図１
（ｃ））。なお目的に応じ、条件を設定することによ
り、結晶性のシリコン膜の結晶性を、微結晶や多結晶に
する。なお成膜の条件は、プラズマの発生方法や、ガス
の濃度，放電電力，基板温度，基板間距離、基板バイア
ス等に応じて、適宜設定する。また、本実施例では、プ
ラズマの発生方法としてＩＣＰを記載しているが、ＥＣ
Ｒプラズマ，ヘリコン波プラズマ，表面波プラズマ，Ｖ
ＨＦプラズマ等のプラズマを用いてもよい。なお、成膜
時の基板温度を６００℃以下とすることでガラス等、さ
らに２００℃以下とすることでプラスチック等の安価な
基板の使用が可能となり好ましい。また、１００℃以上
とすることは、基板に吸着している水分等の不純物を除
去し、純度の高い半導体薄膜を作成することができため
好ましい。
【００２２】Ｂの表面高濃度層４上に形成されたシリコ
ン膜５、及びそれ以外の領域に形成された結晶性シリコ
ン膜６のラマンスペクトルを、図２に示す。図２から、
Ｂの表面高濃度層４上に形成されたシリコン膜５は、非
晶質成分の多い微結晶に近い薄膜であるのに対し、それ
以外の領域に形成された結晶性シリコン膜６は、非晶質
成分の少ない多結晶であることが確かめら、Ｂの表面高
濃度層４が結晶性の抑制層として作用し、同一基板上
に、結晶性の異なる薄膜を、一度に形成できることが確
かめられた。また、赤外吸収スペクトルの測定により、
得られた結晶性のシリコン膜の水素濃度は、５ａｔｏｍ
％と少ないことも確かめられた。なお、本発明で作製さ
れる半導体薄膜のように、膜中に含まれる水素が１０ａ
ｔｏｍ%以下であることは、作成する半導体膜及び半導
体装置の特性・信頼性の向上や、さらにレーザー再結晶
化等の高品質化が必要な場合に、脱水素処理が不要とな
るという利点がある。
ン膜５、及びそれ以外の領域に形成された結晶性シリコ
ン膜６のラマンスペクトルを、図２に示す。図２から、
Ｂの表面高濃度層４上に形成されたシリコン膜５は、非
晶質成分の多い微結晶に近い薄膜であるのに対し、それ
以外の領域に形成された結晶性シリコン膜６は、非晶質
成分の少ない多結晶であることが確かめら、Ｂの表面高
濃度層４が結晶性の抑制層として作用し、同一基板上
に、結晶性の異なる薄膜を、一度に形成できることが確
かめられた。また、赤外吸収スペクトルの測定により、
得られた結晶性のシリコン膜の水素濃度は、５ａｔｏｍ
％と少ないことも確かめられた。なお、本発明で作製さ
れる半導体薄膜のように、膜中に含まれる水素が１０ａ
ｔｏｍ%以下であることは、作成する半導体膜及び半導
体装置の特性・信頼性の向上や、さらにレーザー再結晶
化等の高品質化が必要な場合に、脱水素処理が不要とな
るという利点がある。
【００２３】本発明に係る半導体薄膜、半導体装置、及
びそれらの製造方法により、トップゲート型ＴＦＴのよ
うな薄膜半導体装置も、同様に生産性よく作成すること
が可能となる。図３は本発明に係る半導体薄膜、半導体
装置、及びそれらの製造方法における第２実施例とし
て、結晶性を向上させる層を選択的に形成した場合の半
導体薄膜形成及びトップゲート型ＴＦＴ作製の工程概略
図である。
びそれらの製造方法により、トップゲート型ＴＦＴのよ
うな薄膜半導体装置も、同様に生産性よく作成すること
が可能となる。図３は本発明に係る半導体薄膜、半導体
装置、及びそれらの製造方法における第２実施例とし
て、結晶性を向上させる層を選択的に形成した場合の半
導体薄膜形成及びトップゲート型ＴＦＴ作製の工程概略
図である。
【００２４】まず、ガラス等の基板７上に、常圧ＣＶＤ
法等により酸化シリコンなどの被膜８を５０〜４００ｎ
ｍの膜厚で形成する（図３（ａ））。なお、この被膜８
の形成方法は、プラズマＣＶＤ法，蒸着法，減圧ＣＶＤ
法、スパッタ法等，他の手段でもよい。この被膜の表面
に、フォトリソグラフィーでパターニングしたレジスト
９をマスクとし、Ｂ2Ｈ6／Ｈ2を用いてプラズマドーピ
ングを行った。プラズマドーピングは、ＥＣＲプラズマ
源を用い、マイクロ波パワー：１ｋＷ，基板ｒｆバイア
ス：１００Ｗで１分間行った。この処理により、被膜７
の表面に、Ｂの濃度が１０21ｃｍ-3以上の高濃度層１０
が形成される（図３（ｂ））。
法等により酸化シリコンなどの被膜８を５０〜４００ｎ
ｍの膜厚で形成する（図３（ａ））。なお、この被膜８
の形成方法は、プラズマＣＶＤ法，蒸着法，減圧ＣＶＤ
法、スパッタ法等，他の手段でもよい。この被膜の表面
に、フォトリソグラフィーでパターニングしたレジスト
９をマスクとし、Ｂ2Ｈ6／Ｈ2を用いてプラズマドーピ
ングを行った。プラズマドーピングは、ＥＣＲプラズマ
源を用い、マイクロ波パワー：１ｋＷ，基板ｒｆバイア
ス：１００Ｗで１分間行った。この処理により、被膜７
の表面に、Ｂの濃度が１０21ｃｍ-3以上の高濃度層１０
が形成される（図３（ｂ））。
【００２５】Ｂの高濃度層１０を形成し、レジスト９を
洗浄・除去した後、誘導結合プラズマ（ＩＣＰ）を用い
たプラズマＣＶＤ装置内で、結晶性のシリコン膜の成膜
を行う。成膜の条件は、基板温度＝２００℃とし、１%
ＳｉＨ4／Ｈ2を用い、高周波パワー：５００W，基板バ
イアス：浮遊電位とした。この条件下で結晶性の低いシ
リコンは、放電により発生した水素のラジカルやイオン
によりエッチングされるが、結晶性を抑制する層上以外
の領域に発生した結晶核を核として成長する結晶性のシ
リコン１１はエッチングされにくい。なお目的に応じ、
条件を設定することにより、結晶性のシリコン膜の結晶
性を、微結晶や多結晶にする。成膜の条件は、プラズマ
の発生方法や、ガスの濃度，放電電力，基板温度，基板
間距離、基板バイアス等に応じて、適宜設定する。形成
する結晶性シリコン膜１１の膜厚については、５ｎｍ以
上２００ｎｍ以下とすることにより、そのままＴＦＴの
活性層として適用できるため、その範囲に設定すること
が好ましい。また、本実施例では、プラズマの発生方法
としてＩＣＰを記載しているが、ＥＣＲプラズマ，ヘリ
コン波プラズマ，表面波プラズマ，ＶＨＦプラズマ等の
プラズマを用いてもよい。さらに、水素だけを用いて発
生したプラズマによりエッチングさせる処理と、結晶性
の膜を成長させる処理を交互に複数回行ってもよい。
洗浄・除去した後、誘導結合プラズマ（ＩＣＰ）を用い
たプラズマＣＶＤ装置内で、結晶性のシリコン膜の成膜
を行う。成膜の条件は、基板温度＝２００℃とし、１%
ＳｉＨ4／Ｈ2を用い、高周波パワー：５００W，基板バ
イアス：浮遊電位とした。この条件下で結晶性の低いシ
リコンは、放電により発生した水素のラジカルやイオン
によりエッチングされるが、結晶性を抑制する層上以外
の領域に発生した結晶核を核として成長する結晶性のシ
リコン１１はエッチングされにくい。なお目的に応じ、
条件を設定することにより、結晶性のシリコン膜の結晶
性を、微結晶や多結晶にする。成膜の条件は、プラズマ
の発生方法や、ガスの濃度，放電電力，基板温度，基板
間距離、基板バイアス等に応じて、適宜設定する。形成
する結晶性シリコン膜１１の膜厚については、５ｎｍ以
上２００ｎｍ以下とすることにより、そのままＴＦＴの
活性層として適用できるため、その範囲に設定すること
が好ましい。また、本実施例では、プラズマの発生方法
としてＩＣＰを記載しているが、ＥＣＲプラズマ，ヘリ
コン波プラズマ，表面波プラズマ，ＶＨＦプラズマ等の
プラズマを用いてもよい。さらに、水素だけを用いて発
生したプラズマによりエッチングさせる処理と、結晶性
の膜を成長させる処理を交互に複数回行ってもよい。
【００２６】なお、この成膜工程では、結晶性の異なる
半導体薄膜の水素によるエッチング速度の違いを積極的
に利用することにより、結晶性半導体薄膜の選択形成を
実現している。図４は、シリコン薄膜の結晶性と水素プ
ラズマによるエッチング速度の関係を示した図である。
シリコン薄膜の結晶性は、シリコン膜のラマンスペクト
ルにおける、非晶質成分（４８０ｃｍ-1付近のブロード
なピーク）のピーク強度（ｌa）と、結晶成分（５２０
ｃｍ-1付近のピーク）のピーク強度（ｌc）の比、ｌc／
ｌaで表している。ｌc／ｌaが大きいほど、結晶性が高
いことを示す。なお、エッチングは、成膜装置おいて、
水素１００％を用い、他の条件を成膜条件と同じにして
行った。このように、結晶性が高い膜ほどエッチング速
度が小さくなり、成膜条件を適切に設定することで、本
発明のように結晶性が異なる半導体膜が選択的に形成さ
れる状況にすると、所望の領域にのみ半導体膜を形成す
ることができる。
半導体薄膜の水素によるエッチング速度の違いを積極的
に利用することにより、結晶性半導体薄膜の選択形成を
実現している。図４は、シリコン薄膜の結晶性と水素プ
ラズマによるエッチング速度の関係を示した図である。
シリコン薄膜の結晶性は、シリコン膜のラマンスペクト
ルにおける、非晶質成分（４８０ｃｍ-1付近のブロード
なピーク）のピーク強度（ｌa）と、結晶成分（５２０
ｃｍ-1付近のピーク）のピーク強度（ｌc）の比、ｌc／
ｌaで表している。ｌc／ｌaが大きいほど、結晶性が高
いことを示す。なお、エッチングは、成膜装置おいて、
水素１００％を用い、他の条件を成膜条件と同じにして
行った。このように、結晶性が高い膜ほどエッチング速
度が小さくなり、成膜条件を適切に設定することで、本
発明のように結晶性が異なる半導体膜が選択的に形成さ
れる状況にすると、所望の領域にのみ半導体膜を形成す
ることができる。
【００２７】この成膜により、結晶性を抑制する層上以
外の領域に、結晶性のシリコン膜１１が選択的に形成さ
れる（図３（ｃ））。なお、結晶性を抑制させる層を例
えばアクティブマトリックスディスプレイの画素部が形
成される領域に形成し、成膜条件を適宜設定すること
で、画素部の領域にはμが１〜５程度のＴＦＴになりう
る結晶性のシリコン膜が形成され、周辺回路部には、数
１０以上のＴＦＴとなりうる結晶性の優れたシリコン膜
を形成することもできる。なお、必要に応じて、熱処理
や、周辺回路部のレーザー等による加熱を行い、結晶性
の調整を行っても良い。
外の領域に、結晶性のシリコン膜１１が選択的に形成さ
れる（図３（ｃ））。なお、結晶性を抑制させる層を例
えばアクティブマトリックスディスプレイの画素部が形
成される領域に形成し、成膜条件を適宜設定すること
で、画素部の領域にはμが１〜５程度のＴＦＴになりう
る結晶性のシリコン膜が形成され、周辺回路部には、数
１０以上のＴＦＴとなりうる結晶性の優れたシリコン膜
を形成することもできる。なお、必要に応じて、熱処理
や、周辺回路部のレーザー等による加熱を行い、結晶性
の調整を行っても良い。
【００２８】次いで、酸化シリコン膜などの絶縁層１２
を、５０〜３００ｎｍの膜厚で形成する。絶縁層１２の
形成方法は、スパッタ法，常圧ＣＶＤ、プラズマＣＶＤ
法，蒸着法，減圧ＣＶＤ法、プラズマ酸化法、ラジカル
酸化等、他の手段でもよい。また、絶縁膜としては、酸
化シリコンに限らず、窒化シリコン，酸化アルミ，酸化
タンタル，チタン酸ストロンチウム等の絶縁性材料や、
これらの積層膜を用いてもよい。
を、５０〜３００ｎｍの膜厚で形成する。絶縁層１２の
形成方法は、スパッタ法，常圧ＣＶＤ、プラズマＣＶＤ
法，蒸着法，減圧ＣＶＤ法、プラズマ酸化法、ラジカル
酸化等、他の手段でもよい。また、絶縁膜としては、酸
化シリコンに限らず、窒化シリコン，酸化アルミ，酸化
タンタル，チタン酸ストロンチウム等の絶縁性材料や、
これらの積層膜を用いてもよい。
【００２９】この後、Ｔｉ，Ｍｏ，Ｗ，Ａｌ，Ｔａ等か
らなる金属膜をスパッタ蒸着法により、５０〜３００ｎ
ｍの膜厚で形成し、フォトリソによりパターニングされ
たフォトレジストをマスクとして金属膜をエッチングす
ることにより、ゲート電極１３を形成する（図３
（ｄ））。なお、ゲート電極１３の材料としては金属に
限らず、透明導電膜やシリコン膜でもよい。
らなる金属膜をスパッタ蒸着法により、５０〜３００ｎ
ｍの膜厚で形成し、フォトリソによりパターニングされ
たフォトレジストをマスクとして金属膜をエッチングす
ることにより、ゲート電極１３を形成する（図３
（ｄ））。なお、ゲート電極１３の材料としては金属に
限らず、透明導電膜やシリコン膜でもよい。
【００３０】このゲート電極１３をマスクとして、不純
物を含むイオンを注入し、ソース／ドレイン領域１４と
なる不純物ドーピング層を形成する（図３（ｅ））。こ
のドーピング層の形成は、例えばｎ型層の形成では、水
素希釈５％ ＰＨ3をイオン源ガスとしたイオンドーピ
ングで行う。イオンドーピングを適用する場合の条件
は、加速電圧：５〜１００ｋＶ，総イオン注入量：１０
14〜１０16ｃｍ-2とする。これらの条件は、マスクの厚
さや、形成するドーピング層の厚さ等の構成により、適
宜最適な条件やガス濃度を選択する。また、ｐ型層の形
成では、イオン源ガスとして、水素希釈５％ Ｂ2Ｈ6等
を用いたイオンドーピングにより行う。なお、イオンド
ーピング法では、ドーパントとなる不純物と水素が同時
に注入されるため、水素による注入欠陥の補償や、活性
化・結晶化の促進が行われ、低い温度で低抵抗のドーピ
ング層が形成される。なお、本実施例において、注入さ
れる領域の絶縁層を除去してイオンの注入を行っている
が、注入される領域の表面にも絶縁層を残し、イオンの
注入を行ってもよい。その場合は、膜厚などの条件にも
よるが、イオンの加速電圧は、１０ｋＶ以上とすること
が好ましい。なお、ソース／ドレイン領域１４だけでな
く、必要に応じ、ＬＤＤ形成のドーピングや、チャンネ
ル部のドーピングを行う。なお、ドーピングの方法とし
ては、イオン注入やプラズマドーピングを行ってもよ
い。
物を含むイオンを注入し、ソース／ドレイン領域１４と
なる不純物ドーピング層を形成する（図３（ｅ））。こ
のドーピング層の形成は、例えばｎ型層の形成では、水
素希釈５％ ＰＨ3をイオン源ガスとしたイオンドーピ
ングで行う。イオンドーピングを適用する場合の条件
は、加速電圧：５〜１００ｋＶ，総イオン注入量：１０
14〜１０16ｃｍ-2とする。これらの条件は、マスクの厚
さや、形成するドーピング層の厚さ等の構成により、適
宜最適な条件やガス濃度を選択する。また、ｐ型層の形
成では、イオン源ガスとして、水素希釈５％ Ｂ2Ｈ6等
を用いたイオンドーピングにより行う。なお、イオンド
ーピング法では、ドーパントとなる不純物と水素が同時
に注入されるため、水素による注入欠陥の補償や、活性
化・結晶化の促進が行われ、低い温度で低抵抗のドーピ
ング層が形成される。なお、本実施例において、注入さ
れる領域の絶縁層を除去してイオンの注入を行っている
が、注入される領域の表面にも絶縁層を残し、イオンの
注入を行ってもよい。その場合は、膜厚などの条件にも
よるが、イオンの加速電圧は、１０ｋＶ以上とすること
が好ましい。なお、ソース／ドレイン領域１４だけでな
く、必要に応じ、ＬＤＤ形成のドーピングや、チャンネ
ル部のドーピングを行う。なお、ドーピングの方法とし
ては、イオン注入やプラズマドーピングを行ってもよ
い。
【００３１】次いで、層間絶縁膜となる絶縁膜１５を、
スパッタ法，常圧ＣＶＤ法，プラズマＣＶＤ法等によ
り、１００〜５００ｎｍの膜厚で形成し、ソース／ドレ
イン領域１４への電極コンタクトを取るために層間絶縁
膜１５を、フォトリソ・エッチングにより開孔し、ソー
ス／ドレイン電極１６を形成して、ＴＦＴが作製される
（図３（ｆ））。
スパッタ法，常圧ＣＶＤ法，プラズマＣＶＤ法等によ
り、１００〜５００ｎｍの膜厚で形成し、ソース／ドレ
イン領域１４への電極コンタクトを取るために層間絶縁
膜１５を、フォトリソ・エッチングにより開孔し、ソー
ス／ドレイン電極１６を形成して、ＴＦＴが作製される
（図３（ｆ））。
【００３２】図５は本発明に係る半導体薄膜、半導体装
置、及びそれらの製造方法における第３実施例として、
結晶性を向上させる層を選択的に形成した場合の半導体
薄膜形成及びトップゲート型ＴＦＴ作製の工程概略図で
ある。
置、及びそれらの製造方法における第３実施例として、
結晶性を向上させる層を選択的に形成した場合の半導体
薄膜形成及びトップゲート型ＴＦＴ作製の工程概略図で
ある。
【００３３】まず、ガラス等の基板１７上に、常圧ＣＶ
Ｄ法等により酸化シリコンなどの被膜１８を５０〜４０
０ｎｍの膜厚で形成する（第５図（ａ））。なお、この
被膜１８の形成方法は、プラズマＣＶＤ法，蒸着法，減
圧ＣＶＤ法、スパッタ法等，他の手段でもよい。この被
膜の表面に、レジスト１９をマスクとして、Ｎｉ，Ｆ
ｅ，Ｃｏ，Ｐｔや、Ｐｄ，Ｃｕ，Ａｕ，Ｉｎ，Ｓｎ，
Ｐ，Ａｓ，Ｓｂ，VIII族元素，IIIb族元素，IVb元素，V
b族元素、Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ａｇ等の薄
膜、あるいはこれらを含む結晶性を向上させる層２０
を、スパッタ型のイオン源を用いたプラズマドーピング
により形成（第５図（ｂ））する。なおこの結晶性を向
上させる層２０の形成にはスピンコートやスパッタ蒸着
等の方法も使用できる。この場合、リフトオフや形成後
のパターニングにより、結晶性を向上させる層２０を、
選択的に形成する。
Ｄ法等により酸化シリコンなどの被膜１８を５０〜４０
０ｎｍの膜厚で形成する（第５図（ａ））。なお、この
被膜１８の形成方法は、プラズマＣＶＤ法，蒸着法，減
圧ＣＶＤ法、スパッタ法等，他の手段でもよい。この被
膜の表面に、レジスト１９をマスクとして、Ｎｉ，Ｆ
ｅ，Ｃｏ，Ｐｔや、Ｐｄ，Ｃｕ，Ａｕ，Ｉｎ，Ｓｎ，
Ｐ，Ａｓ，Ｓｂ，VIII族元素，IIIb族元素，IVb元素，V
b族元素、Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ａｇ等の薄
膜、あるいはこれらを含む結晶性を向上させる層２０
を、スパッタ型のイオン源を用いたプラズマドーピング
により形成（第５図（ｂ））する。なおこの結晶性を向
上させる層２０の形成にはスピンコートやスパッタ蒸着
等の方法も使用できる。この場合、リフトオフや形成後
のパターニングにより、結晶性を向上させる層２０を、
選択的に形成する。
【００３４】結晶性を向上させる層を形成し、レジスト
を洗浄・除去した後、誘導結合プラズマ（ＩＣＰ）を用
いたプラズマＣＶＤ装置内で、結晶性のシリコン膜の成
膜を行う。成膜の条件は、基板温度＝２００℃とし、１
%ＳｉＨ4／Ｈ2を用い、高周波パワー：５００W，基板バ
イアス：浮遊電位とした。この条件下で、結晶性を向上
させる層上以外の領域に発生した結晶性のシリコンは、
水素のラジカルやイオンによりエッチングされやすい。
なお目的に応じ、条件を設定することにより、結晶性の
シリコン膜の結晶性を、微結晶や多結晶にする。成膜の
条件は、プラズマの発生方法や、ガスの濃度，放電電
力，基板温度，基板間距離，基板バイアス等に応じて、
適宜設定する。また、本実施例では、プラズマの発生方
法としてＩＣＰを記載しているが、ＥＣＲプラズマ，ヘ
リコン波プラズマ，表面波プラズマ，ＶＨＦプラズマ等
のプラズマを用いてもよい。さらに、水素だけを用いて
発生したプラズマによりエッチングさせる処理と、結晶
性の膜を成長させる処理を交互に複数回行ってもよい。
を洗浄・除去した後、誘導結合プラズマ（ＩＣＰ）を用
いたプラズマＣＶＤ装置内で、結晶性のシリコン膜の成
膜を行う。成膜の条件は、基板温度＝２００℃とし、１
%ＳｉＨ4／Ｈ2を用い、高周波パワー：５００W，基板バ
イアス：浮遊電位とした。この条件下で、結晶性を向上
させる層上以外の領域に発生した結晶性のシリコンは、
水素のラジカルやイオンによりエッチングされやすい。
なお目的に応じ、条件を設定することにより、結晶性の
シリコン膜の結晶性を、微結晶や多結晶にする。成膜の
条件は、プラズマの発生方法や、ガスの濃度，放電電
力，基板温度，基板間距離，基板バイアス等に応じて、
適宜設定する。また、本実施例では、プラズマの発生方
法としてＩＣＰを記載しているが、ＥＣＲプラズマ，ヘ
リコン波プラズマ，表面波プラズマ，ＶＨＦプラズマ等
のプラズマを用いてもよい。さらに、水素だけを用いて
発生したプラズマによりエッチングさせる処理と、結晶
性の膜を成長させる処理を交互に複数回行ってもよい。
【００３５】この成膜により、結晶性を向上させる層２
０上に、結晶性のシリコン膜２１が選択的に形成される
（図５（ｃ））。なお、結晶性を向上させる層２０を例
えばアクティブマトリックスディスプレイの周辺回路が
形成される領域に形成し、成膜条件を適宜設定すること
で、画素部の領域にはμが１０以下のＴＦＴになりうる
結晶性のシリコン膜が形成され、周辺回路部には、数１
０以上のＴＦＴとなりうる結晶性の優れたシリコン膜が
形成される。この場合、基板全面にシリコン膜が形成さ
れるため、ＴＦＴ以外の領域のシリコン膜をエッチング
除去する工程を加える。また、ＴＦＴが形成される領域
以外に、Ｂの様な結晶性を抑制させる層を形成し、ＴＦ
Ｔが形成される領域以外に形成される結晶性の低い膜
が、成膜時にエッチングされる条件を設定することによ
り、ＴＦＴが形成される領域以外にシリコン膜が形成さ
れない構成をとることもできる。なお、必要に応じて、
熱処理や、周辺回路部のレーザー等による加熱を行い、
結晶性の調整を行っても良い。
０上に、結晶性のシリコン膜２１が選択的に形成される
（図５（ｃ））。なお、結晶性を向上させる層２０を例
えばアクティブマトリックスディスプレイの周辺回路が
形成される領域に形成し、成膜条件を適宜設定すること
で、画素部の領域にはμが１０以下のＴＦＴになりうる
結晶性のシリコン膜が形成され、周辺回路部には、数１
０以上のＴＦＴとなりうる結晶性の優れたシリコン膜が
形成される。この場合、基板全面にシリコン膜が形成さ
れるため、ＴＦＴ以外の領域のシリコン膜をエッチング
除去する工程を加える。また、ＴＦＴが形成される領域
以外に、Ｂの様な結晶性を抑制させる層を形成し、ＴＦ
Ｔが形成される領域以外に形成される結晶性の低い膜
が、成膜時にエッチングされる条件を設定することによ
り、ＴＦＴが形成される領域以外にシリコン膜が形成さ
れない構成をとることもできる。なお、必要に応じて、
熱処理や、周辺回路部のレーザー等による加熱を行い、
結晶性の調整を行っても良い。
【００３６】次いで、酸化シリコン膜などの絶縁層２２
を、５０〜３００ｎｍの膜厚で形成する。絶縁層２２の
形成方法は、スパッタ法，常圧ＣＶＤ、プラズマＣＶＤ
法，蒸着法，減圧ＣＶＤ法、プラズマ酸化法、ラジカル
酸化等、他の手段でもよい。また、絶縁膜としては、酸
化シリコンに限らず、窒化シリコン，酸化アルミ，酸化
タンタル，チタン酸ストロンチウム等の絶縁性材料や、
これらの積層膜を用いてもよい。
を、５０〜３００ｎｍの膜厚で形成する。絶縁層２２の
形成方法は、スパッタ法，常圧ＣＶＤ、プラズマＣＶＤ
法，蒸着法，減圧ＣＶＤ法、プラズマ酸化法、ラジカル
酸化等、他の手段でもよい。また、絶縁膜としては、酸
化シリコンに限らず、窒化シリコン，酸化アルミ，酸化
タンタル，チタン酸ストロンチウム等の絶縁性材料や、
これらの積層膜を用いてもよい。
【００３７】この後、Ｔｉ，Ｍｏ，Ｗ，Ａｌ，Ｔａ等か
らなる金属膜をスパッタ蒸着法により、５０〜３００ｎ
ｍの膜厚で形成し、フォトリソによりパターニングされ
たフォトレジストをマスクとして金属膜をエッチングす
ることにより、ゲート電極２３を形成する（図５
（ｄ））。なお、ゲート電極１４の材料としては金属に
限らず、透明導電膜やシリコン膜でもよい。
らなる金属膜をスパッタ蒸着法により、５０〜３００ｎ
ｍの膜厚で形成し、フォトリソによりパターニングされ
たフォトレジストをマスクとして金属膜をエッチングす
ることにより、ゲート電極２３を形成する（図５
（ｄ））。なお、ゲート電極１４の材料としては金属に
限らず、透明導電膜やシリコン膜でもよい。
【００３８】このゲート電極１４をマスクとして、不純
物を含むイオンを注入し、ソース／ドレイン領域１５と
なる不純物ドーピング層２４を形成する（図５
（ｅ））。このドーピング層の形成は、例えばｎ型層の
形成では、水素希釈５％ ＰＨ3をイオン源ガスとした
イオンドーピングで行う。イオンドーピングを適用する
場合の条件は、加速電圧：５〜１００ｋＶ，総イオン注
入量：１０14〜１０16ｃｍ-2とする。これらの条件は、
マスクの厚さや、形成するドーピング層の厚さ等の構成
により、適宜最適な条件やガス濃度を選択する。また、
ｐ型層の形成では、イオン源ガスとして、水素希釈５％
Ｂ2Ｈ6等を用いたイオンドーピングにより行う。な
お、イオンドーピング法では、ドーパントとなる不純物
と水素が同時に注入されるため、水素による注入欠陥の
補償や、活性化・結晶化の促進が行われ、低い温度で低
抵抗のドーピング層が形成される。なお、本実施例にお
いて、注入される領域の絶縁層を除去してイオンの注入
を行っているが、注入される領域の表面にも絶縁層を残
し、イオンの注入を行ってもよい。その場合は、膜厚な
どの条件にもよるが、イオンの加速電圧は、１０ｋＶ以
上とすることが好ましい。なお、ソース／ドレイン領域
２４だけでなく、必要に応じ、ＬＤＤ形成のドーピング
や、チャンネル部のドーピングを行う。なお、ドーピン
グの方法としては、イオン注入やプラズマドーピングを
行ってもよい。
物を含むイオンを注入し、ソース／ドレイン領域１５と
なる不純物ドーピング層２４を形成する（図５
（ｅ））。このドーピング層の形成は、例えばｎ型層の
形成では、水素希釈５％ ＰＨ3をイオン源ガスとした
イオンドーピングで行う。イオンドーピングを適用する
場合の条件は、加速電圧：５〜１００ｋＶ，総イオン注
入量：１０14〜１０16ｃｍ-2とする。これらの条件は、
マスクの厚さや、形成するドーピング層の厚さ等の構成
により、適宜最適な条件やガス濃度を選択する。また、
ｐ型層の形成では、イオン源ガスとして、水素希釈５％
Ｂ2Ｈ6等を用いたイオンドーピングにより行う。な
お、イオンドーピング法では、ドーパントとなる不純物
と水素が同時に注入されるため、水素による注入欠陥の
補償や、活性化・結晶化の促進が行われ、低い温度で低
抵抗のドーピング層が形成される。なお、本実施例にお
いて、注入される領域の絶縁層を除去してイオンの注入
を行っているが、注入される領域の表面にも絶縁層を残
し、イオンの注入を行ってもよい。その場合は、膜厚な
どの条件にもよるが、イオンの加速電圧は、１０ｋＶ以
上とすることが好ましい。なお、ソース／ドレイン領域
２４だけでなく、必要に応じ、ＬＤＤ形成のドーピング
や、チャンネル部のドーピングを行う。なお、ドーピン
グの方法としては、イオン注入やプラズマドーピングを
行ってもよい。
【００３９】次いで、層間絶縁膜となる絶縁膜２５を、
スパッタ法，常圧ＣＶＤ法，プラズマＣＶＤ法等によ
り、１００〜５００ｎｍの膜厚で形成し、ソース／ドレ
イン領域２４への電極コンタクトを取るために層間絶縁
膜２５を、フォトリソ・エッチングにより開孔し、ソー
ス／ドレイン電極２６を形成して、ＴＦＴが作製される
（図５（ｅ））。
スパッタ法，常圧ＣＶＤ法，プラズマＣＶＤ法等によ
り、１００〜５００ｎｍの膜厚で形成し、ソース／ドレ
イン領域２４への電極コンタクトを取るために層間絶縁
膜２５を、フォトリソ・エッチングにより開孔し、ソー
ス／ドレイン電極２６を形成して、ＴＦＴが作製される
（図５（ｅ））。
【００４０】
【発明の効果】以上説明したように、ガラス基板が適用
できる温度範囲で、結晶性の異なる半導体薄膜の形成
や、結晶性の半導体薄膜の選択形成を、一度の半導体薄
膜の成膜工程により行えるとともに、それを用いた薄膜
半導体装置を作製することができる。従って、アクティ
ブマトリックス方式の液晶ディスプレイ等のように大面
積ガラス基板に薄膜トランジスタを作製する場合におい
ても、必要に応じた特性の半導体装置を必要な領域に形
成することができ、生産性よく作製することが可能とな
る。
できる温度範囲で、結晶性の異なる半導体薄膜の形成
や、結晶性の半導体薄膜の選択形成を、一度の半導体薄
膜の成膜工程により行えるとともに、それを用いた薄膜
半導体装置を作製することができる。従って、アクティ
ブマトリックス方式の液晶ディスプレイ等のように大面
積ガラス基板に薄膜トランジスタを作製する場合におい
ても、必要に応じた特性の半導体装置を必要な領域に形
成することができ、生産性よく作製することが可能とな
る。
【００４１】異なる結晶性の半導体薄膜をそれぞれ活性
層とするという構成によれば、例えばアクティブマトリ
ックス回路基板における周辺回路部ＴＦＴと画素部ＴＦ
Ｔの様に、要求される特性の異なる半導体装置に適用で
きる。
層とするという構成によれば、例えばアクティブマトリ
ックス回路基板における周辺回路部ＴＦＴと画素部ＴＦ
Ｔの様に、要求される特性の異なる半導体装置に適用で
きる。
【００４２】また、選択的に形成された結晶性の半導体
薄膜を活性層とするという構成によれば、不必要な領域
に形成された半導体膜のエッチング除去という工程を追
加することなく、ＴＦＴの様な半導体装置とすることが
できる。
薄膜を活性層とするという構成によれば、不必要な領域
に形成された半導体膜のエッチング除去という工程を追
加することなく、ＴＦＴの様な半導体装置とすることが
できる。
【００４３】結晶成長を抑制する層として、少なくとも
Ｂが含有されるという構成によれば、結晶成長の抑制を
効果的に行うことができる。
Ｂが含有されるという構成によれば、結晶成長の抑制を
効果的に行うことができる。
【００４４】また、本発明の構成又は本発明方法におい
て、基板上の一部もしくは全面に絶縁膜，導体膜の少な
くとも一種類以上を形成し、前記絶縁膜あるいは導体膜
の上に、結晶性の半導体薄膜を形成することで、安価な
ガラス等の基板上に半導体装置を製造する場合に、ガラ
スなどの基板からの不純物の影響等を低減するととも
に、例えばＴＦＴ等の半導体装置を目的に応じて多様に
設計にできるため好ましい。
て、基板上の一部もしくは全面に絶縁膜，導体膜の少な
くとも一種類以上を形成し、前記絶縁膜あるいは導体膜
の上に、結晶性の半導体薄膜を形成することで、安価な
ガラス等の基板上に半導体装置を製造する場合に、ガラ
スなどの基板からの不純物の影響等を低減するととも
に、例えばＴＦＴ等の半導体装置を目的に応じて多様に
設計にできるため好ましい。
【図１】本発明に係る半導体薄膜、半導体装置、及びそ
れらの製造方法における第１実施例の工程概略図
れらの製造方法における第１実施例の工程概略図
【図２】本発明に係る半導体薄膜、半導体装置、及びそ
れらの製造方法における第１実施例で作製した結晶性シ
リコン膜のラマンスペクトルを示す図
れらの製造方法における第１実施例で作製した結晶性シ
リコン膜のラマンスペクトルを示す図
【図３】本発明に係る半導体薄膜、半導体装置、及びそ
れらの製造方法における第２実施例の工程概略図
れらの製造方法における第２実施例の工程概略図
【図４】シリコン膜の結晶性と水素によるエッチング速
度を示す図
度を示す図
【図５】本発明に係る半導体薄膜、半導体装置、及びそ
れらの製造方法における第３実施例の工程概略図
れらの製造方法における第３実施例の工程概略図
１ 基板 ２ 被膜 ３ レジスト ４ Ｂ注入層 ５ 結晶性の低いシリコン膜 ６ 結晶性の高いシリコン膜 ７ ガラス基板 ８ 絶縁膜 ９ レジスト １０ 結晶成長を抑制させる層 １１ 結晶性シリコン膜 １２ 絶縁膜 １３ ゲート電極 １４ ソース／ドレイン領域 １５ 層間絶縁膜 １６ ソース／ドレイン電極 １７ ガラス基板 １８ 絶縁膜 １９ レジスト ２０ 結晶成長を促進させる層 ２１ 結晶性シリコン膜 ２２ 絶縁膜 ２３ ゲート電極 ２４ ソース／ドレイン領域 ２５ 層間絶縁膜 ２６ ソース／ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 29/78 ６１８Ａ ５Ｆ１１０ 21/205 ６１２Ｂ ６１８Ｇ ６２６Ｃ ６２７Ｇ (72)発明者 後藤 真志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西谷 幹彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA25 JA34 JA37 JA41 JB57 KA04 KA10 KB24 KB25 MA05 MA07 MA08 MA13 MA18 MA27 MA28 MA30 NA29 4G075 AA24 BA02 BC01 BC02 BC04 BC06 BC07 BD14 CA02 CA25 CA26 CA47 CA51 DA02 FB06 FB12 4K030 AA06 AA17 BA29 BB03 BB04 BB12 CA06 FA01 JA06 LA15 5F045 AA08 AB02 AB32 AC01 AD06 AF07 BB12 DB01 HA01 5F052 AA02 CA10 DA02 DB03 EA11 EA15 FA06 HA07 JA01 5F110 AA16 AA17 AA30 BB02 CC02 DD02 DD13 EE03 EE04 EE07 EE09 FF01 FF02 FF03 FF09 FF25 FF27 FF28 FF29 FF30 FF32 GG02 GG06 GG13 GG16 GG25 GG32 GG33 GG34 GG45 GG46 GG51 GG52 GG57 GG60 HJ01 HJ04 HJ12 HJ13 HJ18 HM15 NN04 NN34 NN35 NN78 PP03 PP34 QQ11
Claims (34)
- 【請求項１】 基体の表面もしくはその近傍に、結晶成
長を抑制する層を選択的に形成し、前記基体上に、Ｓｉ
を主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性
の異なる半導体薄膜を形成させることを特徴とする半導
体装置。 - 【請求項２】 基体の表面もしくはその近傍に、結晶成
長を抑制する層及び、結晶成長を促進させる層を、それ
ぞれ選択的に形成し、前記基体上に、Ｓｉを主成分とし
水素含有量が１０ａｔｏｍ％以下の結晶性の異なる半導
体薄膜を形成させることを特徴とする半導体装置。 - 【請求項３】 異なる結晶性の半導体薄膜をそれぞれ活
性層とすることを特徴とする請求項１または請求項２に
記載の半導体装置。 - 【請求項４】 基体の表面もしくはその近傍に、結晶成
長を抑制する層を選択的に形成した後、結晶性の半導体
薄膜形成の工程に、前記結晶成長を抑制する層上に形成
される薄膜がエッチングされる工程が含まれることによ
り、前記結晶成長を抑制する層上以外の領域に、Ｓｉを
主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性の
半導体薄膜を選択的に形成させることを特徴とする半導
体装置。 - 【請求項５】 基体の表面もしくはその近傍に、結晶成
長を促進する層を選択的に形成した後、結晶性の半導体
薄膜形成の工程に、前記結晶成長を促進する層以外の領
域に形成される薄膜がエッチングされる工程が含まれる
ことにより、前記結晶成長を促進する層上に、Ｓｉを主
成分とし水素含有量が１０ａｔｏｍ％以下の結晶性の半
導体薄膜を選択的に形成させることを特徴とする半導体
装置。 - 【請求項６】 基体の表面もしくはその近傍に、結晶成
長を抑制する層及び結晶成長を促進する層を選択的に形
成した後、結晶性の半導体薄膜形成の工程に、前記結晶
成長を抑制する層上に形成される薄膜がエッチングされ
る工程が含まれることにより、前記結晶成長を抑制する
層上以外の領域に、Ｓｉを主成分とし水素含有量が１０
ａｔｏｍ％以下の結晶性の半導体薄膜を選択的に形成さ
せることを特徴とする半導体装置。 - 【請求項７】 選択的に形成された結晶性の半導体薄膜
を活性層とすることを特徴とする請求項４から請求項６
のいずれかに記載の半導体装置。 - 【請求項８】 結晶成長を抑制する層に、少なくともＢ
が含有されることを特徴とする請求項１から請求項７の
いずれかに記載の半導体装置。 - 【請求項９】 基体が、表面の一部もしくは全面に絶縁
膜，導体膜の少なくとも一種類以上の被膜が形成されて
いることを特徴とする請求項１から請求項８のいずれか
に記載の半導体装置。 - 【請求項１０】 基体の表面もしくはその近傍に、結晶
成長を抑制する層を選択的に形成し、前記基体上に、Ｓ
ｉを主成分とし水素含有量が１０ａｔｏｍ％以下の結晶
性の異なる半導体薄膜を形成させることを特徴とする半
導体装置の製造方法。 - 【請求項１１】 基体の表面もしくはその近傍に、結晶
成長を抑制する層及び、結晶成長を促進させる層を、そ
れぞれ選択的に形成し、前記基体上に、Ｓｉを主成分と
し水素含有量が１０ａｔｏｍ％以下の結晶性の異なる半
導体薄膜を形成させることを特徴とする半導体装置の製
造方法。 - 【請求項１２】 基体の表面もしくはその近傍に、結晶
成長を抑制する層を選択的に形成した後、結晶性の半導
体薄膜形成の工程に、前記結晶成長を抑制する層上に形
成される薄膜がエッチングされる工程が含まれることに
より、前記結晶成長を抑制する層上以外の領域に、Ｓｉ
を主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性
の半導体薄膜を選択的に形成させることを特徴とする半
導体装置の製造方法。 - 【請求項１３】 基体の表面もしくはその近傍に、結晶
成長を促進する層を選択的に形成した後、結晶性の半導
体薄膜形成の工程に、前記結晶成長を促進する層以外の
領域に形成される薄膜がエッチングされる工程が含まれ
ることにより、前記結晶成長を促進する層上に、Ｓｉを
主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性の
半導体薄膜を選択的に形成させることを特徴とする半導
体装置の製造方法。 - 【請求項１４】 基体の表面もしくはその近傍に、結晶
成長を抑制する層及び結晶成長を促進する層を選択的に
形成した後、結晶性の半導体薄膜形成の工程に、前記結
晶成長を抑制する層上に形成される薄膜がエッチングさ
れる工程が含まれることにより、前記結晶成長を抑制す
る層上以外の領域に、Ｓｉを主成分とし水素含有量が１
０ａｔｏｍ％以下の結晶性の半導体薄膜を選択的に形成
させることを特徴とする半導体装置の製造方法。 - 【請求項１５】 選択的に形成された結晶性の半導体薄
膜を活性層とすることを特徴とする請求項１２から請求
項１４のいずれかに記載の半導体装置の製造方法。 - 【請求項１６】 結晶成長を抑制する層に、少なくとも
Ｂが含有されることを特徴とする請求項１０から請求項
１５のいずれかに記載の半導体装置の製造方法。 - 【請求項１７】 基体が、表面の一部もしくは全面に絶
縁膜，導体膜の少なくとも一種類以上の被膜が形成され
ていることを特徴とする請求項１０から請求項１６のい
ずれかに記載の半導体装置の製造方法。 - 【請求項１８】 基体の表面もしくはその近傍に、結晶
成長を抑制する層を選択的に形成し、前記基体上に、Ｓ
ｉを主成分とし水素含有量が１０ａｔｏｍ％以下の結晶
性の異なる半導体薄膜を形成させることを特徴とする半
導体薄膜。 - 【請求項１９】 基体の表面もしくはその近傍に、結晶
成長を抑制する層及び、結晶成長を促進させる層を、そ
れぞれ選択的に形成し、前記基体上に、Ｓｉを主成分と
し水素含有量が１０ａｔｏｍ％以下の結晶性の異なる半
導体薄膜を形成させることを特徴とする半導体薄膜。 - 【請求項２０】 異なる結晶性の半導体薄膜をそれぞれ
活性層とすることを特徴とする請求項１または請求項２
に記載の半導体薄膜。 - 【請求項２１】 基体の表面もしくはその近傍に、結晶
成長を抑制する層を選択的に形成した後、結晶性の半導
体薄膜形成の工程に、前記結晶成長を抑制する層上に形
成される薄膜がエッチングされる工程が含まれることに
より、前記結晶成長を抑制する層上以外の領域に、Ｓｉ
を主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性
の半導体薄膜を選択的に形成させることを特徴とする半
導体薄膜。 - 【請求項２２】 基体の表面もしくはその近傍に、結晶
成長を促進する層を選択的に形成した後、結晶性の半導
体薄膜形成の工程に、前記結晶成長を促進する層以外の
領域に形成される薄膜がエッチングされる工程が含まれ
ることにより、前記結晶成長を促進する層上に、Ｓｉを
主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性の
半導体薄膜を選択的に形成させることを特徴とする半導
体薄膜。 - 【請求項２３】 基体の表面もしくはその近傍に、結晶
成長を抑制する層及び結晶成長を促進する層を選択的に
形成した後、結晶性の半導体薄膜形成の工程に、前記結
晶成長を抑制する層上に形成される薄膜がエッチングさ
れる工程が含まれることにより、前記結晶成長を抑制す
る層上以外の領域に、Ｓｉを主成分とし水素含有量が１
０ａｔｏｍ％以下の結晶性の半導体薄膜を選択的に形成
させることを特徴とする半導体薄膜。 - 【請求項２４】 選択的に形成された結晶性の半導体薄
膜を活性層とすることを特徴とする請求項２１から請求
項２３のいずれかに記載の半導体薄膜。 - 【請求項２５】 結晶成長を抑制する層に、少なくとも
Ｂが含有されることを特徴とする請求項１８から請求項
２４のいずれかに記載の半導体薄膜。 - 【請求項２６】 基体が、表面の一部もしくは全面に絶
縁膜，導体膜の少なくとも一種類以上の被膜が形成され
ていることを特徴とする請求項１８から請求項２５のい
ずれかに記載の半導体薄膜。 - 【請求項２７】 基体の表面もしくはその近傍に、結晶
成長を抑制する層を選択的に形成し、前記基体上に、Ｓ
ｉを主成分とし水素含有量が１０ａｔｏｍ％以下の結晶
性の異なる半導体薄膜を形成させることを特徴とする半
導体薄膜の製造方法。 - 【請求項２８】 基体の表面もしくはその近傍に、結晶
成長を抑制する層及び、結晶成長を促進させる層を、そ
れぞれ選択的に形成し、前記基体上に、Ｓｉを主成分と
し水素含有量が１０ａｔｏｍ％以下の結晶性の異なる半
導体薄膜を形成させることを特徴とする半導体薄膜の製
造方法。 - 【請求項２９】 基体の表面もしくはその近傍に、結晶
成長を抑制する層を選択的に形成した後、結晶性の半導
体薄膜形成の工程に、前記結晶成長を抑制する層上に形
成される薄膜がエッチングされる工程が含まれることに
より、前記結晶成長を抑制する層上以外の領域に、Ｓｉ
を主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性
の半導体薄膜を選択的に形成させることを特徴とする半
導体薄膜の製造方法。 - 【請求項３０】 基体の表面もしくはその近傍に、結晶
成長を促進する層を選択的に形成した後、結晶性の半導
体薄膜形成の工程に、前記結晶成長を促進する層以外の
領域に形成される薄膜がエッチングされる工程が含まれ
ることにより、前記結晶成長を促進する層上に、Ｓｉを
主成分とし水素含有量が１０ａｔｏｍ％以下の結晶性の
半導体薄膜を選択的に形成させることを特徴とする半導
体薄膜の製造方法。 - 【請求項３１】 基体の表面もしくはその近傍に、結晶
成長を抑制する層及び結晶成長を促進する層を選択的に
形成した後、結晶性の半導体薄膜形成の工程に、前記結
晶成長を抑制する層上に形成される薄膜がエッチングさ
れる工程が含まれることにより、前記結晶成長を抑制す
る層上以外の領域に、Ｓｉを主成分とし水素含有量が１
０ａｔｏｍ％以下の結晶性の半導体薄膜を選択的に形成
させることを特徴とする半導体薄膜の製造方法。 - 【請求項３２】 選択的に形成された結晶性の半導体薄
膜を活性層とすることを特徴とする請求項２９から請求
項３１のいずれかに記載の半導体薄膜の製造方法。 - 【請求項３３】 結晶成長を抑制する層に、少なくとも
Ｂが含有されることを特徴とする請求項２７から請求項
３２のいずれかに記載の半導体薄膜の製造方法。 - 【請求項３４】 基体が、表面の一部もしくは全面に絶
縁膜，導体膜の少なくとも一種類以上の被膜が形成され
ていることを特徴とする請求項２７から請求項３３のい
ずれかに記載の半導体薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098511A JP2002299628A (ja) | 2001-03-30 | 2001-03-30 | 半導体薄膜、半導体装置、及びそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098511A JP2002299628A (ja) | 2001-03-30 | 2001-03-30 | 半導体薄膜、半導体装置、及びそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299628A true JP2002299628A (ja) | 2002-10-11 |
Family
ID=18952156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098511A Pending JP2002299628A (ja) | 2001-03-30 | 2001-03-30 | 半導体薄膜、半導体装置、及びそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150143A (ja) * | 2005-11-30 | 2007-06-14 | Shimadzu Corp | 太陽電池の反射防止膜成膜方法、太陽電池および成膜装置 |
| JP2008540070A (ja) * | 2005-04-29 | 2008-11-20 | ユニバーシティー オブ ロチェスター | 超薄多孔質ナノスケール膜、その製造方法および使用 |
-
2001
- 2001-03-30 JP JP2001098511A patent/JP2002299628A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008540070A (ja) * | 2005-04-29 | 2008-11-20 | ユニバーシティー オブ ロチェスター | 超薄多孔質ナノスケール膜、その製造方法および使用 |
| JP2007150143A (ja) * | 2005-11-30 | 2007-06-14 | Shimadzu Corp | 太陽電池の反射防止膜成膜方法、太陽電池および成膜装置 |
| JP4715474B2 (ja) * | 2005-11-30 | 2011-07-06 | 株式会社島津製作所 | 太陽電池の反射防止膜成膜方法、および太陽電池反射防止膜成膜装置 |
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