KR20050096382A - 반도체 장치의 트렌지스터 형성 방법 - Google Patents
반도체 장치의 트렌지스터 형성 방법 Download PDFInfo
- Publication number
- KR20050096382A KR20050096382A KR1020040021563A KR20040021563A KR20050096382A KR 20050096382 A KR20050096382 A KR 20050096382A KR 1020040021563 A KR1020040021563 A KR 1020040021563A KR 20040021563 A KR20040021563 A KR 20040021563A KR 20050096382 A KR20050096382 A KR 20050096382A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- heat treatment
- gate pattern
- forming
- pattern
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 45
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 11
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 238000010438 heat treatment Methods 0.000 claims description 39
- 229910017052 cobalt Inorganic materials 0.000 claims description 23
- 239000010941 cobalt Substances 0.000 claims description 23
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 239000000243 solution Substances 0.000 claims description 11
- 229910019001 CoSi Inorganic materials 0.000 claims description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 238000011282 treatment Methods 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000009261 transgenic effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 claims description 2
- 125000003710 aryl alkyl group Chemical group 0.000 claims 1
- 238000011221 initial treatment Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 40
- 239000012535 impurity Substances 0.000 description 8
- 125000004429 atom Chemical group 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
Classifications
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B7/00—Barrages or weirs; Layout, construction, methods of, or devices for, making same
- E02B7/20—Movable barrages; Lock or dry-dock gates
- E02B7/40—Swinging or turning gates
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B7/00—Barrages or weirs; Layout, construction, methods of, or devices for, making same
- E02B7/20—Movable barrages; Lock or dry-dock gates
- E02B7/205—Barrages controlled by the variations of the water level; automatically functioning barrages
-
- E—FIXED CONSTRUCTIONS
- E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
- E02B—HYDRAULIC ENGINEERING
- E02B8/00—Details of barrages or weirs ; Energy dissipating devices carried by lock or dry-dock gates
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2201/00—Constructional elements; Accessories therefor
- E05Y2201/40—Motors; Magnets; Springs; Weights; Accessories therefor
- E05Y2201/50—Weights
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2600/00—Mounting or coupling arrangements for elements provided for in this subclass
- E05Y2600/10—Adjustable
- E05Y2600/30—Adjustment motion
- E05Y2600/32—Rotary motion
- E05Y2600/322—Rotary motion around a horizontal axis
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2900/00—Application of doors, windows, wings or fittings thereof
- E05Y2900/40—Application of doors, windows, wings or fittings thereof for gates
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Structural Engineering (AREA)
- Mechanical Engineering (AREA)
- Civil Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 장치의 트렌지스터 형성 방법가 개시된다. 기판 상에 게이트 패턴을 형성한 후, 상기 게이트 패턴을 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 게이트 패턴과 인접하는 기판 내에 얕은 접합 구조를 갖는 확산 영역이 형성된다. 그리고, 상기 게이트 패턴의 측벽에 스페이서를 형성한 후, 상기 게이트 패턴의 상부 표면과 기판의 활성 영역 표면에 금속 실리사이드막을 형성하고, 상기 금속 실리사이드가 형성된 기판에 이온 주입을 실시하여 상기 게이트 패턴과 인접하는 기판 내에 소스/드레인 패턴을 형성한다. 따라서, 접합 특성이 우수한 소스/드레인 패턴과 전기적 저항이 양호한 금속 실리사이드막의 형성이 가능하다.
Description
본 발명은 반도체 장치의 트렌지스터 형성 방법에 관한 것으로서, 보다 상세하게는 얕은 접합의 엘디디(LDD : lighted doped drain) 구조를 갖는 반도체 장치의 트렌지스터 형성 방법에 관한 것이다.
최근, 반도체 장치의 제조에서 로직 소자의 경우 게이트 패턴과 소스/드레인 패턴의 형성 부분에 선택적으로 실리사이드를 형성시킨다. 이는, 반도체 장치의 디자인룰(design rule)이 감소함에 따라 반도체 장치의 동작 속도를 향상시키기 위함이다.
상기 선택적 실리사이드를 형성하기 위한 종래의 방법은 다음과 같다. 먼저, 활성 영역과 비활성 영역으로 구분된 기판을 마련한다. 그리고, 상기 기판의 활성 영역 각각에 이온 주입을 실시하여 엔-웰과 피-웰을 형성한다. 이어서, 상기 기판의 활성 영역 상에 게이트 패턴을 형성하고, 상기 게이트 패턴을 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 게이트 패턴과 인접하는 기판에 얕은 접합을 갖는 확산 영역이 형성된다. 그리고, 상기 확산 영역의 형성을 위한 이온 주입에서 할로 이온 주입을 더 실시하기도 한다. 이어서, 상기 게이트 패턴의 측벽에 게이트 버퍼막과 게이트 스페이서를 형성한 후, 다시 이온 주입을 실시하여 상기 게이트 패턴과 인접하는 기판에 소스/드레인 패턴을 형성한다.
그리고, 상기 게이트 패턴을 포함하는 기판 상에 금속 실리사이드막을 형성하기 위한 금속 물질을 적층한 후, 열처리를 실시한다. 이에 따라, 상기 열처리에 의해 반응한 금속 물질은 금속 실리사이드막으로 형성된다. 이때, 상기 금속 실리사이드막은 게이트 패턴의 상부 표면과 소스/드레인 패턴이 형성된 기판 표면에 형성된다. 이와 같이, 상기 금속 실리사이드막을 형성하는 것은 쇼트 채널 효과와 기생 저항의 증가에 의해 반도체 장치의 동작 속도 등에 영향을 끼치는 요소를 다소 완화시키기 위함이다.
그리고, 상기 금속 실리사이드막의 형성에서 기판에 존재하는 실리콘 원자가 다량으로 소모되고, 후속의 열처리에서 실라사이드가 자체가 열화되는 상황이 빈번하게 발생한다. 그러나, 상기 금속 실리사이드막의 형성은 얕은 접합 구조를 갖는 소스/드레인 패턴에 직접적인 영향을 끼친다. 이는, 얕은 접합을 형성하기 위해 도핑된 불순물이 상기 금속 실리사이드막을 형성하는데 소모되기 때문이다.
이와 같이, 종래의 방법을 통한 금속 실리사이드막의 형성에서는 얕은 접합의 확산 영역에 지장을 끼치는 상황이 발생한다. 때문에, 반도체 장치의 전기적 신뢰도를 저하시키는 문제점이 있다.
본 발명의 목적은 반도체 장치의 트렌지스터 형성에 있어 얕은 접합의 확산 영역에 지장을 끼치지 않고도 용이하게 금속 실리사이드막을 형성할 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 트렌지스터 형성 방법은,
기판 상에 게이트 패턴을 형성하는 단계;
상기 게이트 패턴을 마스크로 사용한 이온 주입을 실시하여 상기 게이트 패턴과 인접하는 기판 내에 얕은 접합 구조를 갖는 확산 영역을 형성하는 단계;
상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;
상기 게이트 패턴의 상부 표면과 기판의 활성 영역 표면에 금속 실리사이드막을 형성하는 단계; 및
상기 금속 실리사이드막이 형성된 기판에 이온 주입을 실시하여 상기 게이트 패턴과 인접하는 기판 내에 소스/드레인 패턴을 형성하는 단계를 포함한다.
여기서, 상기 금속 실리사이드막은 코발트 실리사이드막인 것이 바람직하다. 때문에, 상기 코발트 실리사이드막의 형성은 상기 기판의 표면과 게이트 패턴의 측벽 및 표면 상에 코발트를 연속적으로 적층하는 단계와, 1차 열처리를 실시하여 상기 코발트를 CoSi로 상변환시키는 단계 및 2차 열처리를 실시하여 상기 CoSi를 CoSi2로 상변환시키는 단계를 포함한다.
이때, 상기 1차 열처리는 400 내지 500℃의 온도 분위기에서 30 내지 60초 동안 실시하는 것이 바람직하고, 상기 2차 열처리는 700 내지 800℃의 온도 분위기에서 20 내지 30초 동안 실시하는 것이 바람직하다. 아울러, 상기 2차 열처리의 온도 분위기는 상기 1차 열처리를 실시한 후 30 내지 50℃/sec의 속도로 승온시켜 형성하는 것이 바람직하다.
또한, 상기 코발트는 80 내지 150Å의 두께를 갖도록 적층하는 것이 바람직하고, 상기 코발트를 적층한 후, 캡핑막으로서 100 내지 300Å의 두께를 갖는 질화 티타늄막을 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고, 상기 1차 열처리를 실시한 후, 기판에 잔류하는 미반응 물질을 제거하기 위한 세정을 실시하는 단계를 더 포함하는 것이 바람직하다. 이때, 상기 세정은 45 내지 55℃의 온도 분위기에서 NH4OH, H2O2 및 H2O가 0.1 내지 0.3 : 0.8 내지 1.2 : 10으로 혼합된 용액을 사용하여 10 내지 15분 동안 1차 처리를 실시하는 단계 및 45 내지 55℃의 온도 분위기에서 NH4OH, H2O2 및 H2O가 0.8 내지 1.2 : 0.8 내지 1.2 : 5로 혼합된 용액을 사용하여 10 내지 15분 동안 2차 처리를 실시하는 단계를 포함하는 것이 바람직하다.
아울러, 상기 기판 상에 잔류하는 산화물을 제거하는 단계를 더 포함하는 것이 바람직하다. 이때, 상기 산화물의 제거는 희석된 HF 용액을 사용하여 60 내지 180초 동안 실시하는 것이 바람직하다.
그리고, 상기 소스/드레인 패턴은 아르제닉, 포스포러스 또는 보론을 주입하여 형성하는 것이 바람직하다. 구체적으로, 상기 아르제닉은 20 내지 30KeV의 에너지로 2.0E15 내지 5.0E15atoms/cm2의 도즈량을 갖도록 주입하고, 상기 포스포러스는 20 내지 40KeV의 에너지로 3.0E13 내지 5.0E14atoms/cm2의 도즈량을 갖도록 주입하고, 상기 보론은 3.0 내지 5.0KeV의 에너지로 2.0E15 내지 5.0E15atoms/cm2의 도즈량을 갖도록 주입하는 것이 바람직하다.
또한, 상기 소스/드레인 패턴을 형성한 후, 1 내지 15KeV의 에너지로 5.0E14 내지 5.0E15atoms/cm2의 도즈량을 갖도록 니트로겐을 주입하는 단계를 더 포함하는 것이 바람직하다. 그리고, 상기 금속 실리사이드막을 형성한 후, 열처리를 수행하는 단계를 더 포함하는 것이 바람직하다. 아울러, 상기 금속 실리사이드막과 소스/드레인 패턴을 형성한 후, 850 내지 1,050℃의 온도 분위기에서 열처리를 실시하는 것이 바람직하다.
이와 같이, 본 발명에 의하면 금속 실리사이드막을 형성한 후, 소스/드레인 패턴을 형성한다. 즉, 상기 금속 실리사이드막을 형성한 후, 이온 주입 및 열처리 공정을 실시하는 것이다. 아울러, 금속 실리사이드막의 재형성시 균일한 상형성이 형성되도록 니트로겐을 주입한다. 따라서, 기판에 주입된 불순물이 금속 실리사이드막으로부터 확산되어 접합 영역이 형성되기 때문에 매우 높게 도핑된 부분의 소모를 저지할 수 있다. 때문에, 얕은 접합을 갖는 확산 영역의 확보가 용이하다. 또한, 후속되는 열처리에 의해 금속 실리사이드막이 재형성될 때 표면의 거칠기 등이 증가하는 것을 감소시킬 수 있다. 때문에, 균일하고, 그레인 사이즈가 작은 금속 실리사이드막의 형성이 가능하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 트렌지스터 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10)을 마련한다. 그리고, 상기 기판(10)을 활성 영역과 비활성 영역으로 구분한다. 여기서, 상기 활성 영역과 비활성 영역의 구분은 트렌치 소자 분리막(12)에 의해 달성된다. 이와 같이, 트렌치 소자 분리막(12)을 사용하는 것은 필드 산화막보다 고집적화에 더 적합하기 때문이다. 상기 트렌치 소자 분리막(12)의 경우에는 적층과 식각 등의 패터닝 공정을 수행함으로서 얻을 수 있다.
이어서, 상기 기판(10)에 웰(well) 형성을 위한 이온 주입을 실시한다. 여기서, 피-모오스(P-MOS) 트렌지스터를 형성할 경우에는 엔-웰(n-wall)을 형성하고, 엔-모오스(N-MOS) 트렌지스터를 형성할 경우에는 피-웰(p-well)을 형성한다. 그리고, 상기 엔-웰의 경우에는 불순물로서 주로 포스포러스(phosphorus) 또는 아르제닉(arsenic)을 선택하고, 상기 피-웰의 경우에는 불순물로서 주로 보론을 선택한다. 이와 같이, 상기 기판(10)에 불순물을 주입하여 웰(도시되지 않음)을 형성한다. 이때, 상기 웰 형성을 위한 이온 주입의 실시에서 포토레지스트 패턴(13)을 마스크로 사용한다. 즉, 상기 웰 형성을 원하는 영역을 노출시키는 포토레지스트 패턴(13)을 사용하는 것이다.
도 1b를 참조하면, 상기 기판(10)의 활성 영역 상에 게이트 패턴(14)을 형성한다. 상기 게이트 패턴(14)의 경우에는 적층 및 식각에 의한 패터닝을 실시함으로서 얻을 수 있다. 예를 들면, 상기 기판(10) 상에 게이트 산화막, 게이트 폴리 실리콘막 등과 같은 게이트 패턴(14)의 형성을 위한 박막들을 적층한 후, 식각을 실시하여 게이트 폴리 실리콘막 패턴, 게이트 산화막 패턴 등과 같은 박막 패턴을 형성함으로서 얻는 것이다.
이와 같이, 게이트 패턴(14)을 형성한 후, 상기 게이트 패턴(14)을 마스크로 사용하는 이온 주입을 실시한다. 이에 따라, 상기 게이트 패턴(14)과 인접하는 상기 기판(10) 표면 아래 부근에 엘디디 구조의 얕은 접합 영역(16)이 형성된다. 아울러, 할로(halo) 이온 주입을 더 실시할 수도 있다.
도 1c를 참조하면, 상기 게이트 패턴(14)의 측벽에 게이트 버퍼막(18)과 게이트 스페이서(20)를 형성한다. 상기 게이트 버퍼막(18)의 경우에는 주로 산화막을 게이트 패턴의 표면 상에 적층한 후, 패터닝을 실시함으로서 얻을 수 있고, 상기 게이트 스페이서(20)의 경우에는 주로 질화막을 게이트 패턴을 갖는 결과물 상에 형성한 후, 전면 식각을 실시함으로서 얻을 수 있다.
그리고, 상기 게이트 버퍼막(18)과 게이트 스페이서(20)를 형성한 후, 금속 실리사이드막이 형성될 표면에 잔류하는 산화막의 제거를 위한 세정을 실시한다. 이때, 상기 세정에서는 약 1 : 99의 비율로 희석시킨 HF 용액을 사용한다. 아울러, 상기 HF 용액의 경우에는 약 23℃를 유지시킨다. 이와 같이, 약 23℃를 유지하고, 상기 비율로 희석된 HF 용액을 사용한 세정을 약 120초 동안 실시함으로서 상기 기판(10)의 표면 상에 잔류하는 산화막이 제거된다.
이어서, 상기 기판(10)의 선택적 부분에 금속 실리사이드막으로서 코발트 실리사이드막(22)을 형성한다. 구체적으로, 상기 기판(10)의 표면과 게이트 패턴(14)의 측벽 및 표면 상에 코발트를 연속적으로 적층한다. 이어서, 1차 열처리를 실시한다. 이때, 상기 1차 열처리는 약 450℃의 온도 분위기에서 약 50초 동안 실시한다. 이에 따라, 상기 코발트는 CoSi로 상변환이 이루어진다. 그리고, 2차 열처리를 실시하한다. 이때, 상기 2차 열처리는 약 750℃의 온도 분위기에서 약 25초 동안 실시한다. 특히, 상기 2차 열처리의 온도 분위기는 상기 1차 열처리를 실시한 후 약 40℃/sec의 속도로 승온시켜 형성한다. 이와 같이, 상기 2차 열처리를 실시함으로서 상기 1차 열처리에 의해 형성된 CoSi는 CoSi2로 상변환이 이루어진다. 이에 따라, 상기 기판(10)의 선택적 부분인 게이트 패턴(14)의 표면과 기판(10)의 활성 영역의 표면 상에 코발트 실리사이드막(22)이 형성되는 것이다. 이때, 상기 코발트 실리사이드막(22)은 약 120Å의 두께를 갖도록 형성된다. 여기서, 상기 1차 열처리와 2차 열처리는 급속 열처리 장치를 사용하고, 질소 가스 분위기에서 실시된다.
아울러, 상기 코발트를 적층한 후, 캡핑막으로서 약 200Å의 두께를 갖는 질화 티타늄막을 더 형성하기도 한다. 또한, 상기 1차 열처리를 실시한 후, 기판에 잔류하는 미반응 물질을 제거하기 위한 세정을 실시하기도 한다. 이때, 상기 세정은, 구체적으로, 약 50℃의 온도 분위기에서 NH4OH, H2O2 및 H2O가 약 0.2 : 1.0 : 10으로 혼합된 용액을 사용하여 약 12분 동안 실시하는 1차 처리 및 약 50℃의 온도 분위기에서 NH4OH, H2O2 및 H2O가 약 1 : 1 : 5로 혼합된 용액을 사용하여 약 12분 동안 실시하는 2차 처리로 이루어진다.
도 1d를 참조하면, 상기 기판(10)의 선택적인 부분에 코발트 실라사이드막(22)을 형성한 후, 소스/드레인 패턴(24)의 형성을 위한 이온 주입을 실시한다. 이때, 엔-모오스 트렌지스터가 형성되는 영역에는 아르젠(arsenic) 또는 포스포러스(phosphorus)를 주입한다. 상기 아르제닉의 경우에는 약 25KeV의 에너지로 약 3.0E15atoms/cm2의 도즈량을 갖도록 주입하고, 상기 포스포러스의 경우에는 약 30KeV의 에너지로 약 4.0E14atoms/cm2의 도즈량을 갖도록 주입한다. 반면에, 피-모오스 트렌지스터가 형성되는 영역에는 보론(boron)을 주입한다. 상기 보론의 경우에는 약 4.0KeV의 에너지로 약 3.5E15atoms/cm2의 도즈량을 갖도록 주입한다.
이와 같이, 상기 이온 주입을 실시함으로서 트렌지스터의 소스/드레인 패턴(24)이 형성된다. 아울러, 추가적으로 약 10KeV의 에너지로 약 5.0E15atoms/cm2의 도즈량을 갖도록 니트로겐(nitrogen)을 주입한다. 여기서, 상기 니트로겐을 주입하는 것은 후속의 열처리에서 코발트 실리사이드막(22)이 재형성될 때 제형성 속도를 낮추기 위함이다.
이어서, 상기 소스/드레인 패턴(24)의 형성을 위하여 주입된 불순물의 확산 및 활성화를 위한 열처리를 실시한다. 상기 열처리의 경우에는 다소 높은 온도 조건과 다소 빠른 시간 조건을 필요로 한다. 이는, 상기 불순물의 확산 및 활성화를 위하여 다소 고온의 공정 조건이 필요하지만, 상기 코발트 실리사이드막(22)의 재형성에서 열적 안정성의 한계를 갖기 때문이다. 따라서, 상기 열처리는 약 1,000℃의 온도 분위기에서 거의 제로에 가까운 시간 동안만 진행한다. 이 경우에도, 급속 열처리 장치를 사용하고, 질소 가스 분위기에서 실시된다.
이와 같이, 불순물의 주입 및 열처리를 실시함으로서 얕은 접합의 엘디디 구조를 갖는 소스/드레인 패턴(24)의 형성에 필요한 확산이 용이하게 이루어지고, 코발트 실리사이드막(22)의 경우에 작은 그레인 사이즈를 갖는다.
따라서, 본 발명에 의하면, 접합 특성이 우수한 소스/드레인 패턴과 전기적 저항이 양호한 금속 실리사이드막의 형성이 가능하다. 때문에, 반도체 장치의 전기적 신뢰도가 양호한 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 트렌지스터 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 12 : 트렌치 소자 분리막
14 : 게이트 패턴 16 : 얕은 접합 영역
18 : 게이트 버퍼막 20 : 게이트 스페이서
22 : 코발트 실리사이드막 24 : 소스/드레인 패턴
Claims (14)
- 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 마스크로 사용한 이온 주입을 실시하여 상기 게이트 패턴과 인접하는 기판 내에 얕은 접합 구조를 갖는 확산 영역을 형성하는 단계;상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;상기 게이트 패턴의 상부 표면과 기판의 활성 영역 표면에 금속 실리사이드막을 형성하는 단계; 및상기 금속 실리사이드막이 형성된 기판에 이온 주입을 실시하여 상기 게이트 패턴과 인접하는 기판 내에 소스/드레인 패턴을 형성하는 단계를 포함하는 반도체 장치의 트렌지스터 형성 방법.
- 제1항에 있어서, 상기 금속 실리사이드막은 코발트 실리사이드막이고, 상기 코발트 실리사이드막의 형성은상기 기판의 표면과 게이트 패턴의 측벽 및 표면 상에 코발트를 연속적으로 적층하는 단계;1차 열처리를 실시하여 상기 코발트를 CoSi로 상변환시키는 단계; 및2차 열처리를 실시하여 상기 CoSi를 CoSi2로 상변환시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제2항에 있어서, 상기 1차 열처리는 400 내지 500℃의 온도 분위기에서 30 내지 60초 동안 실시하고, 상기 2차 열처리는 700 내지 800℃의 온도 분위기에서 20 내지 30초 동안 실시하고, 상기 2차 열처리의 온도 분위기는 상기 1차 열처리를 실시한 후 30 내지 50℃/sec의 속도로 승온시켜 형성하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제2항에 있어서, 상기 코발트는 80 내지 150Å의 두께를 갖도록 적층하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제2항에 있어서, 상기 코발트를 적층한 후, 캡핑막으로서 100 내지 300Å의 두께를 갖는 질화 티타늄막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제2항에 있어서, 상기 1차 열처리를 실시한 후, 기판에 잔류하는 미반응 물질을 제거하기 위한 세정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제6항에 있어서, 상기 세정은45 내지 55℃의 온도 분위기에서 NH4OH, H2O2 및 H2O가 0.1 내지 0.3 : 0.8 내지 1.2 : 10으로 혼합된 용액을 사용하여 10 내지 15분 동안 1차 처리를 실시하는 단계; 및45 내지 55℃의 온도 분위기에서 NH4OH, H2O2 및 H2O가 0.8 내지 1.2 : 0.8 내지 1.2 : 5로 혼합된 용액을 사용하여 10 내지 15분 동안 2차 처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제1항에 있어서, 상기 기판 상에 잔류하는 산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제8항에 있어서, 상기 산화물의 제거는 희석된 HF 용액을 사용하여 60 내지 180초 동안 실시하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제1항에 있어서, 상기 소스/드레인 패턴은 아르제닉, 포스포러스 또는 보론을 주입하여 형성하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제10항에 있어서, 상기 아르제닉은 20 내지 30KeV의 에너지로 2.0E15 내지 5.0E15atoms/cm2의 도즈량을 갖도록 주입하고, 상기 포스포러스는 20 내지 40KeV의 에너지로 3.0E13 내지 5.0E14atoms/cm2의 도즈량을 갖도록 주입하고, 상기 보론은 3.0 내지 5.0KeV의 에너지로 2.0E15 내지 5.0E15atoms/cm2의 도즈량을 갖도록 주입하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제1항에 있어서, 1 내지 15KeV의 에너지로 5.0E14 내지 5.0E15atoms/cm2의 도즈량을 갖도록 니트로겐을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제1항에 있어서, 상기 금속 실리사이드막과 소스/드레인 패턴을 갖는 기판을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
- 제13항에 있어서, 상기 열처리는 850 내지 1,050℃의 온도 분위기에서 실시하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021563A KR20050096382A (ko) | 2004-03-30 | 2004-03-30 | 반도체 장치의 트렌지스터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021563A KR20050096382A (ko) | 2004-03-30 | 2004-03-30 | 반도체 장치의 트렌지스터 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050096382A true KR20050096382A (ko) | 2005-10-06 |
Family
ID=37276467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040021563A KR20050096382A (ko) | 2004-03-30 | 2004-03-30 | 반도체 장치의 트렌지스터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050096382A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100832714B1 (ko) * | 2005-12-28 | 2008-05-28 | 동부일렉트로닉스 주식회사 | 트랜지스터의 제조방법 |
-
2004
- 2004-03-30 KR KR1020040021563A patent/KR20050096382A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100832714B1 (ko) * | 2005-12-28 | 2008-05-28 | 동부일렉트로닉스 주식회사 | 트랜지스터의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3220645B2 (ja) | 半導体装置の製造方法 | |
| US7582934B2 (en) | Isolation spacer for thin SOI devices | |
| WO1998048457A1 (en) | Method of making nmos and pmos devices with reduced masking steps | |
| KR100718823B1 (ko) | 실리콘-게르마늄 트랜지스터 및 관련 방법들 | |
| JP2008283182A (ja) | Ｐｍｏｓトランジスタ製造方法及びｃｍｏｓトランジスタ製造方法 | |
| JP2003179227A (ja) | 半導体装置及びその製造方法 | |
| JP2010021525A (ja) | 半導体装置の製造方法 | |
| KR100837555B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US5972761A (en) | Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction | |
| TW413947B (en) | Method for producing semiconductor device | |
| US6159812A (en) | Reduced boron diffusion by use of a pre-anneal | |
| KR100310175B1 (ko) | 이온주입에 의한 실리사이드 형성 방법 | |
| KR20090037055A (ko) | 반도체 소자의 제조 방법 | |
| US7049218B2 (en) | Method of fabricating local interconnection using selective epitaxial growth | |
| US20100032813A1 (en) | Ic formed with densified chemical oxide layer | |
| KR20050096382A (ko) | 반도체 장치의 트렌지스터 형성 방법 | |
| JP2009016824A (ja) | 半導体素子の製造方法 | |
| JP3714757B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| KR100628253B1 (ko) | 반도체 소자의 자기 정렬 실리사이드 형성방법 | |
| KR20050101030A (ko) | 반도체 장치의 트렌지스터 형성 방법 | |
| JP2002203961A (ja) | ゲート絶縁膜の形成方法 | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH08186082A (ja) | 半導体装置の製造方法 | |
| KR100307559B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100546059B1 (ko) | 반도체 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |