JPH0654781B2 - 集積回路構造体の製造方法 - Google Patents

集積回路構造体の製造方法

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JPH0654781B2
JPH0654781B2 JP63233857A JP23385788A JPH0654781B2 JP H0654781 B2 JPH0654781 B2 JP H0654781B2 JP 63233857 A JP63233857 A JP 63233857A JP 23385788 A JP23385788 A JP 23385788A JP H0654781 B2 JPH0654781 B2 JP H0654781B2
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、ゲート長がサブミクロン級の電界効果トラン
ジスタ・デバイスを有する半導体集積回路構造体を製造
する方法に関する。
Ｂ．従来技術及びその問題点 今日の集積回路技術では、標準フォトリソグラフィ法を
使って約０．５μｍ程度の線幅を得、電子ビームやＸ線
リソグラフィなどのより複雑な技法の使用を避けること
が望ましい。最近、集積回路の分野で、チャンネルが高
度に制御されたサブミクロン級の電界効果トランジスタ
を製造する方法を開発するために、大変な努力が払われ
てきている。こうした研究成果の例は、米国特許第４２
０９３４９号、第４２０９３５０号、第４２３４３６２
号、第４２５６５１４号、第４５０２９１４号明細書に
記載されている。これらの特許は、すべてシリコン本体
上にほぼ水平な面とほぼ垂直な面を形成させ、次いでこ
のほぼ水平な面とほぼ垂直な面の両方の上に非常に狭い
寸法の層を形成させるものである。次いで、この層に反
応性イオン・エッチングなどの異方性エッチング工程を
施し、垂直層をほとんど無傷のままに残して水平層をほ
とんど除去する。付着される層のもとの厚さに応じて、
垂直な層の寸法が調整される。このようにして、サブミ
クロン級の長さの電界効果トランジスタのゲートなど狭
い寸法の領域を得ることができる。
また別の手法では、３層のレジスト系を使用し、フォト
リソグラフィまたは電子線リソグラフィにより電界効果
トランジスタのゲート電極を画定する。この方法では
（たとえば、ＰＣＴ出願、ＷＯ−Ａ−８０／００６３９
号を参照のこと）、後でその一部分がゲート電極となる
多結晶シリコン層の表面に、比較的厚い底部ポリマ層、
すなわちレジスト層を付着させる。ベーキング・ステッ
プのあと、室温で化学的気相成長法により二酸化シリコ
ンまたは窒化シリコンの中間バリア層を付着させる。最
上層は、高感度のポジ型フォトレジスト層であり、露光
または電子ビーム照射及び現像によって所期のゲート電
極のパターンを層内に生成させる。CF4を用いたプラズ
マ・エッチングにより、最上層レジストから二酸化シリ
コンまたは窒化シリコンへのパターン転写を行なう。酸
素反応性イオン・エッチング法を用いて、そのパターン
を底部ポリマ層、すなわちレジスト層に転写する。この
手法によると、二酸化シリコン／窒化シリコン・バリア
層を特定量だけ横バイアス・エッチングするために、比
較的高圧で底部レジスト層を酸素エッチングする。その
結果、最上層レジスト層の最初の線幅に対して線幅バイ
アスだけ縮小された最下層フォトレジスト・バーが得ら
れ、それが次の多結晶シリコン反応性イオン・エッチン
グ・ステップ用のフォトレジスト・マスクとして働く。
フォトレジスト・バーの基部は厳密に画定されず、その
幅がウエハ中心から縁部までかなりの範囲で差が出るこ
とがわかっているので、このステップは寸法制御が不十
分である。さらに、酸化物や窒化物がオーバーハングす
るため、横方向の酸素エッチング速度が時間に関して一
定でなく、幾何形状により平均線幅バイアスが制限され
る。
したがって、集積してメモリや論理回路で有用な集積回
路構造にすることができる、チャンネルが短く、高度に
寸法制御された電界効果トランジスタを製造する方法を
提供することが望ましい。
集積回路の分野では、酸化及び酸化部分の除去により、
多孔性シリコンまたは多結晶シリコンの線寸法を減少さ
せる努力が払われてきた。１つの方法が、Ｈ．Ｂ．ポッ
ジ(Pogge)、「線幅の狭いマスキング法(Narrow Line-Wi
dth Masking Method)」、ＩＢＭテクニカル・ディスク
ロージャ・ブルテン(Technical Disclosure Bulleti
n)、１９７６年１１月、第１９巻、第６号、ｐｐ．２０
５７−２０５８に記載されている。この方法は、多孔性
シリコンを用い、続いてこの多孔性シリコンを酸化する
ものである。その他の方法は、Ｅ．バスー(Bassous)、
「サブミクロン級シリコン・デバイスの製造法(Fabrica
ting Submicrometer Silicon Devices)」、ＩＢＭテク
ニカル・ディスクロージャ・ブルテン、１９７２年１１
月、第１５巻、第６号、ｐｐ．１８２３−１８２５；
Ｓ．Ａ．アッバス(Abbas)等、「フォトリソグラフィ集
積回路製造処理の最小寸法の拡大(Extending the Minim
al Dimensions of Photolithographic Integrated-Circ
uit Fabrication Processing)」、同誌、１９７７年９
月、第２０巻、第４号、ｐｐ．１３７６−１３７８；
Ｅ．バスー等、「高度に制御可能なサブミクロン級の有
効チャンネル長を有する高性能ＩＧＦＥＴ構造の製造方
法(Method of Fabricating High-Performance IGFET St
ructures with Highly Controllable Submicron Effect
ive Channel Lengths)」、同誌、１９７９年５月、第２
１巻、第１２号、ｐｐ．５０３５−５０３８に記載され
ている。これらの発表論文は、すべてまず酸化シリコン
や窒化シリコンなど酸化ブロック材の中間マスクを用い
てマスクにした多結晶シリコン・マスキング材を使用
し、多結晶シリコンを熱酸化して線幅を減少させるもの
である。２ミクロン未満の線寸法を得ることも可能であ
る。
これらの技法はすべて、未ドープのまたはその場で（ｉ
ｎ ｓｉｔｕ）ドープした多結晶シリコンを使用してお
り、下にあるシリコンが多結晶構造であるため、多結晶
シリコン上での熱酸化物の成長が容易に制御できないか
または一様でないことがわかっているので、酸化が難し
い。したがって、ゲート電極の、したがって下にあるト
ランジスタ・チャンネルのクリティカルな長さの制御が
悪くなる。さらに、酸化ブロック材のマスク（キャッ
プ）の厚さは、従来、約１００ｎｍ程度またはそれ以上
であり、このようなキャップを除去するために湿式エッ
チング・ステップが必要であった。
Ｃ．問題点を解決するための手段 基板内部の各半導体領域を互いに分離する表面分離パタ
ーンが半導体基板内に形成される。本発明に基づく、サ
ブミクロン級の長さのデバイス素子を有する半導体集積
回路構造の製造方法を記載する。これらの半導体領域に
は、後でデバイスを設けることになる。半導体基板の表
面上に、後でその一部分がゲート誘電体層となる第１の
絶縁化合物層を形成させる。この絶縁化合物層上に、多
結晶シリコン層を付着させる。イオン注入により、多結
晶シリコン層を高濃度にドープさせ、約８５０℃以下で
アニールさせる。多結晶シリコン層を乾式エッチングし
て、側壁角が約９０度±２度の範囲にある多結晶シリコ
ン部分をあとに残す。多結晶シリコン部分を熱酸化さ
せ、熱酸化物を除去して、あとに厚さと長さが減少した
サブミクロン級の多結晶シリコン部分を残す。次いで、
サブミクロン級の制御された長さを有する多結晶シリコ
ン部分をマスクとして使って、イオン注入法などによっ
て、半導体基板に所期のパターンのＰＮ接合部を形成す
る。多結晶シリコン部分の側方の寸法だけを減少させた
い場合には、多結晶シリコン層上に第２の絶縁層（保護
層）を付着させる。この第２の絶縁層ならびに多結晶シ
リコン層を、乾式エッチングによってパターン付けす
る。多結晶シリコン部分の上に残った第２の絶縁層のキ
ャップが表面酸化を防止するが、それらの部分の側方酸
化は許すのである。
前段に記載した方法は、集積回路構造でサブミクロン級
のゲート長の電界効果トランジスタ・デバイスを製作す
るのに、特に適している。この場合、厚さ約４ないし６
ｎｍの酸化シリコンと約１１ないし１５ｎｍの窒化シリ
コンと約１．０ないし１．５ｎｍの二酸化シリコンの組
合せで第１の絶縁化合物層を形成することが好ましい。
多結晶シリコン層の厚さは、約３５０ないし６５０ｎｍ
の範囲である。この層のドーピングは、約１ないし４×
１０16／cm2の範囲のドーズ量で約４０ないし８０Ｋｅ
Ｖで、リンまたはヒ素のイオン注入によって行なうこと
が好ましい。イオン注入のあと、約８００℃で多結晶シ
リコン層をアニールして、その上部のリンまたはヒ素の
濃度をより高くする。ＳＦ６約６ないし８体積％、Ｃｌ
２ ２ないし３体積％、残りをＨｅとするエッチング・
ガス混合物を用いた反応性イオン・エッチングにより、
約０．１ないし０．３Ｗ／cm2という比較的低い電力密
度で、ほぼ垂直な側壁を有する多結晶シリコン部分のパ
ターンを形成することが好ましい。多結晶シリコン層中
のドーピング材料が高濃度であると、以前使用されてい
た温度、すなわち約８００℃よりも低い温度で、この層
の熱酸化が可能となる。また、この高濃度により、二酸
化シリコンの制御しやすい一様な熱成長も可能となる。
本発明の方法は、多結晶シリコン層を使用して高いイオ
ンドーズ量で注入し、約８００ないし８５０℃でアニー
ルし、後で従来よりも短時間で、下層となるこの多結晶
シリコン層上に極めて一様な熱酸化物を成長させること
により、従来技術のこれらの欠点を軽減するものであ
る。多結晶シリコン層上の酸化ブロック材の厚さは、現
在、数ｎｍ程度にすぎず、その除去には非常に短時間の
乾式エッチング・ステップで十分である。
上記方法を図面に即して説明すると、半導体基板（１
０）中に、後でデバイスを設けることになる領域を画定
する表面分離パターン（１２）を形成させる。半導体基
板上に、後でその一部分がゲート誘電体となる第１の絶
縁化合物層（１６ａ、ｂ、ｃ）を形成する。次に、上記
化合物層（２０）に多結晶シリコン層を付着させる。リ
ン・イオン注入法により、多結晶シリコン層（２０）を
高濃度にドープし、約８５０℃以下でアニールする。フ
ォトリソグラフィ及び乾式エッチングにより、多結晶シ
リコン部分を画定する。ＳＦ６／Ｃｌ２／Ｈｅ中で約
０．１ないし０．３Ｗ／cm2という低い電力密度で乾式
エッチングを行なう。多結晶シリコン層（２０）の残り
の部分に約８００℃の温度で熱酸化を施す。この熱酸化
の間に制御可能な量の多結晶シリコンが消費される。熱
成長させた酸化物（２６）を除去した後、長さ及び厚さ
が所期の量だけ減少した多結晶シリコン部分が得られ
る。
多結晶シリコン部分（２０）の長さと厚さの両方ではな
く、長さだけを減少させたい場合には、酸化中、これら
の部分の垂直面をキャップで保護しなければならない。
キャップは、二酸化シリコン応力除去層上に配列された
厚さ数ｎｍの窒化シリコン層から構成できる。
この方法は、電界効果トランジスタのサブミクロン級の
長さのゲート電極を形成するのに、特に有用である。
Ｄ．実施例 次に具体的に第１Ａ図、第１Ｂ図ないし第７図を参照す
ると、高密度集積回路構造中にサブミクロン級のチャン
ネル長をもつ電界効果トランジスタを製造する２つの実
施例が示されている。図にはＮチャンネルＭＯＳＦＥＴ
集積回路を製作するプロセスが示されているが、その代
わりに、トランジスタ及び関連領域の様々な素子の極性
を単に逆転させるだけで、これらの実施例により、Ｐチ
ャンネルＦＥＴを製作することもできることは明白であ
る。
最初の一連のステップは、第１Ａ図及び第１Ｂ図を参照
すればわかるように、Ｐ−＜１００＞結晶配向シリコン
基板（１０）中で各単結晶シリコン領域を他の単結晶シ
リコン領域から分離する絶縁領域を形成するものであ
る。分離は、二酸化シリコン、ガラス、ポリイミドなど
の材料を単独でまたは組み合わせて使用する部分的絶縁
層分離とすることが好ましい。好ましい部分的絶縁層分
離のパターン（１２）で、単結晶シリコン表面領域を画
定し、最終的にはＦＥＴデバイスがその領域内に形成さ
れる。このタイプの絶縁層分離領域を形成する方法は、
当技術分野では多数存在する。たとえば、米国特許第４
１０４０８６号及び第４４７１５２３号明細書に、絶縁
層分離領域を形成するための詳細なプロセスが記載され
ている。絶縁層分離領域（１２）の下に反転層が形成さ
れ、その結果、分離した単結晶領域間に電気漏洩が生じ
るのを防止するために、通常、分離領域（１２）の下に
Ｐ＋領域（１４）を形成する。
まずシリコン基板（１０）の表面を熱酸化して、その上
に二酸化シリコン層（図示せず）を形成することによ
り、埋設絶縁層分離領域（１２）及びＰ＋領域（１４）
を形成することができる。次いで、化学的気相成長法に
より、その上に窒化シリコン層（図示せず）を付着させ
る。通常のリングラフィ及びエッチング技法により、窒
化シリコン層の分離領域中の希望の場所に開口部を形成
させる。窒化シリコン層の開口中の二酸化シリコン層を
通してホウ素イオンを注入することにより、Ｐ＋領域
（１４）が形成される。窒化シリコン層は、ウエハの表
面を覆う残りの領域へのホウ素イオンの浸透に対して有
効なマスクを形成する。次いで、埋設酸化領域（１２）
を形成するのに充分な時間、ウエハを酸化環境に置くこ
とにより、埋設酸化物分離領域（１２）を成長させる。
次にシリコン・ウエハの表面から窒化シリコン層及び二
酸化シリコン層を除去する。こうして、半導体シリコン
基板内に、基板内の半導体領域を互いに分離する表面分
離パターンが形成される。
シリコン本体（１０）の表面上に、絶縁層（１６）を形
成する。この層は、後でその一部分がシリコン基板表面
上のゲート誘電体層となる、熱成長二酸化シリコンでよ
い。別法として、この層は、二酸化シリコン、窒化シリ
コン、窒化二酸化シリコン、Ｎ２イオンを注入した二酸
化シリコン、または多結晶三酸化アルミニウム、あるい
はこれらの組合せから構成することもできる。これらの
材料の層厚は、次に行なう熱酸化によって、あまり変化
しない。本発明によれば、絶縁層は、二酸化シリコン
（１６ａ）と窒化シリコン（１６ｂ）と二酸化シリコン
（１６ｃ）の組合せで形成される。個々の層の厚さは、
たとえば、二酸化シリコン層（１６ａ）４ないし６ｎ
ｍ、窒化シリコン層（１６ｂ）１１ないし１５ｎｍ、二
酸化シリコン層（１６ｃ）１．０ないし１．５ｎｍの組
合せから成る。窒化シリコン層１６ｂ及び二酸化シリコ
ン層１６ｃは、表面絶縁パターン（１２）を有する表面
全体、及び二酸化シリコン層（１６ａ）の上を覆ってい
る。二酸化シリコン層は、約８００℃の温度、酸素また
は酸素／水蒸気の雰囲気中で、熱成長させるのが好まし
い。二酸化シリコンを成長させる第２の方法は、SiH4及
びO2を使って大気圧または低圧条件の下で約４５０℃で
SiO2を付着させるという化学的気相成長法である。窒化
シリコン層は、通常、SiH4、NH3及びN2キャリア・ガス
を使って大気圧または低圧条件で約８００℃の温度で化
学的気相成長法により形成する。
電界効果トランジスタを形成すべきP-基板（１０）の表
面伝導度を調節する。たとえば、約７ＫｅＶで約1.2×
１０12／cm2のドーズ量のホウ素イオン注入を使用し
て、閾値Vtを調節し、表面Ｐ領域（１８）を形成させ
る。
次に、二酸化シリコン／窒化シリコン／二酸化シリコン
複合層（１６ａ、ｂ、ｃ）の表面全体の上に、多結晶シ
リコン層（２０）を付着させる。多結晶シリコン層は、
約６００℃ないし６５０℃の温度範囲、好ましくは約６
２５℃で、水素雰囲気中でシランを使用して付着させ
る。多結晶シリコン層の有効厚さは、約３５０ないし６
５０ｎｍであり、４３０ｎｍが好ましい。多結晶シリコ
ン層は、絶縁化合物層（１６）の上に形成されているの
で、シリコン本体（１０）と電気に接触しない。次い
で、リンまたはヒ素のイオン注入及び加熱プロセスによ
り、多結晶シリコン層（２０）の表面全体をドープす
る。
ドーピング材の多結晶シリコン中での溶解度により、多
結晶シリコンのその場での（ｉｎ ｓｉｔｕ）ドーピン
グが制限され、かつこのドーピング材の一様な分布によ
り多結晶シリコンの酸化速度に対する局部的影響が防止
されるものの、イオン注入ドーピングにより、ドーピン
グ材の濃度が溶解度の限度をはるかに超える。酸化物の
一様性及び多結晶シリコンの酸化速度は、ドーピング材
の濃度に大いに依存し、この濃度が増大するにつれて酸
化速度は増加する。後の酸化継続時間をできるだけ短く
することが望ましいので、高濃度のドーピング材が好ま
しい。したがって、本発明によれば、約４０ないし８０
ＫｅＶで、約１ないし４×１０16／cm2の範囲のリン・
イオンのドーズ量で、多結晶シリコン量（２０）をドー
プする。注入に続いて、ウエハをN2中で、約８００ない
し８５０℃の温度範囲で約１時間アニールする。このア
ニール処理により、多結晶シリコン層中のリン・イオン
の分布は、この層の上部でリン濃度が高くなるようにな
る。たとえば、厚さ約４３０ｎｍの多結晶シリコン層で
測定されたリン濃度プロフィルは、上から１／４の部分
で層の残りの部分の約２倍のリン・イオン濃度を示す。
この濃度プロフィルは、注入エネルギー及びアニール温
度に依存するが、後の酸化及びエッチング・プロセスに
とって重量である。たとえば、約９００ないし１０００
℃というさらに高い温度でアニールを行なう場合、注入
したリン・イオンの完全な再分配が起こり、多結晶シリ
コン層（２０）中の濃度がどこでも一定になる。
本実施の好ましい実施例（第２Ｂ図）では、多結晶シリ
コン層（２０）上に、二酸化シリコン／窒化シリコンの
二重層を形成し、後でそれを利用して多結晶シリコンの
一部分を画定する。この二重層はまた、それらの部分の
表面酸化を防止するが、側方酸化は許す。上記のような
プロセス条件を用いて、多結晶シリコン層（２０）上に
二酸化シリコン層（第１Ｂ図の２２ａ）を化学的気相成
長法によって熱成長、すなわち付着させ、二酸化シリコ
ン層（２２ａ）上に、窒化シリコン層（２２ｂ）を化学
的気相成長法によって付着させる。これらの層の厚さ
は、たとえば、二酸化シリコンが５ないし８ｎｍで、窒
化シリコンが４ないし６ｎｍである。
別法として、リンの他に窒素も含有するイオンの注入に
より、多結晶シリコン層（２０）上にこの層のドーピン
グを行なうのと同じステップで絶縁層（２２）を形成す
ることができる。たとえば、ＰＮ2 +などの化学種を２．
１×１０16／cm2程度のドーズ量で５０ＫｅＶで注入し
て、続いてＮ2 +中で約８５０℃、１時間アニール・ステ
ップを行なう。アニール中に、リン・イオンが多結晶シ
リコン層（２０）全体に分配され、窒化イオンはこの層
の表面に移動して、その上に表面窒化物層（２２）を形
成する。分子窒素イオン（Ｎ２ +）注入法の機構につい
ての詳細は、たとえば、Ｗ．Ｊ．Ｍ．Ｊ．ジョスキン(J
osquin)等、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ，Ｓｏｃ．、
第１２９巻、第８号、１９８２年８月、ｐｐ．１８０３
に出ている。
制御可能なサブミクロン級の長さとほぼ垂直な側壁を有
する多結晶シリコン層（２０）の残りの部分を形成する
プロセスは、第２、３、４図を参照すると、より良く理
解することができる。
標準のフォトリソグラフィ・プロセスを用いて、多結晶
シリコン層（２０）上にフォトレジスト・マスク（第２
Ａ、Ｂ図の２４）を製作する。このプロセスで、多結晶
シリコン層（２０）の表面に、フォトレジストを約１μ
ｍの厚さで付着させる。この目的には、様々の既知のポ
ジ型フォトレジストが適している。たとえば、フェノー
ルホルムアルデヒド樹脂とベンゾフェノン・ナフトキノ
ン・ジアジド増感剤をベースとするシプレー社(Shipley
Comp.)のＡＺ１４５０Ｊフォトレジストや、フェノー
ル樹脂及び増感剤として１−オキソ−２−ジアゾナフタ
レン・スルホン酸と非対称第１または第２脂肪族ジオー
ルのビスエステルをベースとする、米国特許第４３９７
９３７号に記載のＴＮＳフォトレジストがある。波長４
３６ｎｍで露光させ、続いてN2中で約９５ないし１０５
℃の温度範囲で約３０分間焼成し、水酸化テトラメチル
アンモニウムをベースとする水性ＡＺ現像剤中で現像を
行なうという、周知の紫外露光手段により、ＡＺフォト
レジスト層のパターン付けを行なう。
別法として、３層レジスト系を使ってフォトレジスト・
マスクを作成することもできる。このプロセスでは、多
結晶シリコン層（２０）の表面に、厚さ約１ないし３μ
ｍのポリマ層すなわちレジスト層（２４ａ）を付着させ
た後、約２１０℃で約３０分間焼成を行なう。次いで、
室温でのプラズマ増強化学的気相成長法により、厚さ
０．１ないし０．２μｍの窒化シリコン中間マスキング
層（２４ｂ）を付着させる。最上層（２４ｃ）は厚さ
０．２ないし１μｍの高感度ポジ型フォトレジスト層で
あり、その中に上記のように所期のパターンが形成され
る。サブミクロメータ級のパターンについては、電子ビ
ームが用いられる。約６６．５マイクロバールのCF4を
用いたプラズマ・エッチングにより、最上層パターンか
ら窒化シリコン（２４ｂ）へのパターン転写を実施す
る。酸素反応性イオン・エッチング・プロセスを用い
て、パターンを最下部のポリマ層すなわちレジスト層に
転写する。圧力約５マイクロバール、高周波電力密度が
０．１Ｗ／cm2の場合、エッチング速度は毎分７０ｎｍ
となる。この３層プロセス段階では、フォトレジスト・
マスク製作中の許容差が減少するため、厳密に垂直なフ
ォトレジスト側壁が得られる。
次に、多結晶シリコン層（２０）のエッチングを続け
て、ＦＥＴチャンネル・デバイスとなる領域を横切って
広がるサブミクロン級の長さの部分を生じさせる。この
ような部分の１つを第３Ａ図に示す。このエッチング・
ステップは、ＳＦ６／Ｃｌ２／Ｈｅ中での反応性イオン
・エッチングなど異方性のものである。先にＣＦ４エッ
チング・ステップを実施して、多結晶シリコンから自然
酸化物を除去しておくこともできる。
テスト結果によれば、これらのデバイス領域を覆う制御
可能な量の多結晶シリコン部分を除去することによって
ＦＥＴチャンネル長を減少させるプロセスが効を奏する
のは、異方性エッチングにより、側壁角度Ｙが約９０度
±２度の範囲にある多結晶シリコン部分を得ることがで
きる場合だけである。側壁角度がこれより小さい場合
（たとえばＹ＝８５°の場合）には、多結晶シリコン側
壁の下端において二酸化シリコン／窒化シリコン複合ゲ
ート（１６ｂ、１６ｃ）中にトレンチが形成され、この
ためデバイスは役に立たなくなる。したがって、多結晶
シリコンと窒化シリコン及び二酸化シリコンとの間で良
好な選択性をもたらし、９０度の角を生成するエッチン
グ・プロセスを開発しなければならなかった。多結晶シ
リコンと窒化シリコンの間で約１５：１の選択性をもた
らし、複合ゲートの窒化シリコンを貫通するエッチング
及び多結晶シリコン側壁の下端での上記のトレンチ生成
を避けるために、低い電力密度、好ましくは終点まで約
０．１ないし０．３Ｗ／cm2、、終点からは０．０５Ｗ
／cm2未満の電力密度で反応性イオン・エッチングを行
なって、約１５％の過剰エッチングを行なわせなければ
ならない。エッチングの終点は、レーザ干渉を用いて決
定する。
１つの例では、次のようなパラメータを用いて、フォト
レジスト・マスク（２４）または（第２Ａ図、第２Ｂ図
の２４ａ）によって露光した領域で、多結晶シリコン層
（２０）をエッチングする。
上記に示したエッチング・パラメータは、使用する装置
に応じて補正しなければならないことに注意されたい。
さらに、上記プロセスのいくつかの変形を実行して、手
順を最適化し、製造プロセスを簡単にすることができ
る。
酸素プラズマ中での等方性ストリッピングにより、残っ
たフォトレジスト・エッチング用マスクを除去すると、
垂直な多結晶シリコン側壁を有する第３Ａ図の構造が残
る。
上記の好ましい実施例に基づく多結晶シリコン層（２
０）上に配列した二酸化シリコン／窒化シリコン二重層
（第１Ｂ図の２２ａ、２２ｂ）のエッチングは、多結晶
シリコンのエッチングとは異なるエッチング・ガスを用
いて行なわなければならない。このエッチング・ステッ
プもＣＦ４プラズマ中での反応性イオン・エッチングで
ある。１つの例では、次のようなパラメータを用いて、
上記のようにして作成した第２Ｂ図のフォトレジスト・
マスク（２４）によって露光した領域で、二重層をエッ
チングする。
エッチング・ガス ＣＦ４ 流量（ｓｃｃｍ／分） 15 圧力（マイクロバール） 50 エッチング時間（分） ２ 電力（Ｗ） 250 電力密度（Ｗ／cm2） 0.25 このエッチング・ステップで、自然酸化物も多結晶シリ
コン表面から除去される。次いで、エッチング・ガスと
してＳＦ６／Ｃｌ２／Ｈｅを使用し、上記のパラメータ
を用いて、同じチェンバ中で多結晶シリコン層（２０）
をエッチングする。酸素プラズマ中でフォトレジスト・
マスクを除去すると、垂直な多結晶シリコン側壁を有す
る第３Ｂ図の構造が残る。
続いて、多結晶シリコン層（２０）の残った部分の酸化
を行なう。それには、第３Ａ図の構造全体に、消費され
る多結晶シリコンの量が制御可能な、通常の熱酸化を施
す。その結果を第４Ａ図に示す。多結晶シリコンを酸化
して二酸化シリコンにする場合、形成される酸化物の厚
さは反応したシリコンの厚さの約２倍である。
テスト結果によれば、多結晶シリコン中のドーピング材
濃度が高いので、この材料を水／酸素雰囲気中で、約８
００℃またはそれ以下の温度範囲で比較的短時間（４な
いし７時間）熱酸化して、本発明によるプロセスで必要
とされる数１００ｎｍの厚さの酸化物を得ることが可能
である。こうした条件のもとで、チャンネルのドーピン
グ・プロフィルが有害な影響を受けることはない。多結
晶シリコン層（２０）の上部でのリンまたはヒ素イオン
の濃度は下部の濃度と異なるので、イオン濃度に応じて
この層の酸化速度に局部的な影響を及ぼすことも可能で
ある。未ドープのまたはその場でドープしたドーピング
の分布が一様な多結晶シリコンの酸化は、当該の多結晶
シリコン部分の側壁の上端と下端での酸化速度が異な
り、上端に突起（角状突起）が形成されるので、通常、
制御が難しい。この角状突起の形成を抑制するために、
多結晶シリコン層（２０）の上部では、リンまたはヒ素
イオンの濃度をより高く選んで、この部分の酸化速度が
増大させる。
続いて、窒化シリコン層（１６ｂ）をエッチング障壁と
して使って、濃フッ化水素酸中でのプラズマ・エッチン
グまたは湿式エッチングなどによって、多結晶シリコン
部分（２０）の表面全体から熱酸化物（２６）を除去す
る。熱成長させた酸化物（２６）を除去すると、長さ及
び厚さの寸法が所期の量だけ減少した多結晶シリコン部
分（第５Ａ図の２０）が得られる。
１つの例（第４Ａ図）では、長さ０．９μｍ、厚さ０．
４５μｍの多結晶シリコン層（２０）の一部分の上に、
約８００℃で二酸化シリコンを厚さ約３３３ｎｍに熱成
長させる。濃フッ化水素酸で酸化物を除去すると、長さ
０．６０μｍ、厚さ０．３０μｍの構造が得られる。約
４時間以内に、必要な厚さの酸化物が成長した。多結晶
シリコン層（２０）をその分だけより厚く付着させるこ
とにより、多結晶シリコン部分の厚さの減少を補償す
る。
多結晶シリコン部分（２０）の厚さでなく長さだけ減少
させたい場合には、酸化中にキャップ（第３Ｂ図の２２
ａ、２２ｂ）によってこれらの部分の水平表面を保護し
なければならない。従来技術によると、このキャップは
層厚が約１００ｎｍの窒化シリコンとすることができ
る。ただし、窒化物キャップを、エッチングによって熱
酸化した二酸化シリコンと一緒に完全に除去するには、
本発明の窒化物層の最大厚さは４ないし６ｎｍを超えて
はならない。厚さがこのように薄いため、多結晶シリコ
ン部分の側方酸化中に発生する応力によって窒化シリコ
ン層が破壊され、これらの部分の水平表面の酸化が防止
できなくなることが判明した。したがって、多結晶シリ
コン層と窒化シリコン層の間に、酸化中の窒化シリコン
層の破壊を有効に防止する、二酸化シリコンからなる厚
さ約５ないし８ｎｍの応力除去層を配置する。以上第１
Ｂ図を参照しながら二酸化シリコン層（２２ａ）及び窒
化シリコン層（２２ｂ）を付着させる工程段階について
説明してきた。第４Ｂ図に示すように、この構造に通常
の熱酸化を施す場合、二酸化シリコン／窒化シリコン／
キャップ（２２ａ、２２ｂ）の下で横方向に制御可能な
量の多結晶シリコン部分（２０）が消費され、二酸化シ
リコン部分（２６）を生成する。二酸化シリコン部分を
形成する際に多結晶シリコンが消費されるため、多結晶
シリコン部分（２０）の長さは、それぞれ約０．７２μ
ｍまたは０．７５μｍから約０．２９μｍまたは０．３
３μｍにまで減少することが可能である。最後に、エッ
チング法により、二酸化シリコン部分（２６）及び二酸
化シリコン／窒化シリコン・キャップ（２２ａ、２２
ｂ）を同時に除去すると、横方向寸法が必要なだけ狭く
なった多結晶シリコン部分（第５Ｂ図の２０）が残る。
続いて、多結晶シリコン部分（２０）をＦＥＴデバイス
のゲート電極にする。露光した複合ゲート誘電体二酸化
シリコン／窒化シリコン／二酸化シリコン（１６ａ、
ｂ、ｃ）をエッチングによって除去した後、ゲート電極
に隣接してリンまたはヒ素ドーパントの注入または拡散
を行なって、電界効果トランジスタ・デバイス用の所期
のＰＮ接合ソース／ドレイン素子を形成することがで
き、また複合ゲート誘電体をそのまま残しておいて、こ
の複合層を貫通できる適当なエネルギーのイオン注入に
より、デバイス領域にＮ＋ソース／ドレイン領域を形成
させることもできる。イオン注入法の１つの例では、導
電性を付与する不純物として２．０×１０15イオン／cm
2のヒ素を８０ＫｅＶで用い、深さ０．４μｍのＰＮ接
合を形成させる。この工程段階の好ましい実施例では、
このような領域を形成させる前に、化学的気相成長させ
た共形二酸化シリコンまたは類似の絶縁層（図示せず）
をデバイス構造全体の上に形成させる。このような絶縁
層を減圧下で化学的気相成長法によって、作成するため
の好ましい１方法（ヨーロッパ特許出願第８６１０４５
９６１号）では、シリコン及び酸素のソースとしてオル
トケイ酸テトラエチル（ＴＥＯＳ）を使用し、それを加
熱した基板を横切る方向に向ける。異方性エッチングを
適用して、水平方向の共形な化学的気相成長層を除去
し、多結晶シリコン部分（２０）上にスペーサの側壁二
酸化シリコン層（２８）を残す。スペーサ（２８）は第
６図に示す。導電性を付与する不純物、通常はリンまた
はヒ素のイオン注入が、基板中に破線（３０）で示され
ている。次の酸化及びアニール・ステップで第７図に示
すように、破線（３０）から直線（３２）まで、ソース
／ドレイン領域を完全に形成させる。第７図にはまた、
リンけい酸ガラス絶縁層（３４）及びデバイスの各種要
素に対する金属性電気接点（３６）を形成した結果も示
されている。多結晶シリコン層（２０）の最上部にポリ
シド層（図示せず）を形成して、その面積抵抗率を下げ
ることも実行可能である。ポリシド層の異方性エッチン
グに関する詳細は、たとえばＬ．エプラフ(Epraph)、Ｉ
ＥＥ電子デバイス紀要(IEEE Transactions on Electron
Devices)、ＥＤ−２８巻、第１１号、１９８１年１１
月、ｐｐ．１３１５−１３１９に記載されている。
Ｅ．発明の効果 本発明によれば、高度に寸法制御されたサブミクロン級
のゲート長を持つＦＥＴ素子を含む集積回路製造するこ
とができる。
【図面の簡単な説明】
第１〜５図のＡ、第６図及び第７図は、本発明のサブミ
クロン級のチャンネル長をもつ電界効果トランジスタを
形成するプロセスを示す概略図である。 第１〜５図のＢは、第１〜５図のＡの実施例の修正を示
す図である。 １０……シリコン本体、Ｐ−基板、１２……表面分離パ
ターン、凹んだ絶縁層分離領域、１４……Ｐ＋領域、１
６……分離複合層、１６ａ、１６ｃ……二酸化シリコン
絶縁層、１６ｂ……窒化シリコン絶縁層、１６ｂ、１６
ｃ……二酸化シリコン／窒化シリコン複合ゲート、１８
……表面Ｐ領域、２０……多結晶シリコン層、２２……
表面絶縁層、２２ａ……二酸化シリコン層、２２ｂ……
窒化シリコン層、２４……フォトレジスト・マスク、２
４ａ……最下部ポリマまたはレジスト層、２４ｂ……窒
化シリコン中間マスキング層、２４ｃ……ポジ型フォト
レジスト最上層、２６……熱成長酸化物、２８……スペ
ーサ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−25173（ＪＰ，Ａ) 特開 昭61−104669（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】（ａ）ＦＥＴ素子の収容領域を確定すると
    ともに該領域同士を隔離する表面絶縁パターンを半導体
    基板に形成し、 （ｂ）上記半導体基板上に絶縁層を形成し、 （ｃ）上記絶縁層上に多結晶シリコン層を付着し、 （ｄ）所定のイオン注入エネルギーでドーピング元素の
    イオン注入を行い上記多結晶シリコン層をドープした
    後、約８５０℃以下の温度でアニールし、表面近傍部分
    で上記ドーピング元素の濃度が上記多結晶シリコン層の
    残りの部分よりも高濃度となるようにし、 （ｅ）上記多結晶シリコン層に対して、エッチングせず
    に残す多結晶シリコン部の側壁と上記絶縁層表面のなす
    角度が実質的に９０°になるような異方性エッチングを
    施し、 （ｆ）上記残された多結晶シリコン部の一部を熱酸化
    し、その熱酸化された部分を除去することによって、寸
    法制御が精度よく行われたサブミクロン級の長さと厚さ
    を持つ多結晶シリコン部を残し、 （ｇ）上記（ｆ）のステップを経た多結晶シリコン部を
    マスクとして用いて、上記半導体基板中に所望のＰＮ接
    合パターンを形成する、 集積回路構造体の製造方法。
  2. 【請求項２】（ａ）ＦＥＴ素子の収容領域を確定すると
    ともに該領域同士を隔離する表面絶縁パターンを半導体
    基板に形成し、 （ｂ）上記半導体基板上に絶縁層を形成し、 （ｃ）上記絶縁層上に多結晶シリコン層を付着し、 （ｄ）所定のイオン注入エネルギーでドーピング元素の
    イオン注入を行い上記多結晶シリコン層をドープした
    後、約８５０℃以下の温度でアニールし、表面近傍部分
    で上記ドーピング元素の濃度が上記多結晶シリコン層の
    残りの部分よりも高濃度となるようにし、 （ｅ）上記多結晶シリコン層上にその上面からの酸化を
    防止する保護層を形成し、 （ｆ）上記多結晶シリコン層と上記保護層の複合体に対
    して、エッチングせずに残す複合体の側壁と上記絶縁層
    表面のなす角度が実質的に９０°になるような異方性エ
    ッチングを施し、 （ｇ）上記残された複合体中の多結晶シリコン部の一部
    を熱酸化し、その熱酸化された部分と上記保護層とを除
    去することによって、寸法制御が精度よく行われたサブ
    ミクロン級の長さと厚さを持つ多結晶シリコン部を残
    し、 （ｈ）上記（ｇ）のステップを経た多結晶シリコン部を
    マスクとして用いて、上記半導体基板中に所望のＰＮ接
    合パターンを形成する、 集積回路構造体の製造方法。
  3. 【請求項３】前記所定のイオン注入エネルギーが４０−
    ８０ＫｅＶである、請求項１または２の集積回路構造体
    の製造方法。
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