JPS6312171A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関する。特に拡散層容量、抵抗を
大幅に減らした超高速、高密度の半導体装置に関するも
のである。

［発明の概要］ 本発明は拡散層容量、抵抗を大幅に減らし、且つ基板を
耐熱酸化マスクによってマスクをして、選択酸化により
形成するフィールド絶＆！膜の耐酸化マスクの端部付近
に生じる突起、いわゆるバーズビークをなくした超高速
、高密度、高゛信頼性の半導体装置に関するものである
。このバーズビークは、その上に形成される配線の断線
を招くおそれがあるものである、さらに詳しく述べると
、本発明はゲート’を極をマスクとしてセルファライン
で基板に形成した溝中に絶縁物を形成し、それを素子分
離用絶縁膜とする。そして、高速化を妨げている拡散容
量を、その素子性ｐＪＬ用絶縁膜上にソース・ドレイン
領域等の拡散層領域を形成することによって最小限に抑
えることができ、ＲＣ遅延を大幅に減少可能にしたもの
である。

［従来の技術］ 第２図に、従来の半導体装置の主要断面図を示す、第２
図において、まずシリコン基板２０１内に、既知技術で
ある選択酸化により素子分離用酸化膜２０２を形成する
。同時にストッパー領域２０３も形成する。続いて素子
分離用酸化＠２０２が形成されていないシリコン基板２
０１上に、選択的にグー１１＆化膜２０４を形成し、そ
のゲート酸化膜上にポリシリコンによるゲート電極２０
５を形成する。その後ゲート電極２０５と素子分離用酸
化１１ｆｉ　２０２をマスクとして、シリコン基板中に
イオンを注入し、低濃度拡散層２０７を形成する０次に
サイドウオール酸化１１ｉ　２０８をゲート電極２０５
端に形成し、Ｔｉを前面に形成する。そして、このＴｉ
をゲート電極部２０６と拡散層部２０９において、熱処
理等によりセルファライン的にＴｉ５ｉＺ化する。その
後不純物をイオン打ち込みし、層間絶縁膜２１１を形成
し、アニールすることにより、ＴｉＳｉ２の拡散層部２
０９下にソース・ドレイン拡散層２１０が形成される。

そして層間絶縁膜２１１にコンタクトホールをエツチン
グにより形成後、ＡＱ合金配置！２１２を形成すること
により半導体装置を形成していた。

［発明が解決しようとする問題点コ この第２図のような従来の半導体装置においては、ゲー
ト電極部びソース・ドレイン拡散層上に低抵抗の高融点
金属のシリサイド層が形成されているので、拡散抵抗は
下げることはできるが、拡散層ｆｆ１（基板−拡散層間
）は変らない。このためソース・ドレイン拡散層の他に
拡散配線部が多いＬＳＩは、トータルスピードに占める
拡散容量による遅延が非常に大きい。またトータルスピ
ードに占める集積化、微細化の寄与率は大きいが、上記
のように従来の半導体装置ではバーズビークが大きくな
る可能性があるので、半導体の高集積化の妨げとなって
いた。

そこで本発明はシリコン基板上に先にゲート電極部を形
成した後に、そのゲート電極部をマスクとしてセルファ
ライン的に溝を形成し、その溝に絶縁物を埋没して素子
分離領域とする。そして、その素子分離領域上に、ソー
ス・ドレイン拡散層等の拡散層領域を形成することによ
り、従来の基板−拡散層間容量をほとんどゼロにするこ
とができるのである。

本発明の目的は、従来の半導体装置にみられたこれらの
高速化を妨げる要因を一掃し、超高速、高密度、高信頼
性を有する新規な構造の半導体装置を提供することであ
る。

［問題点を解決するための手段］ 本発明は半導体基板上に形成されたゲート絶縁Ｉｌり、
前記ゲート絶縁膜上に形成されたゲート電極、前記ゲー
ト電極の側壁に形成されたサイドウオール絶縁膜、前記
サイドウオール絶縁膜槽の前記半導体基板に形成された
溝、前記溝中に前記溝の上部の前記半導体基板の側壁の
一部が露出するように形成された素子分離用絶縁膜、Ｎ
：ｊ記すイドウオール絶縁膜下の前記溝の露出した側壁
の前記半導体基板に形成されたソース・ドレイン領域、
ｎｒＪ記ソース・ドレイン領域から前記素子分離用絶縁
膜上にわたって形成された前記ソース・ドレイン領域か
らの引き出し配線、前記ゲート電極部サイドウオール絶
縁膜を含む前記半導体基板と前記ソース・ドレイン領域
からの前記引き出し配線を含む前記素子性ＮＬ用絶縁膜
上に形成された層間絶縁１１り、前記素子分離用絶縁膜
上に設けられた前記ソース・ドレイン領域からのｒｉｊ
Ｊ記引き出し配線上の前記層間絶縁膜に形成されたコン
タクトホール、前記コンタクトホールを介して、前記ソ
ース・ドレイン領域からの前記引き出し配線と導通をと
るように形成された上層配線からなることを特徴とする
。

［実施例］ 第１図は本発明による半導体装置の実施例を示す主要断
面図である。第１図において１０１はシリコン基板、１
０２はゲート酸化膜、１０３はリンドープドポリシリコ
ン、１０４はモリブデンシリサイド、この１０３と１０
４でゲート電極を形成している。１０５は低濃度拡散領
域、１０７はサイドウオール絶縁膜、１０９はストッパ
ー拡散層、１１０は素子分離用絶縁膜、１１３はＴｉＳ
ｉ２，１１４はＴｉｘＳｉｙ、１１５はソース・ドレイ
ン領域等の不純物拡散層、１１６はタングステン膜、１
１７は層間絶縁膜、１１８はＡＱ等による配線層である
。このように素子分離用絶縁膜１１０上にソース・ドレ
イン領域が形成されているのが本発明の特徴である。

このように従来の半導体装置の主要断面図を示す第２図
の一つの素子の領域を表わすＡ′は本発明によれば第１
図のＡとなり、素子が非常に微細化されることがわかる
。

次に第３図（ａ）〜（ｅ）を用いて、上記実施例による
半導体装置の製造方法を詳細に説明する。

第３図（ａ）において、シリコン基板１０１にグー４酸
化膜１０２を２０ＯＡ形成し、リンドープドポリシリコ
ン１０３が１５００人と、モリブデンシリサイド１０４
が２５００人とよりなるゲート電極をパターンニングし
た後、該ゲート’ｉ！極をマスクとして低濃度拡散領域
１０５を形成する。

そして、プラズマナイトライド膜１０６を５００ＯＡ堆
積する。その後異方性エツチングにより、サイドウオー
ル絶縁ｆｆ１ｌ　１０７を形成する０次に（ｂ）図にお
いて、ゲート電極及びサイドウオール絶ｔ＆膜１０７を
マスクとして、異方性エツチング、例えばＲＩＥ（リア
クティブ　イオン　エツチング）シてシリコン基板まで
７０００λエツチンクし溝を形成する０次にＢＳＧ膜１
０８（ポロンシリケート　ガラス）をｇｏｏｏＡ堆積し
、１１００６Ｃで３０秒ランプアニールすることにより
、ＢＳＧ膜１０８をリフローし、必要領域のス）　ツバ
−拡散層１０９及び素子分離用絶縁膜１１０を形成する
。（Ｃ）においてリフローしたＢＳＧ膜１０８をサイド
ウオール絶縁膜１０７下のシリコン部が露出するまでエ
ッチバックする０次にＴ１１１１１１１１をデボし、必
要拡散部分を残すようにエツチングして、所謂、従来プ
ロセスでいう、ソース・ドレイン領域を形成する。

続いて該Ｔｉ膜１１１を１０００℃でランプアニールす
ると、シリコン基板部はＴｉＳｉ２暦１１３になり、Ｂ
ＳＧ膜１０８パターン上のＴｉは、５ｉ０２中のＳｔが
一部反応して、薄いＴｉｘＳｉｙＰａｌｌ　４が形成さ
れる。ゲート電極、サイドウオール絶縁膜上ではシリサ
イド化しないためセレクティブエッチが可能で、ソース
・ドレイン領域からの配線部が、素子分離用絶縁膜１１
０上、及び基板サイドに形成される０次に不純物１１２
をイオン打ち込みしランプアニールすることにより、シ
リコン部と接したＴｉ５ｉ２ｒＩ！４を通して。

基板側に拡散層１１５を形成する。これがソース・ドレ
イン領域となる。（ｅ）において、セレクティブタング
ステン＋＋ｇ　ｌ　１６をＴｉＳｉ２及びＭＯ５ｉ２電
極上に形成すると、ゲート・ソース・ドレインは分離さ
れて、それらが低抵抗で形成される０次に層間絶縁膜１
１７としてＳ　ｉ　Ｏ２を減圧で２ＪＬ堆積し、コンタ
クトエッチ後、ＡＱ等により配線層１１８を形成するこ
とにより、木発明の半導体装置は完成する。

第４図（ａ）　〜（ｇ）及び＄５図は、本発明による半
導体装置の製造方法の別の実施例を示したものであり、
木発明が様々な応用をもって実現できることを示してい
る。

ｆｆ１４図（ａ）において４０１はシリコン基板、４０
２は従来の素子分離用Ｓ　ｉ　０２であり、シリコン基
板を異方性エツチング、例えばＲＩＥでエツチングして
溝をつくり、液溝にポリシリコンを埋め込み酸化して形
成したものである０次にゲート絶縁膜４０３を２００人
形成し、Ｗ嗅により３０００λでゲート電ｗＡ４０４を
形成する。このゲート電極４０４をマスクとしてホット
エレクトロン防止の低濃度Ｐ＋イオン打ち込み４０５を
行なう。

（ｂ）ではゲート電極４０４周辺に異方性エツチング、
例えばＲＩＨによりサイドウオール５ｉＯ２ＩＩｆｉ４
０６を形成した後、該サイドウオールＳｉ０２１１１４
０６を含むゲート電極４０４．及び素子分離用５ｉ０２
４０２をマスクとして基板シリコンを異方性エツチング
、例えばＲＩＥＬ、４０７の溝７０００λを形成する。

（Ｃ）において全面にポリシリコン４０Ｂを３ｏｏｏＡ
デポジシヨンし、次にレジストを２Ｐ全面に塗布し、異
方性エツチング、例えば０２ＲＩＥでエッチバックして
、溝部にのみレジスト４０９を残す、この構造で（ｄ）
のように全面異方性エツチング、ＭえＪｆＲＩＥでポリ
シリコンをエツチングすると、４１０の部分にのみポリ
シリコンが残る０次に（ｅ）のようにこのポリシリコン
を熱酸化することにより、４１１部が５ｉ０２になる。

つまりゲート電極４０４をマスクとして、セルファライ
ンで５ｉ０２４１１と素子分離用５ｉ０２部４０２によ
り表示分離領域を形成したわけである。

このサイドウオールわきの５ｉ０２はゲート！界面より
少し下っているようにする。つまりサイドウオール周辺
下側部はシリコンが一部露出している。この上にＴｉＳ
ｉ２．５（Ｔｉ　：５ｉ＝２：５）／Ｔｉ４１２を１０
００λ／６００人デボジシ、ンする０次に（ｆ）のよう
に７４０℃のＡｒ中で３０秒ランプアニールするとサイ
ドウオール側下シリコン部がＴｉＳｉ２化すると同時に
Ａｒ中での７ニールの場合、シリコンが横方向に拡散し
、約ＩＪＬＴｉＳｉ２がひろがり４１３のＴｉＳｉ２部
が形成される。この時２Ｎ＃膜でなく、Ｔｉ膜だけでも
良い０次にＴｉＳｉ２層は、ゲートと、ドレイン・ソー
ス部と分離されたわけであるがゲートとドレインあるい
は、ドレインとドレインと結線したい時はその部分を通
常のフォトリソによりＴｉＳｉ２．５　　（Ｔｉ：５ｉ
＝２：５）／ＴＩ膜を残シテ、ＮＨ４，ＯＨ＋Ｈ２０２
系（７）　ｘ　−）　チンダ液でエッチすると、４１３
のＴｉＳｉ２形成部分と、ＴｉＳ　ｉ２．５　　（Ｔ　
ｉ　：　Ｓ　ｉ　＝２　：　５）部４１４が形成される
。ゲート電極が短かい場合は横ひろがりのＴｉＳｉ２層
で結線される。このＴｉＳｉ２暦上から高濃度イオン打
ち込みをし、１０５０°Ｃで２０秒アニールすることに
より、ＴｉＳｉ２層中からシリコン部に押し出され不純
物が拡散し、拡散層４１５が形成される。この時４１９
部の低濃度不純物も活性化される０次に（ｇ）のように
居間絶縁膜４１６として５ｉ０２６０００人をつけ、コ
ンタクト孔４１７を形成後、ＡＩ配線４１８を行って完
成する。第５図はこの第４図（ｇ）の平面図である。本
実施例ではゲート電極下で形成されたキャリアがサイド
ウオール側下のジャンクションでとらえられ、ＴｉＳｉ
２を通して外部に取り出される。このＴｉＳｉ２及びＴ
ｉＳｉ２．５　　（Ｔｉ　：　Ｓ　ｉ＝２　：　５）は
、基本的にはゲート電極でセレクティブに形成された素
子分離５ｉ０２４１１上にあり、従来の如きシリコン部
での拡散及び結線領域がないことにより、ジャンクショ
ン容量を大幅に減らすと同時に、非常に集積化した半導
体装置が実現できるものである。

上記の実施例において、シリコン基板とソース・ドレイ
ン領域の極性を明記してなかったが、当然の如く、Ｐ型
シリコン基板のときはＮ型ソース・ドレイン領域となり
、Ｎｆｉシリコン基板のときはＰ型ソース・ドレイン領
域となる。

［発明の効果］ このように本発明による半導体装置は従来シリコン基板
中に形成されていた拡散層を、基本的には素子分離融化
膜上に形成し、且つ低抵抗で製作することが可能な上、
ゲート電極をマスクとして−ｔ’　ルアアラインでバー
ズビークフリーな素子分離も同時にできるものであり、
拡散容量を大幅に減少でき、且つ集積度も飛躍的に向上
しうるものである０本発明の実施例で言う拡散層とは、
トランジスターのソース・ドレインのジャンクションか
ら電気信号を取り出す配線の意味も含んでいる。

本発明の実施例によれば、拡散層間の接続も自在にでき
ることから従来のような結線が不用となり、集積度が向
上する０本実施例には、ゲートにモリブデンポリサイド
（モリブデンとポリシリコンの二層のゲート電極）を引
用したが、ポリシリコンでもメタルゲートでもメタルナ
イトライドでも良く、拡Ｒ１！、層も同様のことが言え
る。又素子分敲もＣＶＤ法で行なったが熱酸化法でも良
い。

【図面の簡単な説明】

第１図は本発明による実施例の半導体装置の主要断面図
を示す。 第２図は従来の半導体装置の主要断面図を示す。 第３図（ａ）〜（ｅ）は本発明による実施例の半導体装
置の製造工程断面図を示す。 第４図（ａ）〜（ｇ）は、本発明による別の実施例の半
導体装置の製造工程断面図を示す。 活５０１３岑光明にＯ９″Ｊの実茨仏・俸゛］○ヰ導・
１第１（ｚめ千面凹と示ず０ １０１・・・・・・シリコン、１０２・・・・・・ゲー
トｓ化膜、１０３・・・・・・ポリシリコン膜、１０４
・・・・・・モリブデンシリサイド膜、１０５・・・・
・・低濃度拡散層、１０６・・・・・・プラズマ窒化膜
、１０７・・・・・・サイドウオール絶縁膜、１０８・
・・・・・ＢＳＧ膜、１０９・・・・・・ストッパー拡
散層、１１０・・・・・・素子分離用絶縁膜、１１１・
・・・・・Ｔｉ膜、１１２・・・・・・不純物イオン打
込み、１１３−−−−・−Ｔ　ｉ　Ｓ　ｉ２層、１１４
　・−・・・・Ｔ　ｉ　ｘＳｉｙ層、１１５・・・・・
・不純物拡散層、１１６・・・・・・タングステン膜、
１１７・・・・・・層！１ＪＩ絶Ｉ＆膜、１１８・・・
・・・配線層、２０１・・・・・・シリコン基板、２０
２・・・・・・素子分離用酸化膜、２０３・・・・・・
ストッパー領域、２０４・・・・・・ゲート酸化膜、２
０５・・・・・・ゲート電極、２０６・・・・・・ゲー
）［極部、２０７・・・・・・低濃度拡散層、２０Ｂ・
・・・・・サイドウオール酸化膜、２０９・・・・・・
拡散層部、２１０・・・・・・ソース・ドレイン拡散層
、２１１・・・・・・層間絶縁膜、２１２・・・・・・
ＡＱ合金配線、４０１・・・・・・シリコン基板、４０
２・・・・・・素子分離用５ｉ０２，４０３・・・・・
・ゲーｉ０２膜、４０７・・・・・・溝部、４０８・・
・・・・ポリシリコン、４０９・・・・・・レジスト、
４１０・・・・・・ポリシリコン、４１１・・・・・・
５ｉ０２，４１２・・・・・・７　ｉ　Ｓ　ｉ２．５／
Ｔｉ、４１３・・・・・・ＴｉＳｉ２，４１４・・・・
・・ＴｉＳｉ２．５．４１５・・・・・・拡散層、４１
６・・・・・・層間絶ｌＩ＆膜、　　４１７・・・・・
・コンタクト孔、４１８・・・・・・ＡΩ配線、４１９
・・・・・・低濃度不純物層具　　　　　上 （α） （ｂ） （り 第Ｊ図 ↓　↓　↓　ドア２ （ｄ） 第３図 （Ｃ） 第４図 （ｄ） （ｇ） 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成されたゲート絶縁膜、前記ゲート絶
   縁膜上に形成されたゲート電極、前記ゲート電極の側壁
   に形成されたサイドウォール絶縁膜、前記サイドウォー
   ル絶縁膜横の前記半導体基板に形成された溝、前記溝中
   に前記溝の上部の前記半導体基板の側壁の一部が露出す
   るように形成された素子分離用絶縁膜、前記サイドウォ
   ール絶縁膜下の前記溝の露出した側壁の前記半導体基板
   に形成されたソース・ドレイン領域、前記ソース・ドレ
   イン領域から前記素子分離用絶縁膜上にわたって形成さ
   れた前記ソース・ドレイン領域からの引き出し配線、前
   記ゲート電極及び前記サイドウォール絶縁膜を含む前記
   半導体基板と前記ソース・ドレイン領域からの前記引き
   出し配線を含む前記素子分離用絶縁膜上に形成された層
   間絶縁膜、前記素子分離用絶縁膜上に設けられた前記ソ
   ース・ドレイン領域からの前記引き出し配線上の前記層
   間絶縁膜に形成されたユンタクトホール、前記コンタク
   トホールを介して、前記ソース・ドレイン領域からの前
   記引き出し配線と導通をとるように形成された上層配線
   からなることを特徴とする半導体装置。