JP6626941B2 - 半導体装置 - Google Patents

Description

開示する発明の一態様は、半導体装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタなどの半導体素子をはじめ、パワーデバイス、パワーデバイス
を有する集積回路、電源回路、又は電力変換回路の他、電気光学装置、半導体回路、電子
機器は、半導体装置の範疇に入る、あるいは半導体装置を含む。

絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いたトランジスタは、
集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに
広く用いられている。

一般に、高集積化回路の形成において、トランジスタの微細化は必須技術である。従来、
薄膜トランジスタは、半導体膜、絶縁膜及び電極を平面上に積み重ねて形成する、所謂プ
レーナ型構造が主流であったが、半導体装置の更なる高集積化を図れるトランジスタとし
て、活性層にポリシリコン膜を用いたフィン型構造のトランジスタが開示されている。

特開２００９−２０６３０６号公報

半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性（例
えば、オン電流や電界効果移動度）の向上が望まれる。しかしながら、トランジスタの微
細化が進むにつれ、チャネル幅も縮小されるため、オン電流の低下が懸念される。また、
トランジスタを微細化すると、しきい値電圧のマイナスシフトやＳ値（サブスレッショル
ド値）の劣化などのトランジスタの電気特性の悪化やばらつきが生じることが知られてい
る。

したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる構
成の半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を
提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目
的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は
、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明
細書等の記載から自ずと明らかになるものであり、明細書等の記載からこれら以外の課題
を抽出することが可能である。

本発明の一態様の半導体装置は、チャネル幅方向に互いに平行に配置された少なくとも第
１のチャネル形成領域及び第２のチャネル形成領域を含む酸化物半導体層を有する。また
、ゲート絶縁層を介して、各々のチャネル形成領域の側面及び上面と重なるようにゲート
電極層が設けられている。このような構成とすることで、各々のチャネル形成領域に対し
て側面方向及び上面方向から電界が印加されるため、トランジスタのしきい値電圧を良好
に制御し、且つＳ値を向上させることができる。また、複数のチャネル形成領域を有する
ことで、トランジスタの実効的なチャネル幅を増加させることができるため、オン電流の
低下を抑制することができる。

また、本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶
縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構
成元素として含む酸化物層を有する。酸化物半導体層と絶縁層が接する場合、酸化物半導
体層と絶縁層との界面にトラップ準位が形成され得るが、酸化物半導体層と絶縁層との間
に酸化物層を有する上記のような構成とすることにより、当該トラップ準位の形成を抑制
することができる。そのため、トランジスタの電気特性の劣化を抑制することができる。

より具体的には、例えば以下の構成とすることができる。

本発明の一態様は、少なくとも第１及び第２のチャネル形成領域を含む酸化物半導体層と
、酸化物半導体層の下面に接して設けられた第１の酸化物層と、酸化物半導体層の上面に
接して設けられた第２の酸化物層と、酸化物半導体層と電気的に接続されたソース電極層
及びドレイン電極層と、酸化物半導体層上に設けられ、第１及び第２のチャネル形成領域
それぞれの側面及び上面と重なるゲート電極層と、酸化物半導体層とゲート電極層との間
に設けられたゲート絶縁層と、を有する半導体装置である。

また、本発明の一態様は、少なくとも第１及び第２のチャネル形成領域を含む酸化物半導
体層と、酸化物半導体層の下面に接して設けられた第１の酸化物層と、酸化物半導体層の
上面に接して設けられた第２の酸化物層と、酸化物半導体層と電気的に接続されたソース
電極層及びドレイン電極層と、酸化物半導体層上に設けられ、第１及び第２のチャネル形
成領域のそれぞれの側面及び上面と重なる第１のゲート電極層と、酸化物半導体層の下層
に設けられ、第１及び第２のチャネル形成領域とそれぞれ重なる第２のゲート電極層と、
第２の酸化物層と、第１のゲート電極層との間に設けられた第１のゲート絶縁層と、第１
の酸化物層と、第２のゲート電極層との間に設けられた第２のゲート絶縁層と、を有する
半導体装置である。

上記の半導体装置において、第１の酸化物層及び第２の酸化物層はそれぞれ、酸化物半導
体層を構成する金属元素のうち少なくとも一の金属元素を構成元素として含む。

また、上記の半導体装置において、第２の酸化物層は、第１のチャネル形成領域の側面及
び上面と、第２のチャネル形成領域の側面及び上面と、を覆うように酸化物半導体層上に
設けられ、且つ、第１のチャネル形成領域と、第２のチャネル形成領域との間の領域で、
第１の酸化物層と接していてもよい。

または、上記の半導体装置において、第１の酸化物層、酸化物半導体層、及び第２の酸化
物層は、断面形状において端部が一致してもよい。

または、上記の半導体装置において、ソース電極層及びドレイン電極層は、第１の酸化物
層の側面と、酸化物半導体層の側面及び上面に接して設けられてもよい。

本発明の一態様によって、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半
導体装置を提供することができる。または、本発明の一態様によって、低消費電力の半導
体装置を提供することができる。または、本発明の一態様によって、信頼性の高い半導体
装置を提供することができる。

半導体装置の一態様を説明する平面図及び断面図。 半導体装置に含まれる積層構造のバンド図を説明する図。 半導体装置の作製方法の一例を説明する平面図及び断面図。 半導体装置の作製方法の一例を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 半導体装置の一態様を説明する平面図及び断面図。 酸化物半導体の極微電子線回折パターンを示す図。 本発明の一態様の半導体装置の回路図。 本発明の一態様の半導体装置の回路図及び概念図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置のブロック図。 本発明の一態様の半導体装置を適用することができる電子機器。

以下では、開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本明
細書に開示する発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得るこ
とは、当業者であれば容易に理解される。従って、本明細書に開示する発明は以下に示す
実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に示す本発明の一態様の構成において、同一部分又は同様の機能を有する部分
には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また
、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合があ
る。

なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるた
めに付すものであり、数的に限定するものではない。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置、及び半導体装置の作製方法の一態様を
図１乃至図７を用いて説明する。本実施の形態では、半導体装置の一例として、酸化物半
導体層を有するフィン型構造のトランジスタを示す。

＜半導体装置の構成例＞
図１に半導体装置としてトランジスタ２００の構成例を示す。図１（Ａ）は、トランジス
タ２００の平面図であり、図１（Ｂ）は、図１（Ａ）のＶ１−Ｗ１における断面図であり
、図１（Ｃ）は図１（Ａ）のＸ１−Ｙ１における断面図である。なお、図１（Ａ）では、
煩雑になることを避けるため、トランジスタ２００の構成要素の一部（例えば、第２の酸
化物層１０８等）は省略して図示している。なお、以降の平面図においても同様である。

図１に示すトランジスタ２００は、絶縁表面を有する基板１００上に設けられた下地絶縁
層１０２上に、第１の酸化物層１０４、第１の酸化物層１０４上に接する島状の酸化物半
導体層１０６、及び酸化物半導体層１０６上に接する第２の酸化物層１０８を含む酸化物
積層１１０と、酸化物半導体層１０６と電気的に接続されたソース電極層１１２ａ及びド
レイン電極層１１２ｂと、第２の酸化物層１０８上のゲート絶縁層１１４と、ゲート絶縁
層１１４を介して酸化物半導体層１０６と重なるゲート電極層１１６と、を有する。

また、図１（Ａ）の平面図に示すように、トランジスタ２００に含まれる酸化物半導体層
１０６は、ソース電極層１１２ａ及びドレイン電極層１１２ｂの間であって、ゲート電極
層１１６と重なる領域に開口部を有する。該開口部は、平面形状を略矩形状とし、長辺方
向をチャネル長方向と平行な方向とすることが好ましい。酸化物半導体層１０６の設けら
れない開口部にはチャネルが形成されないため、酸化物半導体層１０６はチャネル幅方向
に互いに平行に配置された複数のチャネル形成領域を有する。すなわち、酸化物半導体層
１０６に開口部を設けることでチャネル形成領域がチャネル幅方向に複数に分断される。
具体的には、チャネルが形成される酸化物半導体層１０６は、チャネル長Ｌであってチャ
ネル幅Ｗ_＿１である第１のチャネル形成領域１０６ａと、チャネル長Ｌであってチャネル
幅Ｗ_＿２である第２のチャネル形成領域１０６ｂと、チャネル長Ｌであってチャネル幅Ｗ
_＿３である第３のチャネル形成領域１０６ｃと、を含む。

酸化物半導体層１０６は、開口部を有することで、所定の間隔を隔てて互いに平行に配列
された複数の短冊状の領域と、一対の矩形状の領域と、を含む。また、一対の矩形状の領
域の一方は、複数の短冊状の領域それぞれの一端に接して設けられ、一対の矩形状の領域
の他方は、複数の短冊状の領域それぞれの他端に接して設けられている。酸化物半導体層
１０６に含まれる一対の矩形状の領域の少なくとも一部は、ソース電極層１１２ａ及びド
レイン電極層１１２ｂと重なる。また、酸化物半導体層１０６に含まれる複数の短冊状の
領域はそれぞれ少なくとも一部においてゲート電極層１１６と重なる。

なお、トランジスタ２００において酸化物積層１１０に含まれる第１の酸化物層１０４と
第２の酸化物層１０８とは、酸化物半導体層１０６の開口部及び島状の酸化物半導体層１
０６の外周部において接する領域を有している。

図１（Ｂ）のチャネル幅方向の断面図に示すように、トランジスタ２００に含まれる酸化
物半導体層１０６において、チャネル形成領域の一と、隣接するチャネル形成領域の一と
の間には、ゲート絶縁層１１４を介してゲート電極層１１６が設けられる。すなわち、チ
ャネル幅方向において、第１のチャネル形成領域１０６ａ乃至第３のチャネル形成領域１
０６ｃそれぞれの側面及び上面と重なるように、ゲート電極層１１６が設けられている。

チャネル形成領域の側面及び上面と重なるようにゲート電極層１１６を設けることで、チ
ャネル形成領域の側面方向からもゲート電極層１１６の電界を印加することができる。こ
のような構成とすることで、各々のチャネル形成領域に対して全体的に電界が印加される
ようになるため、トランジスタ２００のしきい値電圧の制御を良好に行うことができる。
また、Ｓ値を向上させることができる。

ここで、各々のチャネル形成領域のチャネル幅（Ｗ_＿１乃至Ｗ_＿３）を拡大しすぎると、
チャネル形成領域の側面方向からゲート電極層１１６の電界が印加されにくくなり、しき
い値電圧の制御性が低下する。第１のチャネル形成領域１０６ａ乃至第３のチャネル形成
領域１０６ｃの側面方向からゲート電極層１１６の電界を効果的に印加するためには、例
えば、ゲート絶縁層１１４の膜厚が２０ｎｍの場合、各々のチャネル形成領域のチャネル
幅（Ｗ_＿１乃至Ｗ_＿３）を４０ｎｍ以上１００ｎｍ以下とすることが好ましい。但し、チ
ャネル形成領域の好ましいチャネル幅（Ｗ_＿１乃至Ｗ_＿３）は、ゲート絶縁層１１４の膜
厚によって変化し、例えばゲート絶縁層１１４の膜厚が上述の値の１／２倍（１０ｎｍ）
となった場合、チャネル幅（Ｗ_＿１乃至Ｗ_＿３）は上述の範囲の２倍の範囲（８０ｎｍ以
上２００ｎｍ以下）とすることが好ましい。

一方、チャネル幅を縮小すると、トランジスタのオン電流の低下が懸念される。しかしな
がら本実施の形態のトランジスタ２００は、側面方向から効果的に電界を印加可能なチャ
ネル幅を有するチャネル形成領域を複数有することで、実効的なチャネル幅を拡大するこ
とが可能である。トランジスタ２００は、フィン型構造のトランジスタが複数並列に接続
されたマルチフィン型構造のトランジスタであると言える。

なお、本実施の形態において、トランジスタ２００は、第１のチャネル形成領域１０６ａ
乃至第３のチャネル形成領域１０６ｃの３つのチャネル形成領域を含んで構成される場合
を例に示すが、本発明の実施の形態はこれに限られない。トランジスタは、少なくとも２
つのチャネル形成領域を含んでいればよく、４つ以上に分断されたチャネル形成領域を含
んでいてもよい。

また、オン電流の向上のためには、チャネルが形成される酸化物半導体層１０６の膜厚を
増加させることも有効である。例えば、酸化物半導体層１０６の膜厚を、チャネル幅（Ｗ
_＿１乃至Ｗ_＿３）に対して１０倍以上１００倍以下とすると、トランジスタ２００のオン
電流を向上させることができるため好ましい。但し、トランジスタ２００に含まれる酸化
物半導体層１０６の膜厚はこの範囲に限られない。

また、本実施の形態のトランジスタ２００では、図１（Ａ）の平面図に示すように、ソー
ス電極層１１２ａ及びドレイン電極層１１２ｂのチャネル幅方向の幅は、島状の酸化物半
導体層１０６のチャネル幅方向の幅よりも小さく、当該酸化物半導体層１０６のチャネル
長方向の端部を覆うように形成される。このような構成とすることで、ゲート電極層１１
６から酸化物半導体層１０６の側面への電界印加に対する障害物を減少することができる
ため、フィン型構造によるトランジスタのしきい値電圧の制御及びＳ値の向上の効果を助
長させることができる。

なお、ソース電極層１１２ａ及びドレイン電極層１１２ｂには、酸素と結合し易い導電材
料を好ましく用いることができる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗな
どを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の高
いＷを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し
易い材料も含まれる。

このような導電材料と酸化物半導体層１０６を接触させると、酸化物半導体層１０６中の
酸素が、酸素と結合し易い導電材料側に取り込まれる。トランジスタの作製工程には、い
くつかの加熱工程があることから、上記酸素の移動により、酸化物半導体層１０６におい
てソース電極層１１２ａ及びドレイン電極層１１２ｂと接触した界面近傍の領域に酸素欠
損が発生し、ｎ型化した領域（図中、網掛けで示す）を形成することができる。該ｎ型化
した領域はトランジスタ２００のソースまたはドレインとして機能することができる。な
お、ｎ型化した領域は、第１の酸化物層１０４及び第２の酸化物層１０８において、ソー
ス電極層１１２ａ及びドレイン電極層１１２ｂと接する領域においても形成されうる。

トランジスタ２００は、ソース又はドレインとして機能するｎ型化した領域を有すること
で、オン状態で電流をより流しやすくすることができるため、オン電流を増加させること
ができる。特に、酸化物半導体層１０６の膜厚が大きい場合、酸化物半導体層１０６のチ
ャネル長方向の端部にソース又はドレインとして機能するｎ型化した領域を設けることは
有効である。

なお、ｎ型化した領域には、ソース電極層１１２ａ及びドレイン電極層１１２ｂの構成元
素が混入することがある。また、ｎ型化した領域に接するソース電極層１１２ａ及びドレ
イン電極層１１２ｂでは、一部に酸素の濃度が高い領域が形成されうる。また、ｎ型化し
た領域に接するソース電極層１１２ａ及びドレイン電極層１１２ｂでは、酸化物積層１１
０の構成元素が混入することがある。

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ
型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、
トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御が困
難な状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する
場合は、ソース電極層及びドレイン電極層には、酸素と結合しにくい導電材料を用いるこ
とが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタンなどを用いる
ことが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含
まれる。

また、上述したようにトランジスタ２００は、下地絶縁層１０２とゲート絶縁層１１４と
の間に、第１の酸化物層１０４、酸化物半導体層１０６及び第２の酸化物層１０８を含む
酸化物積層１１０を有する。第１の酸化物層１０４及び第２の酸化物層１０８は、酸化物
半導体層１０６を構成する金属元素を一種以上含む酸化物層である。

酸化物半導体層１０６としては、少なくともインジウム、亜鉛及びＭ（Ａｌ、Ｇａ、Ｇｅ
、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記
される層を含む。酸化物半導体層１０６がインジウムを含むと、トランジスタのキャリア
移動度が高くなるため、好ましい。

酸化物半導体層１０６の下層の第１の酸化物層１０４としてはＩｎ−Ｍ−Ｚｎ酸化物（Ｍ
はＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記さ
れ、酸化物半導体層１０６よりもＩｎに対するＭの原子数比が高い酸化物層を含む。具体
的には、第１の酸化物層１０４として、酸化物半導体層１０６よりも前述の元素を１．５
倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を
用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に
生じることを抑制する機能を有する。即ち、第１の酸化物層１０４は酸化物半導体層１０
６よりも酸素欠損が生じにくい酸化物層である。

また、酸化物半導体層１０６の上層の第２の酸化物層１０８としては、第１の酸化物層１
０４と同様にＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌ
ａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層１０６よりもＩｎに対するＭ
の原子数比が高い酸化物層を含む。具体的には、第２の酸化物層１０８として、酸化物半
導体層１０６よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは
３倍以上高い原子数比で含む酸化物層を用いる。なお、Ｉｎに対するＭの原子数比が多す
ぎると、第２の酸化物層１０８のバンドギャップが大きくなり絶縁層として機能しうるた
め、第２の酸化物層１０８が半導体層として機能しうる程度にＭの原子数比を調整するこ
とが好ましい。但し、Ｍの原子数比によっては第２の酸化物層１０８がゲート絶縁層の一
部として機能することもある。

第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１０８が、少なくともイ
ンジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅまたは
Ｈｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物層１０４をＩｎ：
Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層１０６をＩｎ：Ｍ：Ｚｎ＝ｘ
_２：ｙ_２：ｚ_２［原子数比］、第２の酸化物層１０８をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ
_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなるこ
とが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましく
は２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１０６におい
て、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし
、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため
、ｙ_２はｘ_２の３倍未満であることが好ましい。

なお、第１の酸化物層１０４がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１
００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａ
ｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍ
ｉｃ％以上とする。また、酸化物半導体層１０６がＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｉ
ｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ
％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上
、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第２の酸化物層１０８がＩｎ−Ｍ−Ｚｎ酸
化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎ
が５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５
ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。

なお、第１の酸化物層１０４と、第２の酸化物層１０８とは、異なる構成元素を含む層と
してもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層としても
よい。

第１の酸化物層１０４、酸化物半導体層１０６、及び第２の酸化物層１０８には、例えば
、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。

第１の酸化物層１０４の膜厚は、下地絶縁層１０２と第１の酸化物層１０４との界面に生
じうるトラップ準位が、チャネルに影響することを抑制することができる程度に厚くする
ことが好ましい。但し、第１の酸化物層１０４は下地絶縁層１０２から酸化物半導体層１
０６へ供給される酸素の経路となる層であるため、その膜厚を厚くしすぎると酸素の供給
が阻害されるため好ましくない。

また、第２の酸化物層１０８は、酸化物半導体にとって不純物となるゲート絶縁層１１４
の構成元素が酸化物半導体層１０６に混入することを抑制する厚さ以上とする。また、第
２の酸化物層１０８は、ゲート電極層１１６とチャネルとして機能する酸化物半導体層１
０６との間に設けられる層であるため、トランジスタのオン電流を向上させるためには可
能な限り薄くすることが好ましい。具体的には、第２の酸化物層１０８の膜厚は、例えば
、０．３ｎｍ以上１０ｎｍ未満、好ましくは０．３ｎｍ以上５ｎｍ以下とすることができ
る。

また、第１の酸化物層１０４及び第２の酸化物層１０８は、酸化物半導体層１０６を構成
する金属元素を一種以上含み、伝導帯下端のエネルギーが酸化物半導体層１０６よりも、
０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅ
Ｖ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導
体で形成することが好ましい。

このような構造において、ゲート電極層１１６に電界を印加すると、酸化物半導体層を含
む積層構造のうち、伝導帯下端のエネルギーが最も小さい層である酸化物半導体層１０６
にチャネルが形成される。すなわち、酸化物半導体層１０６とゲート絶縁層１１４との間
に第２の酸化物層１０８が形成されていることよって、トランジスタのチャネルをゲート
絶縁層１１４と接しない構造とすることができる。

また、チャネルを形成する酸化物半導体層１０６の上側及び下側に接して、酸化物半導体
層１０６よりも酸素欠損の生じにくい酸化物層を設けることで、トランジスタのチャネル
における酸素欠損の形成を抑制することができる。

＜トランジスタに含まれる積層構造のバンド構造＞
ここで、トランジスタ２００に含まれる下地絶縁層１０２、第１の酸化物層１０４、酸化
物半導体層１０６、第２の酸化物層１０８、及びゲート絶縁層１１４の有するバンド構造
について図２を用いて説明する。

図２において、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２はそれぞれ下地絶縁
層１０２、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１０８、及び
ゲート絶縁層１１４の伝導帯下端のエネルギーを模式的に示している。なおここでは便宜
上、図１でのそれぞれの層の厚さは考慮していない。

ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう）は、真空準位
と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう）からエネルギーギ
ャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（例えばＨ
ＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空
準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉ
ｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（例えばＰＨ
Ｉ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

図２に示すように、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１０
８において、伝導帯下端のエネルギーはこれらの間に障壁が無く連続的に変化する。これ
は、第１の酸化物層１０４、酸化物半導体層１０６、第２の酸化物層１０８の組成が近似
することにより、酸素が相互に拡散しやすく混合層が形成されているためと理解できる。

なお、図２では第１の酸化物層１０４及び第２の酸化物層１０８が同様のエネルギーギャ
ップを有する酸化物層である場合について示したが、それぞれが異なるエネルギーギャッ
プを有する酸化物層であっても構わない。

図２より、酸化物半導体層１０６を含む酸化物積層１１０において酸化物半導体層１０６
がウェル（井戸）となり、酸化物積層１１０を含むトランジスタにおいて、チャネルが酸
化物半導体層１０６に形成されることがわかる。なお、酸化物積層１１０は伝導帯下端の
エネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも
呼ぶことができる。またこのような構成で形成されたチャネルを埋め込みチャネルという
こともできる。

第１の酸化物層１０４及び第２の酸化物層１０８は、酸化物半導体層１０６を構成する金
属元素を一種以上含む酸化物層であるから、これらの層を含む積層構造は主成分を共通し
て積層された酸化物積層ともいえる。主成分を共通として積層された酸化物積層は、各層
を単に積層するのではなく連続接合（ここでは、特に伝導帯下端のエネルギーが各層の間
で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。なぜなら、各層の
界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在してい
ると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合に
より消滅してしまうためである。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０^−７Ｐａ以上１×１０^−４Ｐａ以下程度）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパ
ッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは
、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで
高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り
防ぐことができる。

酸化物半導体層１０６の上層又は下層に設けられる第１の酸化物層１０４及び第２の酸化
物層１０８はバリア層として機能し、酸化物積層１１０に接する絶縁層（下地絶縁層１０
２及びゲート絶縁層１１４）と、酸化物積層１１０との界面に形成されるトラップ準位の
影響が、トランジスタのキャリアの主な経路（キャリアパス）となる酸化物半導体層１０
６へと及ぶことを抑制することができる。

例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の
深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリ
アがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含
まれる酸素欠損を低減することが必要となる。本実施の形態のトランジスタ２００では酸
化物半導体層１０６と比較して酸素欠損の生じにくい酸化物層を酸化物半導体層１０６の
上下に接して設けることで、酸化物半導体層１０６における酸素欠損を低減することがで
きる。例えば、酸化物半導体層１０６は、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ
Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を
１×１０^−３／ｃｍ未満、好ましくは１×１０^−４／ｃｍ未満とすることができる。

また、酸化物半導体層１０６が、構成元素の異なる絶縁層（例えば、酸化シリコン膜を含
む下地絶縁層）と接する場合、２層の界面に界面準位が形成され、該界面準位はチャネル
を形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出
現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本
実施の形態のトランジスタ２００においては酸化物半導体層１０６を構成する金属元素を
一種以上含んで第１の酸化物層１０４が構成されるため、第１の酸化物層１０４と酸化物
半導体層１０６の界面に界面準位を形成しにくくなる。よって第１の酸化物層１０４を設
けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減すること
ができる。

また、ゲート絶縁層１１４と酸化物半導体層１０６との界面にチャネルが形成される場合
、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら
、本実施の形態のトランジスタ２００においては、酸化物半導体層１０６を構成する金属
元素を一種以上含んで第２の酸化物層１０８が構成されるため、酸化物半導体層１０６と
第２の酸化物層１０８との界面ではキャリアの散乱が起こりにくく、トランジスタの電界
効果移動度を高くすることができる。

また、第１の酸化物層１０４及び第２の酸化物層１０８は、下地絶縁層１０２及びゲート
絶縁層１１４の構成元素が、酸化物半導体層１０６へ混入して、不純物による準位が形成
されることを抑制するためのバリア層としても機能する。

例えば、第１の酸化物層１０４又は第２の酸化物層１０８に接する下地絶縁層１０２、又
はゲート絶縁層１１４として、シリコンを含む絶縁層を用いる場合、該絶縁層中のシリコ
ン、又は絶縁層中に混入されうる炭素が、第１の酸化物層１０４又は第２の酸化物層１０
８の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化
物半導体層中に入ると不純物準位を形成し、不純物準位が電子の生成要因となることでｎ
型化することがある。

しかしながら、第１の酸化物層１０４及び第２の酸化物層１０８の膜厚が、数ｎｍよりも
厚ければ、混入したシリコン、炭素等の不純物が酸化物半導体層１０６にまで到達しない
ため、不純物準位の影響は低減される。

なお、酸化物半導体層１０６を真性または実質的に真性とするためには、ＳＩＭＳにおけ
る分析において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×
１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは３×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好
ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、２×１０^２０
ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好まし
くは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／
ｃｍ^３以下とする。また、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましく
は５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ
^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

なお、酸化物半導体層中の不純物濃度は二次イオン分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。

また、酸化物半導体層１０６が結晶を含む場合、シリコンや炭素が高濃度で含まれると、
酸化物半導体層１０６の結晶性を低下させることがある。酸化物半導体層１０６の結晶性
を低下させないためには、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好まし
くは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／
ｃｍ^３未満とすればよい。また、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ま
しくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ
／ｃｍ^３未満とすればよい。

また、高純度化された酸化物半導体層１０６をチャネル形成領域に用いたトランジスタの
オフ電流は極めて小さい。例えば、高純度化された酸化物半導体層を用いたトランジスタ
がオフ状態のときのドレイン電流は、室温（２５℃程度）にて１×１０^−１８Ａ以下、好
ましくは１×１０^−２１Ａ以下、さらに好ましくは１×１０^−２４Ａ以下、または８５℃
にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、さらに好ましくは１×１
０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型
のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的
には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、
トランジスタはオフ状態となる。

＜半導体装置の作製方法＞
図１に示すトランジスタ２００の作製方法の一例を図３及び図４を用いて説明する。

なお、以下に示す図３及び図４において、（Ａ）では、トランジスタ２００の作製工程中
の平面図を示し、（Ｂ）では、（Ａ）中のＶ１−Ｗ１における断面図を示し、（Ｃ）では
、（Ａ）中のＸ１−Ｙ１における断面図を示す。例えば、図３（Ｂ１）は、図３（Ａ１）
のＶ１−Ｗ１における断面図であり、図３（Ｃ１）は、図３（Ａ１）のＸ１−Ｙ１におけ
る断面図である。

まず、絶縁表面を有する基板１００上に、下地絶縁層１０２を形成する。

基板１００は、単なる支持部材に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ２００のゲート電極層１１６、ソース電極
層１１２ａ、又はドレイン電極層１１２ｂの少なくとも一つは、上記の他のデバイスと電
気的に接続されていてもよい。

下地絶縁層１０２は、基板１００からの不純物の拡散を防止する役割を有する他、後に形
成される第１の酸化物層１０４及び／又は酸化物半導体層１０６に酸素を供給する役割を
担う。よって、下地絶縁層１０２には酸素を含む絶縁層を用いるものとする。また、過剰
に酸素を含む層とすることが好ましい。下地絶縁層１０２から酸素が供給されることで、
酸化物半導体層１０６における酸素欠損を低減することが可能となる。なお、下地絶縁層
１０２は、単層としても積層としてもよい。なお、下地絶縁層１０２は、スパッタ法、プ
ラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの熱ＣＶＤ法
などを用いて形成することができる。

また、上述のように基板１００が他のデバイスが形成された基板である場合、下地絶縁層
１０２は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭ
Ｐ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理
を行うことが好ましい。

本実施の形態のトランジスタ２００において、酸素を含有する下地絶縁層１０２が、後に
形成される酸化物半導体層を含む積層構造の下方に設けられている。このような構成とす
ることで、下地絶縁層１０２に含まれる酸素を、チャネル形成領域へ供給することが可能
となる。下地絶縁層１０２は、化学量論的組成よりも過剰に酸素を含有する領域を有する
ことが好ましい。下地絶縁層１０２が過剰に酸素を含有することで、チャネル形成領域へ
の酸素の供給がより促進される。

なお、本明細書等において、過剰な酸素とは、加熱処理により酸化物半導体層中、又は酸
化シリコン中、又は酸化窒化シリコン中を移動可能な酸素、又は、本来の化学量論比にあ
る酸素より過剰に存在する酸素、又は、酸素の不足によるＶｏ（酸素ベーカンシー（空孔
））を満たす又は充填する機能を有する酸素を示す。

下地絶縁層１０２に過剰に酸素を含有させるには、例えば、酸素雰囲気下にて下地絶縁層
１０２を成膜すればよい。又は、成膜後の下地絶縁層１０２に酸素を導入して過剰に酸素
を含有させてもよく、双方の手段を組み合わせてもよい。

また、下地絶縁層１０２は、第１の酸化物層１０４と接する絶縁層であるため、膜中の水
素濃度が低減されていることが好ましい。よって、下地絶縁層１０２を成膜後、水素の除
去を目的とした熱処理（脱水化処理又は脱水素化処理）を行うことが好ましい。

熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３５０℃以上６００℃以下、又
は基板の歪み点未満とする。例えば、加熱処理装置の一つである電気炉に基板を導入し、
下地絶縁層１０２に対して真空（減圧）雰囲気下４５０℃において１時間の熱処理を行う
。

なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体から熱伝導又は熱輻射に
よって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）
装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、
キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプ
などのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。Ｇ
ＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間が短
いため、６５０℃以上７００℃以下の高温に加熱した不活性ガス中で基板を加熱してもよ
い。

熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の
雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、
水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、また
は希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％
）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。

なお、熱処理によって下地絶縁層１０２から酸素が脱離することがある。そのため、脱水
化又は脱水素化処理を行った下地絶縁層１０２に対して酸素（少なくとも、酸素ラジカル
、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）のいずれかを含
む）を導入する処理を行うことが好ましい。

下地絶縁層１０２への酸素の導入は、例えばイオン注入法、イオンドーピング法、プラズ
マイマージョンイオン注入法、プラズマ処理等を用いることができる。酸素の導入処理に
は、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒
素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処
理において、酸素を含むガスに希ガスを含ませてもよい。下地絶縁層１０２への酸素の導
入処理によって、熱処理によって脱離されうる酸素を補填することができる。

次いで、下地絶縁層１０２上に、第１の酸化物層１０４及び酸化物半導体層１０６を、ス
パッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
法、ＡＬＤ法、又はＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用い
て成膜する。

第１の酸化物層１０４及び酸化物半導体層１０６には、上述の材料を用いることができる
。

例えば、第１の酸化物層１０４をスパッタリング法で成膜する場合には、原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲット、原子数比がＩｎ：Ｇａ：Ｚｎ＝
１：６：４のスパッタリングターゲット、又は原子数比がＩｎ：Ｇａ：Ｚｎ＝１：９：６
のスパッタリングターゲット、又はその近傍の組成を有するスパッタリングターゲットを
用いることが好ましい。

また、例えば、酸化物半導体層１０６をスパッタリング法で成膜する場合には、原子数比
がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲット、又は原子数比がＩｎ：Ｇ
ａ：Ｚｎ＝３：１：２のスパッタリングターゲット、又はその近傍の組成を有するスパッ
タリングターゲットを用いることが好ましい。

なお、スパッタリング法によって成膜された膜の組成は、ターゲットの組成とは異なる場
合がある。例えば、ＺｎＯを含むスパッタリングターゲットを用いて酸化物半導体層を成
膜した場合、成膜中にＺｎＯが昇華する等によって、成膜された酸化物半導体層における
Ｉｎ及び／又はＧａに対するＺｎの原子数比がスパッタリングターゲットにおけるＩｎ及
び／又はＧａに対するＺｎの原子数比と比較して低減することがある。

ただし、上述したように、第１の酸化物層１０４は、酸化物半導体層１０６よりも電子親
和力が小さくなるように材料を選択する。

なお、第１の酸化物層１０４及び酸化物半導体層１０６の成膜には、スパッタ法を用いる
ことが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ
法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均
一とすることからＤＣスパッタ法を用いることが好ましい。

なお、第１の酸化物層１０４及び酸化物半導体層１０６を成膜する際、できる限り膜中に
含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、ス
パッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する
雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希
ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。

また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された膜中の水素濃度を低減させることができる。成膜室内の
残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポ
ンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプ
にコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子
、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等
の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物層及び
酸化物半導体層に含まれる不純物の濃度を低減できる。

なお、第１の酸化物層１０４を成膜後、酸化物半導体層１０６の成膜前に、第１の酸化物
層１０４に対して酸素を導入してもよい。当該酸素導入処理により、第１の酸化物層１０
４が過剰に酸素を含有し、その後の成膜工程における熱処理によって該過剰な酸素を酸化
物半導体層１０６へ供給することができる。

第１の酸化物層１０４及び酸化物半導体層１０６を形成後、熱処理を行うことが好ましい
。熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で
、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、又は減圧雰囲気で行えば
よい。また、不活性ガス雰囲気で熱処理を行った後に、脱離した酸素を補うために酸化性
ガスを１０ｐｐｍ以上含む雰囲気で熱処理を行ってもよい。ここでの加熱処理によって、
下地絶縁層１０２、第１の酸化物層１０４、又は酸化物半導体層１０６の少なくとも一か
ら水素や水などの不純物を除去することができる。なお、当該熱処理は、酸化物半導体層
１０６を島状に加工した後に行ってもよい。

次いで、酸化物半導体層１０６をパターン形成して、開口部を有する島状の酸化物半導体
層１０６へ加工する（図３（Ａ１）（Ｂ１）（Ｃ１）参照）。なお、開口部は、後にゲー
ト電極層１１６と重畳する領域に選択的に形成する。

なお、酸化物半導体層１０６のエッチング加工の際に、酸化物半導体層１０６のオーバー
エッチングによって第１の酸化物層１０４の一部（島状の酸化物半導体層１０６から露出
した領域）がエッチングされ膜厚が減少することがある。

次いで、島状の酸化物半導体層１０６の側面及び上面を覆って、第１の酸化物層１０４上
に第２の酸化物層１０８を形成する（図３（Ａ２）（Ｂ２）（Ｃ２）参照）。なお、第２
の酸化物層１０８は、スパッタ法、プラズマＣＶＤ法、ＭＯＣＶＤ法やＡＬＤ法などの熱
ＣＶＤ法などを用いて形成することができる。以上によって、酸化物積層１１０が形成さ
れる。

第２の酸化物層１０８には、上述の材料を用いることができる。例えば、第２の酸化物層
１０８をスパッタリング法で成膜する場合には、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：
２のスパッタリングターゲット、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：４のスパッタリ
ングターゲット、又は原子数比がＩｎ：Ｇａ：Ｚｎ＝１：９：６のスパッタリングターゲ
ット、又はその近傍の組成を有するスパッタリングターゲットを用いることが好ましい。

なお、酸化物半導体層１０６及び第２の酸化物層１０８の界面に酸化物半導体層１０６と
第２の酸化物層１０８が混合された層（又は領域）が形成されてもよい。この場合、トラ
ンジスタ２００において、酸化物半導体層１０６と第２の酸化物層１０８との界面は不明
瞭となる場合がある。界面に各層の混合層（又は混合領域）が形成されることで、酸化物
半導体層１０６と第２の酸化物層１０８との界面散乱が低減される。酸化物半導体層１０
６と第１の酸化物層１０４の界面についても同様である。

第２の酸化物層１０８を形成後、熱処理を行ってもよい。熱処理は、上記第１の酸化物層
１０４及び酸化物半導体層１０６の形成後の熱処理と同様の条件で行うことができる。

次に、第２の酸化物層１０８上に導電膜を形成し、該導電膜を加工してソース電極層１１
２ａ及びドレイン電極層１１２ｂを形成する（図４（Ａ１）（Ｂ１）（Ｃ１）参照）。な
お、ソース電極層１１２ａ及びドレイン電極層１１２ｂは、スパッタ法、プラズマＣＶＤ
法、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法などを用いて形成することができる。

なお、図示しないが、ソース電極層１１２ａ及びドレイン電極層１１２ｂの端部は階段状
に複数の段を設けた形状としてもよい。当該端部の加工は、アッシングによってレジスト
マスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することがで
きる。ソース電極層１１２ａ及びドレイン電極層１１２ｂの膜厚が厚いほど、当該段数を
増やすことが好ましい。

ソース電極層１１２ａ及びドレイン電極層１１２ｂを上記のような複数の段を設けた形状
とすることで、それらの上方に形成される膜、具体的には、ゲート絶縁層１１４などの被
覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。

なお、ソース電極層１１２ａ及びドレイン電極層１１２ｂの加工の際に、導電膜のオーバ
ーエッチングによって、第２の酸化物層１０８の一部（ソース電極層１１２ａ及びドレイ
ン電極層１１２ｂから露出した領域）がエッチングされ膜厚が減少することがある。

次いで、ソース電極層１１２ａ及びドレイン電極層１１２ｂ上に、ゲート絶縁層１１４を
スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等によって形成する。

ゲート絶縁層１１４としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、
窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコ
ン膜等を用いることができる。ゲート絶縁層１１４は酸素を含む膜であると、第２の酸化
物層１０８又は酸化物半導体層１０６へ酸素を供給しうるため好ましい。また、ゲート絶
縁層１１４には、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ
_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、ハフニウムアル
ミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどの材料を用いてもよ
い。さらに、ゲート絶縁層１１４は、単層構造としてもよいし、積層構造としてもよい。

なお、ゲート絶縁層１１４は、例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高
密度プラズマＣＶＤにより形成されることで、緻密で絶縁耐圧の高められた膜とすること
ができるため好ましい。

次いで、ゲート絶縁層１１４上にゲート電極層１１６を形成する（図４（Ａ２）（Ｂ２）
（Ｃ２）参照）。

ゲート電極層１１６の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述
した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステ
ン膜）等を用いることができる。また、ゲート電極層１１６としてリン等の不純物元素を
ドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリ
サイド膜を用いてもよい。又は、インジウム錫酸化物、酸化タングステンを含むインジウ
ム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム
酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添
加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性
材料と、上記金属材料の積層構造とすることもできる。

また、ゲート電極層１１６は単層構造又は積層構造とすることができる。なお、ゲート絶
縁層１１４と接するゲート電極層１１６の一層として、窒素を含む金属酸化物、具体的に
は、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含む
Ｉｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を
含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの
膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を
有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフト
させることができ、所謂ノーマリオフのスイッチング素子を実現できる。

ゲート電極層１１６は、プラズマＣＶＤ法、スパッタリング法、ＭＯＣＶＤ法やＡＬＤ法
などの熱ＣＶＤ法等により形成することができる。

ゲート絶縁層１１４を形成後、及び／又はゲート電極層１１６を形成後に、熱処理を行っ
てもよい。熱処理は、上記第１の酸化物層１０４及び酸化物半導体層１０６の形成後の熱
処理と同様の条件で行うことができる。

以上によって、本実施の形態のトランジスタ２００を形成することができる。

なお、ゲート電極層１１６を形成後、ゲート電極層１１６上に絶縁層を形成してもよい。
絶縁層の材料としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化
シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イ
ットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸
化タンタルなどを用いることができる。なお絶縁層は、上記材料の積層膜を用いてもよい
。絶縁層は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用
いて形成することができる。

例えば、ゲート電極層１１６上の絶縁層として、酸素に対する透過性の低い（酸素に対す
るバリア性を有する）層を用いてもよい。酸素に対する透過性の低い層の材料としては、
酸化アルミニウムや、窒化シリコン、窒化酸化シリコンなどの窒化物が挙げられる。ゲー
ト絶縁層１１４を覆ってゲート電極層１１６上に酸素に対する透過性の低い絶縁層を設け
ることにより、その後の加熱処理によって下地絶縁層１０２等から放出される酸素が、外
部に放出されることを抑制し、当該酸素を効率的に酸化物積層１１０に供給することがで
きる。

または、ゲート電極層１１６上の絶縁層として、酸化物積層１１０への酸素の供給源とな
り得る酸素を含む（過剰の酸素を含む）層と、酸素に対する透過性の低い層との積層構造
を形成してもよい。

ゲート電極層１１６上の絶縁層の形成後、加熱処理を行ってもよい。加熱処理は、上記第
１の酸化物層１０４及び酸化物半導体層１０６の形成後の熱処理と同様の条件で行うこと
ができる。

以上示したように、本実施の形態で示すトランジスタは、側面及び上面と重なるようにゲ
ート電極層が設けられたチャネル形成領域を複数有する。チャネル形成領域の上面方向の
みでなく、側面方向からもゲート電極層の電界が印加されることで、しきい値電圧の制御
を良好に行うことができ、且つＳ値を向上させることができる。さらに、当該構成を有す
るチャネル形成領域を複数有することで、実効的なチャネル幅を拡大することができるた
め、トランジスタのオン電流を増大させることができる。

また、本実施の形態で示すトランジスタは、チャネルを形成する酸化物半導体層と、該酸
化物半導体層と重なる絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少な
くとも一の金属元素を構成元素として含む酸化物層を有する。酸化物半導体層と絶縁層が
接する場合、酸化物半導体層と絶縁層との界面にトラップ準位が形成され得るが、酸化物
半導体層と絶縁層との間に酸化物層を有する上記のような構成とすることにより、当該ト
ラップ準位の形成を抑制することができる。そのため、トランジスタの電気特性の劣化を
抑制することができる。

＜半導体装置の変形例１＞
図５に、図１に示すトランジスタ２００とは、構成の一部が異なる変形例を示す。図５（
Ａ）は、トランジスタ２１０の平面図であり、図５（Ｂ）は、図５（Ａ）のＶ２−Ｗ２に
おける断面図であり、図５（Ｃ）は、図５（Ａ）のＸ２−Ｙ２における断面図である。

図５に示すトランジスタ２１０は、酸化物積層１１０において、第２の酸化物層１０８が
、ソース電極層１１２ａ及びドレイン電極層１１２ｂから露出した酸化物半導体層１０６
に接して、ソース電極層１１２ａ及びドレイン電極層１１２ｂ上に設けられた構成を有す
る。よって、トランジスタ２１０においてソース電極層１１２ａ及びドレイン電極層１１
２ｂは、第１の酸化物層１０４の側面と、酸化物半導体層１０６の上面の一部及び側面と
に接して設けられ、ソース電極層１１２ａ及びドレイン電極層１１２ｂと酸化物半導体層
１０６とが接する領域には、ｎ型化した領域が形成される。なお、ｎ型化した領域は、第
１の酸化物層１０４及び第２の酸化物層１０８において、ソース電極層１１２ａ及びドレ
イン電極層１１２ｂと接する領域においても形成されうる。

また、第１の酸化物層１０４は、酸化物半導体層１０６のエッチング加工の際に同じマス
クを用いてエッチングされている。すなわち、トランジスタ２１０において、第１の酸化
物層１０４と酸化物半導体層１０６とは、同一の平面形状を有し、断面形状において第１
の酸化物層１０４の上端部と酸化物半導体層１０６の下端部とは一致している。

また、トランジスタ２１０において、第２の酸化物層１０８とゲート絶縁層１１４とは、
ゲート電極層１１６をマスクとして自己整合的にエッチング加工されている。すなわち、
トランジスタ２１０において第２の酸化物層１０８及びゲート絶縁層１１４と、ゲート電
極層１１６とは同一の平面形状を有する。

なお、本明細書等において「同一」又は「一致」の表現は、厳密に同一、又は一致である
ことを要しない趣旨で用いるものであり、略同一又は略一致を範疇に含む。例えば、同一
のマスクを用いたエッチングによって得られた形状における一致の程度を包含する。

トランジスタ２１０のそのほかの構成は、トランジスタ２００と同様であるため、詳細な
説明は省略する。

図５（Ｂ）に示すように、トランジスタ２１０において、第１の酸化物層１０４を酸化物
半導体層１０６と同じマスクでパターン加工することで、チャネル形成領域の一と、隣接
するチャネル形成領域の一との間の領域において、第２の酸化物層１０８と下地絶縁層１
０２とが接する。このような構成とすることで、当該領域において、第２の酸化物層１０
８と第１の酸化物層１０４とが接する構成を有するトランジスタ２００と比較して、当該
領域に設けられるゲート電極層１１６を、よりチャネル形成領域の膜厚方向の下端（第１
の酸化物層１０４との界面）に近づけることができる。

よって、トランジスタ２１０では、ゲート電極層１１６によって電界が印加される領域を
拡大することができるため、さらにしきい値電圧を良好に制御し、Ｓ値の向上したトラン
ジスタとすることができる。

なお、酸化物半導体層１０６及び第１の酸化物層１０４のエッチング加工の際に、第１の
酸化物層１０４をオーバーエッチングすることで、下地絶縁層１０２の一部（島状の酸化
物半導体層１０６及び第１の酸化物層１０４から露出する領域）をエッチングして膜厚を
減少させてもよい。これによって、チャネル形成領域の一と、隣接するチャネル形成領域
の一との間の領域に設けられるゲート電極層１１６を、さらにチャネル形成領域の膜厚方
向の下端（第１の酸化物層１０４との界面）に近づけることができる。

また、ゲート電極層１１６をマスクとして第２の酸化物層１０８を加工することで、第２
の酸化物層１０８に含有されるインジウムの外方拡散を抑制することができる。インジウ
ムの外方拡散は、トランジスタの電気的特性の変動を引き起こす要因や、工程中の成膜室
内の汚染要因となるため、ゲート電極層１１６をマスクとした第２の酸化物層１０８の加
工は効果的である。

なお、第１の酸化物層１０４は、酸化物半導体層１０６の加工と同じマスクを用いること
ができ、第２の酸化物層１０８の加工は、ゲート電極層１１６をマスクとして用いること
ができるため、トランジスタ２００の作製工程と比較して、マスク数を増やすことなくト
ランジスタ２１０を作製することができるため、好ましい。

＜半導体装置の変形例２＞
図６に、図１に示すトランジスタ２００とは、構成の一部が異なる変形例を示す。図６（
Ａ）は、トランジスタ２２０の平面図であり、図６（Ｂ）は、図６（Ａ）のＶ３−Ｗ３に
おける断面図であり、図６（Ｃ）は、図６（Ａ）のＸ３−Ｙ３における断面図である。

図６に示すトランジスタ２２０は、酸化物積層１１０において、第１の酸化物層１０４、
酸化物半導体層１０６及び第２の酸化物層１０８が同じマスクを用いてエッチングされて
いる。すなわち、トランジスタ２２０において、第１の酸化物層１０４と酸化物半導体層
１０６と第２の酸化物層１０８とは、同一の平面形状を有し、断面形状において第１の酸
化物層１０４の上端部と酸化物半導体層１０６の下端部とは一致し、酸化物半導体層１０
６の上端部と第２の酸化物層１０８の下端部とは一致している。

よって、トランジスタ２２０においてソース電極層１１２ａ及びドレイン電極層１１２ｂ
は、第１の酸化物層１０４の側面と、酸化物半導体層１０６の側面と、第２の酸化物層１
０８の上面の一部及び側面とに接して設けられている。

トランジスタ２２０のそのほかの構成は、トランジスタ２００と同様であるため、詳細な
説明は省略する。

図６（Ｂ）に示すように、トランジスタ２２０において、第１の酸化物層１０４、酸化物
半導体層１０６及び第２の酸化物層１０８と同じマスクでパターン加工することで、チャ
ネル形成領域の一と、隣接するチャネル形成領域の一との間の領域において、ゲート絶縁
層１１４と下地絶縁層１０２とが接する。このような構成とすることで、上述のトランジ
スタ２１０よりもさらに当該領域に設けられるゲート電極層１１６を、チャネル形成領域
の膜厚方向の下端（第１の酸化物層１０４との界面）に近づけることができる。

よって、トランジスタ２２０では、ゲート電極層１１６によって電界が印加される領域を
より拡大することができるため、しきい値電圧を良好に制御し、Ｓ値の向上したトランジ
スタとすることができる。

また、トランジスタ２１０と同様に、酸化物積層１１０のエッチング加工の際に、第１の
酸化物層１０４をオーバーエッチングすることで、下地絶縁層１０２の一部（島状の第２
の酸化物層１０８、酸化物半導体層１０６及び第１の酸化物層１０４から露出する領域）
をエッチングして膜厚を減少させてもよい。これによって、チャネル形成領域の一と、隣
接するチャネル形成領域の一との間の領域に設けられるゲート電極層１１６を、さらにチ
ャネル形成領域の膜厚方向の下端（第１の酸化物層１０４との界面）に近づけることがで
きる。

なお、トランジスタ２２０は、チャネル幅方向において、チャネルを形成する酸化物半導
体層１０６と、ゲート絶縁層１１４とが接する構成を有する。第２の酸化物層１０８とし
て上述のＭの組成が多く絶縁性を有する材料を適用した場合に、第２の酸化物層１０８に
よってゲート絶縁層の膜厚が拡大し、チャネル形成領域へ側面方向から電界が印加されに
くくなることを抑制することができる。

なお、トランジスタ２２０においては、第１の酸化物層１０４、酸化物半導体層１０６及
び第２の酸化物層１０８を同一のマスクを用いてパターン形成することができる。従って
、トランジスタ２００の作製工程と比較して、マスク数を増やすことなくトランジスタ２
２０を作製することができるため、好ましい。

＜半導体装置の変形例３＞
図７に、図１に示すトランジスタ２００とは、構成の一部が異なる変形例を示す。図７（
Ａ）は、トランジスタ２３０の平面図であり、図７（Ｂ）は、図７（Ａ）のＶ４−Ｗ４に
おける断面図であり、図７（Ｃ）は、図７（Ａ）のＸ４−Ｙ４における断面図である。

図７に示すトランジスタ２３０は、下地絶縁層１０２を介して第１の酸化物層１０４の下
層に、酸化物半導体層１０６と重なるゲート電極層１０３を有している。ゲート電極層１
０３は、所謂バックゲート電極として機能することができる。また、トランジスタ２３０
において、下地絶縁層１０２は、ゲート絶縁層としても機能する。

また、トランジスタ２３０のゲート電極層１１６は、ソース電極層１１２ａ及びドレイン
電極層１１２ｂと重ならないように設けられている。このような構成とすることで、ゲー
ト電極層１１６とソース電極層１１２ａ及びドレイン電極層１１２ｂ間の寄生容量を低減
することができる。

トランジスタ２３０のそのほかの構成は、トランジスタ２００と同様であるため、詳細な
説明は省略する。

トランジスタ２３０は、酸化物半導体層１０６の下層にバックゲート電極として機能する
ゲート電極層１０３を有することで、ゲート電極層１１６のみでは電界の印加されにくい
チャネル形成領域の膜厚方向の下端（第１の酸化物層１０４との界面）にも効果的に電界
を印加することが可能となる。従って、トランジスタ２３０に含まれる酸化物半導体層１
０６のチャネル形成領域は、側面方向及び上下方向の全体的に電界を印加することが可能
となるため、しきい値電圧を良好に制御し、Ｓ値を向上させることができる。

なお、ゲート電極層１０３の作製方法及び材料は、ゲート電極層１１６の作製方法及び材
料を参酌することができる。

ゲート絶縁層として機能する下地絶縁層１０２は、積層構造としてもよい。また、下地絶
縁層１０２において、第１の酸化物層１０４の被形成領域は、表面が平坦になるようにＣ
ＭＰ法等で平坦化処理を行うことが好ましい。

なお、図７では、上述のトランジスタ２００にバックゲート電極として機能するゲート電
極層１０３を追加した構成を示したが、本発明の実施の形態はこれに限られず、トランジ
スタ２１０又はトランジスタ２２０にバックゲート電極として機能するゲート電極層を追
加することも可能である。

また、トランジスタ２３０に含まれるゲート電極層１１６を、ソース電極層１１２ａ及び
／又はドレイン電極層１１２ｂと重なる領域を有する構成としてもよいし、トランジスタ
２００、トランジスタ２１０又はトランジスタ２２０のゲート電極層１１６を、ソース電
極層１１２ａ及びドレイン電極層１１２ｂと重ならない構成としてもよい。

上述の変形例１乃至３で示すトランジスタは、トランジスタ２００と同様に、側面及び上
面と重なるようにゲート電極層が設けられたチャネル形成領域を複数有することで、チャ
ネル形成領域の上面方向のみでなく、側面方向からもゲート電極層の電界が印加される。
さらに変形例１乃至３で示すトランジスタは、電界の印加されにくい酸化物半導体層と第
１の酸化物層との界面近傍領域にも効果的に電界を印加することが可能となる。よって、
当該構成を有するトランジスタのしきい値電圧の制御を良好に行うことができ、且つＳ値
を向上させることができる。さらに、当該構成を有するチャネル形成領域を複数有するこ
とで、実効的なチャネル幅を拡大することができるため、トランジスタのオン電流を増大
させることができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１のトランジスタに適用可能な酸化物半導体層の一例につ
いて説明する。

＜酸化物半導体層の結晶性＞
トランジスタに適用する酸化物半導体層は、例えば非単結晶を含んでいてもよい。非単結
晶としては、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多
結晶、微結晶等が挙げられる。

酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体
を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができ
る場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一
辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、Ｔ
ＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、
ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を
明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため
、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さ
ないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明
確な粒界を有さないため、電子移動度の低下が小さい。

ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形
成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。ま
た、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏ
ｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３
１°近傍のピークが現れる場合がある。２θが３１°近傍のピークは、ＩｎＧａＺｎＯ_４
の結晶であれば、（００９）面に配向していることを示す。また、ＣＡＡＣ−ＯＳは、例
えば、２θが３６°近傍のピークが現れる場合がある。２θが３６°近傍のピークは、Ｚ
ｎＧａ_２Ｏ_４の結晶であれば、（２２２）面に配向していることを示す。ＣＡＡＣ−ＯＳ
は、好ましくは、２θが３１°近傍にピークが現れ、２θが３６°近傍にピークが現れな
い。

また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが
揃っていない場合がある。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳであ
れば、ＸＲＤ装置を用い、ｃ軸に垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法に
よる分析を行うと、２θが５６°近傍のピークが現れる場合がある。２θが５６°近傍の
ピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面を示す。ここで、２θを５６°近傍で
固定し、表面の法線ベクトルを軸（φ軸）として試料を回転させて分析（φスキャン）を
行うと、ａ軸およびｂ軸の向きが揃っている単結晶酸化物半導体の場合は６つの対称性の
ピークが現れるが、ＣＡＡＣ−ＯＳの場合は明瞭なピークが現れない。

このように、ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロ
に揃っていない場合がある。

また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測され
る場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を
用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。

図８（Ａ）は、ＣＡＡＣ−ＯＳを有する試料の極微電子線回折パターンの一例である。こ
こでは、試料を、ＣＡＡＣ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度
となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断
面に垂直な方向から入射させる。図８（Ａ）より、ＣＡＡＣ−ＯＳの極微電子線回折パタ
ーンは、スポットが観測されることがわかる。

ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベ
クトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方
向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属
原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で
、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と
記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含ま
れることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは
−５°以上５°以下の範囲も含まれることとする。

ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルま
たは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳの形状（被
形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある
。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったと
きに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳが形成されたときの被形成面
の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳは、例えば、不純物濃度を低減することで形成することができる場合があ
る。ここで、不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成
分以外の元素である。特に、シリコンなどの元素は、酸化物半導体を構成する金属元素よ
りも酸素との結合力が強い。従って、当該元素が酸化物半導体から酸素を奪う場合、酸化
物半導体の原子配列を乱し、結晶性を低下させることがある。また、鉄やニッケルなどの
重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化
物半導体の原子配列を乱し、酸化物半導体の結晶性を低下させることがある。従って、Ｃ
ＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。また、酸化物半導体に含まれる
不純物は、キャリア発生源となる場合がある。

なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ
−ＯＳの形成過程において、酸化物半導体の表面側から結晶成長させる場合、被形成面の
近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−
ＯＳに不純物が混入することにより、当該不純物混入領域において結晶部が非晶質化また
は微結晶化することがある。

また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる
。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準
位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡ
Ｃ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重
要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または
、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実
質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、
キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って
、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナ
スとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、
高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、
トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域
に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場
合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位
密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定
となる場合がある。

また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタ
は、可視光や紫外光の照射による電気特性の変動が小さい。

ＣＡＡＣ−ＯＳは、例えば、ＤＣ電源を用いたスパッタリング法によって形成することが
できる。

酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、
多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶粒を確認することができる
場合がある。多結晶酸化物半導体に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、
２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の
粒径であることが多い。また、多結晶酸化物半導体は、例えば、ＴＥＭによる観察像で、
結晶粒と結晶粒との境界を確認できる場合がある。また、多結晶酸化物半導体は、例えば
、ＴＥＭによる観察像で、粒界を確認できる場合がある。

多結晶酸化物半導体は、例えば、複数の結晶粒を有し、当該複数の結晶粒において方位が
異なっている場合がある。また、多結晶酸化物半導体は、例えば、ＸＲＤ装置を用い、ｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、単一または複数のピークが現れる場合が
ある。例えば多結晶のＩｎ−Ｇａ−Ｚｎ−Ｏでは、配向を示す２θが３１°近傍のピーク
、または複数種の配向を示す複数のピークが現れる場合がある。また、多結晶酸化物半導
体は、例えば、電子線回折パターンで、スポットが観測される場合がある。

多結晶酸化物半導体は、例えば、高い結晶性を有するため、高い電子移動度を有する場合
がある。従って、多結晶酸化物半導体をチャネル形成領域に用いたトランジスタは、高い
電界効果移動度を有する。ただし、多結晶酸化物半導体は、粒界に不純物が偏析する場合
がある。また、多結晶酸化物半導体の粒界は欠陥準位となる。多結晶酸化物半導体は、粒
界がキャリア発生源、トラップ準位となる場合があるため、多結晶酸化物半導体をチャネ
ル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳをチャネル形成領域に用いたトラン
ジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある
。

多結晶酸化物半導体は、高温での加熱処理、またはレーザ光処理によって形成することが
できる。

酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、
微結晶酸化物半導体と呼ぶ。

微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認すること
ができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１
００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば
、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ
。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭ
による観察像では、非晶質部と結晶部との境界、結晶部と結晶部との境界を明確に確認で
きない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界
を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な
粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例え
ば、明確な粒界を有さないため、電子移動度の低下が小さい。

ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において
原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部と
の間で規則性がないため、巨視的には原子配列に周期性が見られない場合、または長距離
秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非
晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用
い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行う
と、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部
よりも大きいビーム径（例えば、２０ｎｍφ以上、または５０ｎｍφ以上）の電子線を用
いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−Ｏ
Ｓは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、ま
たは５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測され
る場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように
輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは
、例えば、当該領域内に複数のスポットが観測される場合がある。

図８（Ｂ）は、ｎｃ−ＯＳを有する試料の極微電子線回折パターンの一例である。ここで
は、試料を、ｎｃ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるよ
うに薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直
な方向から入射させる。図８（Ｂ）より、ｎｃ−ＯＳの極微電子線回折パターンは、円を
描くように輝度の高い領域が観測され、かつ当該領域内に複数のスポットが観測されるこ
とがわかる。

ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸
化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、結晶部と結晶部との
間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

従って、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、キャリア密度が高くなる場合がある。
キャリア密度が高い酸化物半導体は、電子移動度が高くなる場合がある。従って、ｎｃ−
ＯＳをチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する場合があ
る。また、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて、欠陥準位密度が高いため、トラップ
準位密度も高くなる場合がある。従って、ｎｃ−ＯＳをチャネル形成領域に用いたトラン
ジスタは、ＣＡＡＣ−ＯＳをチャネル形成領域に用いたトランジスタと比べて、電気特性
の変動が大きく、信頼性の低いトランジスタとなる場合がある。ただし、ｎｃ−ＯＳは、
比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳよりも形
成が容易となり、用途によっては好適に用いることができる場合がある。例えば、ＡＣ電
源を用いたスパッタリング法などの成膜方法によってｎｃ−ＯＳを形成してもよい。ＡＣ
電源を用いたスパッタリング法は、大型基板へ均一性高く成膜することが可能であるため
、ｎｃ−ＯＳをチャネル形成領域に用いたトランジスタを有する半導体装置は生産性高く
作製することができる。

酸化物半導体は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体
を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体は、例えば、原子配列が無秩序であ
り、結晶部を有さない。または、非晶質酸化物半導体は、例えば、石英のような無定形状
態を有し、原子配列に規則性が見られない。

非晶質酸化物半導体は、例えば、ＴＥＭによる観察像で、結晶部を確認することができな
い場合がある。

非晶質酸化物半導体は、ＸＲＤ装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行
うと、配向を示すピークが検出されない場合がある。また、非晶質酸化物半導体は、例え
ば、電子線回折パターンでハローパターンが観測される場合がある。また、非晶質酸化物
半導体は、例えば、極微電子線回折パターンでスポットを観測することができず、ハロー
パターンが観測される場合がある。

非晶質酸化物半導体は、例えば、水素などの不純物を高い濃度で含ませることにより形成
することができる場合がある。従って、非晶質酸化物半導体は、例えば、不純物を高い濃
度で含む酸化物半導体である。

酸化物半導体に不純物が高い濃度で含まれると、酸化物半導体に酸素欠損などの欠陥準位
を形成する場合がある。従って、不純物濃度の高い非晶質酸化物半導体は、欠陥準位密度
が高い。また、非晶質酸化物半導体は、結晶性が低いためＣＡＡＣ−ＯＳやｎｃ−ＯＳと
比べて欠陥準位密度が高い。

従って、非晶質酸化物半導体は、ｎｃ−ＯＳと比べて、さらにキャリア密度が高くなる場
合がある。そのため、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタは、
ノーマリーオンの電気特性になる場合がある。従って、ノーマリーオンの電気特性が求め
られるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体は、欠
陥準位密度が高いため、トラップ準位密度も高くなる場合がある。従って、非晶質酸化物
半導体をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳやｎｃ−ＯＳをチャ
ネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いト
ランジスタとなる場合がある。ただし、非晶質酸化物半導体は、比較的不純物が多く含ま
れてしまう成膜方法によっても形成することができるため、形成が容易となり、用途によ
っては好適に用いることができる場合がある。例えば、スピンコート法、ゾル−ゲル法、
浸漬法、スプレー法、スクリーン印刷法、コンタクトプリント法、インクジェット印刷法
、ロールコート法、ミストＣＶＤ法などの成膜方法によって非晶質酸化物半導体を形成し
てもよい。従って、非晶質酸化物半導体をチャネル形成領域に用いたトランジスタを有す
る半導体装置は生産性高く作製することができる。

なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非
晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質
酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ
−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば
、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、
ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

酸化物半導体は、例えば、単結晶を有してもよい。なお、単結晶を有する酸化物半導体を
、単結晶酸化物半導体と呼ぶ。

単結晶酸化物半導体は、例えば、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少
ない）ため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体をチャ
ネル形成領域に用いたトランジスタは、ノーマリーオンの電気特性になることが少ない場
合がある。また、単結晶酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も
低くなる場合がある。従って、単結晶酸化物半導体をチャネル形成領域に用いたトランジ
スタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。

酸化物半導体は、例えば、欠陥が少ないと密度が高くなる。また、酸化物半導体は、例え
ば、水素などの不純物濃度が低いと密度が高くなる。例えば、単結晶酸化物半導体は、Ｃ
ＡＡＣ−ＯＳよりも密度が高い場合がある。また、例えば、ＣＡＡＣ−ＯＳは、微結晶酸
化物半導体よりも密度が高い場合がある。また、例えば、多結晶酸化物半導体は、微結晶
酸化物半導体よりも密度が高い場合がある。また、例えば、微結晶酸化物半導体は、非晶
質酸化物半導体よりも密度が高い場合がある。

なお、ここでは、酸化物半導体層の結晶性について詳述したが、本発明の一態様の半導体
装置において、酸化物半導体層の上層または下層に接して設けられる第１の酸化物層及び
第２の酸化物層は、酸化物半導体層と主成分を同じくする酸化物層であるから、酸化物半
導体層と同様に、ＣＡＡＣ、多結晶、微結晶、非晶質又は単結晶を含んでいてもよいし、
これらの結晶状態を二種以上有する混合膜であってもよい。

《ＣＡＡＣ−ＯＳ膜の成膜方法》
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ
−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

平板状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１
０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。
なお、平板状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形で
あってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーション
が起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上
５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状のスパッタリン
グ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子
の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、ス
パッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って
不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−
８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。

または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。

まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物
半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５
００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体
積％以上、好ましくは１００体積％として成膜する。

次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜と
する。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃
以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間
以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好まし
くは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲
気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することがで
きる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成さ
れることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減するこ
とができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または
１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度を
さらに短時間で低減することができる。

第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０
ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。

次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０
ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する
。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃
以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜
する。

次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長さ
せることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃
以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間
は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不
活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行
った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化
物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱
処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性
雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０
００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい
。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができ
る。

以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することが
できる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体層として好適に用い
ることができる。

次に、例えば、基板加熱しないことなどにより被形成面が低温（例えば、１３０℃未満、
１００℃未満、７０℃未満または室温（２０℃以上２５℃以下）程度）である場合の酸化
物膜の形成方法について説明する。

被形成面が低温の場合、スパッタ粒子は被成膜面に不規則に降り注ぐ。スパッタ粒子は、
例えば、マイグレーションをしないため、既に他のスパッタ粒子が堆積している領域も含
め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一で
なく、結晶の配向も無秩序になる場合がある。このようにして得られた酸化物膜は、スパ
ッタ粒子の結晶性を、ある程度維持するため、結晶部（ナノ結晶）を有する。

また、例えば、成膜時の圧力が高い場合、飛翔中のスパッタ粒子は、アルゴンなどの他の
粒子（原子、分子、イオン、ラジカルなど）と衝突する頻度が高まる。スパッタ粒子は、
飛翔中に他の粒子と衝突する（再スパッタされる）ことで、結晶構造が崩れる場合がある
。例えば、スパッタ粒子は、他の粒子と衝突することで、平板状の形状を維持することが
できず、細分化（例えば各原子に分かれた状態）される場合がある。このとき、スパッタ
粒子から分かれた各原子が被形成面に堆積していくことで、非晶質酸化物膜が形成される
場合がある。

また、多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、液体を用い
て成膜する方法の場合、またはターゲットなどの固体を気体化することで成膜する方法の
場合、各原子に分かれた状態で飛翔して被形成面に堆積するため、非晶質酸化物膜が形成
される場合がある。また、例えば、レーザアブレーション法では、ターゲットから放出さ
れた原子、分子、イオン、ラジカル、クラスターなどが飛翔して被形成面に堆積するため
、非晶質酸化物膜が形成される場合がある。

本発明の一態様のトランジスタに含まれる酸化物層及び酸化物半導体層の積層構造におい
て、第１の酸化物層、酸化物半導体層又は第２の酸化物層にはそれぞれ、上述のいずれの
結晶状態の酸化物層又は酸化物半導体層を適用してもよい。但し、チャネルとして機能す
る酸化物半導体層には、ＣＡＡＣ−ＯＳ膜を適用することが好ましい。

また、酸化物半導体層をＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体層上に接して設けら
れる第２の酸化物層は、酸化物半導体層が有する結晶を種結晶として結晶成長して、結晶
構造を有する膜となりやすい。従って、仮に、第１の酸化物層と第２の酸化物層を同様の
材料及び同様の作製方法を用いて形成しても、第２の酸化物層として第１の酸化物層より
結晶性の高い膜が得られる場合がある。また、第２の酸化物層のうち、酸化物半導体層と
接する領域と、接しない領域とでは、結晶性が異なる場合がある。

以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態３）
本発明の一態様に係る半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の
一例を図９（Ａ）に示す。図９（Ｂ）はＮＡＮＤ型回路の回路図である。

図９（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ
８０１、８０２は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコ
ンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０
３、８０４は、酸化物半導体を含む酸化物積層を含み実施の形態１で示すトランジスタと
同様な構造を有するトランジスタを用いる。

シリコンなどの半導体材料を用いたトランジスタは高速動作が容易である。一方、酸化物
半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８０３、８
０４は、ｐチャネル型のトランジスタであるトランジスタ８０１、８０２上に積層される
ことが好ましい。例えば、単結晶シリコン基板を用いてトランジスタ８０１、８０２を形
成し、絶縁層を介してトランジスタ８０１、８０２上にトランジスタ８０３、８０４を形
成することが可能である。

なお、図９（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４として、ト
ランジスタ２３０と同様な構成を有する構成として、第２のゲート電極の電位を制御し、
例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし
、さらにノーマリオフのトランジスタとすることができる。

また、図９（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジ
スタ８１１、８１４は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シ
リコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ
８１２、８１３は、酸化物半導体を含む酸化物積層を含み、上記実施の形態１で示すトラ
ンジスタと同様な構造を有するトランジスタを用いる。

なお、図９（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３として、
トランジスタ２３０と同様な構成を有する構成として、第２のゲート電極の電位を制御し
、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスと
し、さらにノーマリオフのトランジスタとすることができる。

また、図９（Ａ）に示すＮＯＲ回路と同様に、論理回路の小型化のために、ｎチャネル型
のトランジスタであるトランジスタ８１２、８１３は、ｐチャネル型のトランジスタであ
るトランジスタ８１１、８１４上に積層されることが好ましい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。

また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化
を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製
方法を提供することができる。

また、上記実施の形態１に示すトランジスタの構成を適用することで、信頼性が高く、安
定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供することができる。

なお、本実施の形態では、実施の形態１に示すトランジスタを使用したＮＯＲ型回路とＮ
ＡＮＤ型回路の例を示したが、特に限定されず、ＡＮＤ型回路やＯＲ回路などを形成する
こともできる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況
でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置
）の一例を、図面を用いて説明する。

図１０（Ａ）は、本実施の形態の半導体装置を示す回路図である。

図１０（Ａ）に示すトランジスタ２６０は、酸化物半導体以外の半導体材料（例えば、シ
リコンなど）を用いたトランジスタを適用することができ、高速動作が容易である。また
、トランジスタ２６２には酸化物半導体を含む酸化物積層を含み実施の形態１で示すトラ
ンジスタと同様な構造を有するトランジスタを適用することができ、その特性により長時
間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トラ
ンジスタを用いることもできる。

図１０（Ａ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース
電極層又はドレイン電極層の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎ
ｅ）とトランジスタ２６０のソース電極層又はドレイン電極層の他方とは、電気的に接続
されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ２６２のソース電極
層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）
と、トランジスタ２６２のゲート電極層とは、電気的に接続されている。そして、トラン
ジスタ２６０のゲート電極層と、トランジスタ２６２のソース電極層又はドレイン電極層
の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉ
ｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。

図１０（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与
えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ
状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持され
る（保持）。

トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層
の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ２６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ２６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば
、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ２６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。

図１０（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図１０（Ｂ）は、半導体装置
の回路構成の一例を示し、図１０（Ｃ）は半導体装置の一例を示す概念図である。まず、
図１０（Ｂ）に示す半導体装置について説明を行い、続けて図１０（Ｃ）に示す半導体装
置について、以下説明を行う。

図１０（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電
極層またはドレイン電極層の一方とは電気的に接続され、ワード線ＷＬとトランジスタ２
６２のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極層またはド
レイン電極層の他方と容量素子２５４の第１の端子とは電気的に接続されている。

酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１
の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって
保持することが可能である。

次に、図１０（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持
を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トラン
ジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の
第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２
６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容
量素子２５４の第１の端子の電位が保持される（保持）。

トランジスタ２６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位
（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。

次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊
状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の
間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電
位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積され
た電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線
ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前の
ビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、
（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態とし
て、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとす
ると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×
ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。

このように、図１０（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて
小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。

次に、図１０（Ｃ）に示す半導体装置について、説明を行う。

図１０（Ｃ）に示す半導体装置は、上部に記憶回路として図１０（Ｂ）に示したメモリセ
ル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、
下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５
１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メ
モリセルアレイ２５１と電気的に接続されている。

図１０（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１
（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができ
るため半導体装置の小型化を図ることができる。

周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高
速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能で
ある。

なお、図１０（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセ
ルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層
するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層す
る構成としてもよい。

トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適
用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフ
レッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記
憶装置とすることが可能となるため、消費電力を十分に低減することができる。

また、本実施の形態に示す半導体装置に、実施の形態１に示す、チャネル領域となる酸化
物半導体層が酸化物積層の表面から遠ざけられているトランジスタを適用することで、信
頼性が高く、安定した電気特性を示す半導体装置とすることができる。

（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの電子機器に応用した場合の例を図１１乃至図１４を用いて説明する。

図１１に電子機器のブロック図を示す。図１１に示す電子機器はＲＦ回路９０１、アナロ
グベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源
回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレ
イコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、
音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示
部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプ
リケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ
）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されて
おり、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の
書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
された信頼性の高い電子機器を提供することができる。

図１２に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使
用した例を示す。図１２に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイ
ッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また
、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２及
びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディ
スプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示
するディスプレイ９５７が接続されている。

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に
記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイ
ッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ
、表示される。

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０Ｈｚ以上６０Ｈｚ以
下程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９
５６から読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される
。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出
されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、
ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５
５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像デー
タＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ９５２に記憶されるまで継続される。

このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データ
の読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９
５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に
採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の侵入の
影響を受けにくい信頼性の高い半導体装置とすることができる。

図１３に電子書籍のブロック図を示す。図１３はバッテリー１００１、電源回路１００２
、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボ
ード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、デ
ィスプレイコントローラ１０１０によって構成される。

ここでは、図１３のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例え
ば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定
した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読
んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーライン
を引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違い
を示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保
存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピー
してもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用す
ることによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力を十分に低減することができる。また、外部からの水、水分等の侵入の影響を
受けにくい信頼性の高い半導体装置とすることができる。

図１４に電子機器の具体例を示す。図１４（Ａ）及び図１４（Ｂ）は、２つ折り可能なタ
ブレット型端末である。図１４（Ａ）は、開いた状態であり、タブレット型端末は、筐体
９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４
、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操
作スイッチ９０３８を有する。

先の実施の形態に示した半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いるこ
とが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実
施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。

また、図１４（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１４（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１４（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１４（Ａ）および図１４（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

１００ 基板
１０２ 下地絶縁層
１０３ ゲート電極層
１０４ 第１の酸化物層
１０６ 酸化物半導体層
１０６ａ チャネル形成領域
１０６ｂ チャネル形成領域
１０６ｃ チャネル形成領域
１０８ 第２の酸化物層
１１０ 酸化物積層
１１２ａ ソース電極層
１１２ｂ ドレイン電極層
１１４ ゲート絶縁層
１１６ ゲート電極層
２００ トランジスタ
２１０ トランジスタ
２２０ トランジスタ
２３０ トランジスタ
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 周辺回路
２５４ 容量素子
２６０ トランジスタ
２６２ トランジスタ
２６４ 容量素子
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (2)

1. 半導体層と、ソース電極層と、ドレイン電極層と、ゲート絶縁層と、ゲート電極層と、を有し、
   前記半導体層は、第１の領域と、第２の領域と、前記第１の領域と前記第２の領域の間に第３の領域と、を有し、
   前記第１の領域は、前記ゲート絶縁層を介して前記ゲート電極層と重畳し、
   前記第２の領域は、前記ゲート絶縁層を介して前記ゲート電極層と重畳し、
   前記第１の領域は、第１の半導体層と、第２の半導体層と、第３の半導体層と、を有し、
   前記第３の領域は、前記第１の半導体層と、前記第３の半導体層と、を有し、且つ前記第２の半導体層を有さず、
   前記第１の領域のチャネル幅方向の長さは、前記半導体層と前記ソース電極層が重畳する領域におけるチャネル長方向の長さより小さく、
   前記第２の領域のチャネル幅方向の長さは、前記半導体層と前記ドレイン電極層が重畳する領域におけるチャネル長方向の長さより小さい、半導体装置。
2. 請求項１において、
   前記半導体層は、酸化物半導体を有する半導体装置。