CN112542461B - 半导体存储器装置 - Google Patents

半导体存储器装置 Download PDF

Info

Publication number
CN112542461B
CN112542461B CN202010158789.9A CN202010158789A CN112542461B CN 112542461 B CN112542461 B CN 112542461B CN 202010158789 A CN202010158789 A CN 202010158789A CN 112542461 B CN112542461 B CN 112542461B
Authority
CN
China
Prior art keywords
region
slit
guide post
adjacent
distance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010158789.9A
Other languages
English (en)
Other versions
CN112542461A (zh
Inventor
山下徹也
中山沢阳
市川尚志
上地忠良
泉田贵士
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112542461A publication Critical patent/CN112542461A/zh
Application granted granted Critical
Publication of CN112542461B publication Critical patent/CN112542461B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

根据一个实施例，一种半导体存储器装置包含：第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；以及第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体。

Description

半导体存储器装置
相关申请的交叉引用
本申请基于2019年9月20日提交的在先的第2019-171389号日本专利申请，并主张其优先权，所述申请的全部内容以引用的方式并入本文中。
技术领域
实施例涉及一种半导体存储器装置。
背景技术
已知一种能够以非易失性方式存储数据的NAND型快闪存储器。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；第二堆叠主体，其中多个第二导电层在半导体衬底上方沿所述第一方向以一定间隔堆叠；第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由大体上相同的材料形成，且具有大体上相同的截面积；以及第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料大体上相同的材料形成，且具有与所述第一导柱的所述截面积大体上相同的截面积，所述第一堆叠主体包含：第一区域，其中未设置所述第一导柱群组；第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，并且所述第二堆叠主体包含：第四区域，其中未设置所述第二导柱群组；第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，其中沿所述第三方向与所述第一缝隙相邻的所述第一导柱和所述第二导柱沿所述第三方向设置在被包含在所述第二和第五区域中且与所述第一和第四区域相邻的位置，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离大体上相同，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离不同。
根据实施例，可以提供一种高质量的半导体存储器装置，其中缺陷被抑制。
附图说明
图1是示出根据第一实施例的半导体存储器装置的配置实例的框图；
图2是示出根据第一实施例的包含在半导体存储器装置中的存储器单元阵列的电路配置的实例的电路图；
图3是示出根据第一实施例的包含在半导体存储器装置中的存储器单元阵列的平面布局的实例的平面图；
图4示出根据第一实施例的半导体存储器装置的单元区域中存储器单元阵列的详细平面布局的实例，图4以提取的方式示出图3中的“A”；
图5示出在存储器导柱的布局在有缝隙插入的情况下不变的状况下单元区域中的存储器单元阵列的平面布局的实例；
图6是沿着图4中的线C-C截得的横截面图，示出了根据第一实施例的包含在半导体存储器装置中的存储器单元阵列的单元区域中的横截面结构；
图7是沿着图6中的线D-D截得的横截面图，示出了根据第一实施例的半导体存储器装置中的存储器导柱的横截面结构的实例；
图8示出根据第一实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的实例，图8以提取的方式示出图3中的“B”；
图9示出存储器单元阵列的平面布局的实例；
图10示出根据比较实例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的实例，图10以提取的方式示出图3中的“B”；
图11是以放大尺度示出图10中的“I”的视图；
图12是以放大尺度示出图10中的“I”的视图；
图13示出根据第一实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的实例；
图14示出根据第一实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的实例；
图15示出根据第一实施例的变型的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的实例；
图16示出根据第二实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的第一实例，图16以提取的方式示出图3中的“B”；
图17示出根据第二实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的第二实例，图17以提取的方式示出图3中的“B”；
图18示出根据第二实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的第三实例，图18以提取的方式示出图3中的“B”；
图19示出根据第二实施例的半导体存储器装置的联接区域和单元区域之间的边界区域中的存储器单元阵列的平面布局的第四实例，图19以提取的方式示出图3中的“B”；
图20是示出根据第二实施例的半导体存储器装置的制造方法的第一实例的流程图；
图21示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图22是沿着图21中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图23示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图24是沿着图23中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图25示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图26是沿着图25中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图27是沿着图25中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图28示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图29是沿着图28中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图30是沿着图28中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图31是沿着图28中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图32示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图33是沿着图32中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图34示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图35是沿着图34中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图36是沿着图34中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图37示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图38是沿着图37中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图39是沿着图37中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图40是沿着图37中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图41示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图42是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图43是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图44是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图45是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图46是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图47是示出根据第二实施例的半导体存储器装置的制造方法的第二实例的流程图；
图48示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图49是沿着图48中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图50示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图51是沿着图50中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图52是沿着图50中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图53示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；
图54是沿着图53中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例；
图55示出根据第二实施例的在半导体存储器装置的制造期间的平面布局的实例；以及
图56是沿着图55中的线J-J截得的横截面图，示出了在半导体存储器装置的制造期间的横截面结构的实例。
具体实施方式
下文中将参考附图描述实施例。每个实施例示出体现本发明的技术概念的装置或方法的实例。附图是示意性的或概念性的。附图中的尺寸、比率等不一定与实际情况一致。本发明的技术概念不由组成元件的形状、结构、布置等指定。
在下面的描述中，组成元件具有大体上相同的功能，并且配置将表示为相同的附图标记。在构成附图标记的字母之后的数字用于区分由包含相同字母的附图标记表示且具有类似配置的元件。如果不需要区分由包含相同字母的附图标记表示的元件，那么这些元件表示为只包含字母的附图标记。
<1>第一实施例
在下文中，将描述根据第一实施例的半导体存储器装置1。
<1-1>半导体存储器装置1的完整配置
图1示出根据实施例的半导体存储器装置1的配置实例。半导体存储器装置1是可以非易失性地存储数据的NAND型快闪存储器，并且受外部存储器控制器2控制。例如，半导体存储器装置1和存储器控制器2之间的通信支持NAND接口标准。
如图1中所示，半导体存储器装置1包含例如存储器单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15和感测放大器模块16。
存储器单元阵列10包含多个块BLK0到BLKn(n是1或更大的整数)。块BLK是可以非易失性地存储数据的一组多个存储器单元，并且例如，使用块BLK作为数据擦除单元。另外，在存储器单元阵列10中，提供多个位线和多个字线。例如，每个存储器单元与一个位线和一个字线相关联。随后将描述存储器单元阵列10的详细配置。
命令寄存器11保存半导体存储器装置1已从存储器控制器2接收的命令CMD。命令CMD包含例如使定序器13执行读取操作、写入操作、擦除操作等等的指令。
地址寄存器12保存半导体存储器装置1已从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如块地址BAdd、页地址PAdd和列地址CAdd。例如，块地址BAdd、页地址PAdd和列地址CAdd分别用于选择块BLK、字线和位线。
定序器13控制整个半导体存储器装置1的操作。例如，定序器13基于保存在命令寄存器11中的命令CMD而控制驱动器模块14、行解码器模块15、感测放大器模块16等等，由此执行读取操作、写入操作、擦除操作等等。
驱动器模块14生成将用于读取操作、写入操作、擦除操作等等的电压。接着，例如，基于保存在地址寄存器12中的页地址PAdd，驱动器模块14将生成的电压施加到对应于选定字线的信号线。
基于保存在地址寄存器12中的块地址BAdd，行解码器模块15选择存储器单元阵列10中的一个对应块BLK。接着，例如，行解码器模块15向选定块BLK中的选定字线传送施加到对应于选定字线的信号线的电压。
在写入操作中，根据从存储器控制器2接收的写入数据DAT，感测放大器模块16向每个位线施加所要电压。在读取操作中，感测放大器模块16基于位线的电压而确定存储于存储器单元中的数据，并且将确定结果作为读取数据DAT传送到存储器控制器2。
上述半导体存储器装置1和存储器控制器2可以组合以构成一个半导体装置。此半导体装置的实例包含存储卡，例如SDTM卡、固态驱动器(SSD)等等。
<1-2>存储器单元阵列10的电路配置
图2通过提取包含在存储器单元阵列10中的块BLK中的一个来示出根据本实施例的包含在半导体存储器装置1中的存储器单元阵列10的电路配置的实例。如图2中所示，块BLK包含例如四个串单元SU0到SU3。
每个串单元SU包含分别与位线BL0到BLm(m是1或更大的整数)相关联的多个NAND串NS。每个NAND串NS包含例如存储器单元晶体管MT0到MT7及选择晶体管ST1和ST2。存储器单元晶体管MT包含控制栅极和电荷存储层，并且非易失性地存储数据。选择晶体管ST1和ST2中的每一个用于在各个操作期间选择串单元SU。
在每个NAND串NS中，存储器晶体管MT0到MT7串联连接。选择晶体管ST1的漏极连接到相关联的位线BL，并且选择晶体管ST1的源极连接到所述串联连接的存储器晶体管MT0到MT7的一端。选择晶体管ST2的漏极连接到所述串联连接的存储器晶体管MT0到M7的另一端。选择晶体管ST2的源极连接到源极线SL。
在相同块BLK中，存储器单元晶体管MT0到MT7的控制栅极分别共同地连接到字线WL0到WL7。串单元SU0到SU3中的选择晶体管ST1的栅极分别共同地连接到选择栅极线SGD0到SGD3。选择晶体管ST2的栅极共同地连接到选择栅极线SGS。
在存储器单元阵列10的上述电路配置中，位线BL由串单元SU之间分配有相同列地址的NAND串NS共享。源极线SL例如由多个块BLK共享。
例如，连接到一个串单元SU中的共同字线WL的一组存储器单元晶体管MT被称为单元CU。例如，包含各自存储一位数据的存储器单元晶体管MT的单元CU的存储容量被定义为“一页数据”。根据将存储在存储器单元晶体管MT中的数据位的数目，单元CU可具有两个或更多个页的数据存储容量。
应注意，根据本实施例的包含在半导体存储器1中的存储器单元阵列10的电路配置不限于上文所描述的配置。例如，每个NAND串NS中所包含的存储器单元晶体管MT的数目及选择晶体管ST1和ST2的数目可以自由选择。每个块BLK中所包含的串单元SU的数目可以自由选择。
<1-3>存储器单元阵列10的结构
在下文中，将描述实施例中的存储器单元阵列10的结构的实例。
应注意，在下文提到的附图中，Y方向对应于位线BL的延伸方向，X方向对应于字线WL的延伸方向，并且Z方向对应于垂直于上面形成有半导体存储器装置1的半导体衬底20的表面的方向。为了使附图更容易理解，视需要向平面视图添加影线。添加到平面视图中的影线不必与添加了影线的组成元件的材料或特性相关。在横截面图中，为了使附图更容易理解，视需要省略绝缘层(层间绝缘膜)、互连件、触点等等的描绘。
<1-3-1>存储器单元阵列10的平面布局
参考图3，给出了对根据第一实施例的包含在半导体存储器装置1中的存储器单元阵列10的平面布局的实例的描述。
图3示出根据第一实施例的包含在半导体存储器装置1中的存储器单元阵列10的平面布局的实例，并且以提取的方式示出对应于一个块BLK的区域(即，串单元SU0到SU3)。
如图3中所示，例如，存储器单元阵列10的平面布局在X方向上被划分成单元区域CA和联接区域HA。另外，存储器单元阵列10包含多个缝隙SLT(在图3中，SLT0到SLT2)和多个缝隙SHE(SHE0和SHE1)。
单元区域CA是其中形成NAND串NS的区域。单元区域CA包含与联接区域HA相邻的阵列端部区域CEA和与阵列端部区域CEA相邻的存储器区域CSA。例如，包含在阵列端部区域CEA中的NAND串NS用作虚拟。包含在存储器区域CSA中的NAND串NS用作存储数据的区域。
联接区域HA是其中形成用于电连接字线WL和选择栅极线SGS和SGD与行解码器模块15的触点的区域，所述字线WL和选择栅极线SGS和SGD连接到NAND串NS。
缝隙SLT设置成沿X方向延伸，并且沿Y方向布置。缝隙SLT沿X方向跨联接区域HA和单元区域CA延伸。
例如，一个缝隙SHE布置在彼此相邻的缝隙SLT之间。缝隙SHE设置成沿X方向延伸，并且沿X方向跨单元区域CA延伸。
确切地说，缝隙SLT划分互连层，所述互连层例如对应于字线WL0到WL7、选择栅极线SGD和选择栅极线SGS。换句话说，缝隙SLT沿X方向延伸，并且沿Y方向隔离对应于字线WL0到WL7、选择栅极线SGD和选择栅极线SGS的互连层。缝隙SHE划分对应于选择栅极线SGD的互连层。换句话说，缝隙SHE沿X方向延伸，并且沿Y方向隔离对应于选择栅极线SGD的互连层。
缝隙SLT和缝隙SHE中的每一个都具有此类结构，使得在沟槽中埋入绝缘构件。可以通过绝缘构件在缝隙SLT中埋入导体，并且所述导体可用作源极线SL的触点。
在存储器单元阵列10的上述平面布局中，在单元区域CA中通过缝隙SLT和缝隙SHE分割的区域中的每一个对应于一个串单元SU。确切地说，在本实例中，各自沿X方向延伸的串单元SU0到SU3沿Y方向布置。另外，在存储器单元阵列10中，例如图3中所示的布局沿Y方向重复布置。
确切地说，假设沿Y方向设置在缝隙SLT0和缝隙SHE0之间的区域中的NAND串NS是串单元SU0。另外，假设沿Y方向设置在缝隙SHE0和缝隙SLT1之间的区域中的NAND串NS是串单元SU1。此外，设置在缝隙SLT0和缝隙SLT1之间的区域中的串单元SU0和SU1标记为串单元组SS0。类似地，假设沿Y方向设置在缝隙SLT1和缝隙SHE1之间的区域中的NAND串NS是串单元SU2。另外，假设沿Y方向设置在缝隙SHE1和缝隙SLT2之间的区域中的NAND串NS是串单元SU3。此外，设置在缝隙SLT1和缝隙SLT2之间的区域中的串单元SU2和SU3标记为串单元组SS1。
应注意，在存储器单元阵列10的上述平面布局中，布置在彼此相邻的缝隙SLT之间的缝隙SHE的数目可以自由选择。基于布置在两个彼此相邻的缝隙SLT之间的缝隙SHE的数目，这两个彼此相邻的缝隙SLT之间的串单元SU的数目可以改变。
<1-3-2>单元区域CA中的存储器单元阵列10的结构
接下来，给出了对根据第一实施例的半导体存储器装置1的单元区域CA中的存储器单元阵列10的详细平面布局的描述。
图4通过提取对应于串单元SU0到SU3的区域(图3中的“A”)示出根据第一实施例的半导体存储器装置1的单元区域CA中的存储器单元阵列10的详细平面布局的实例。
如图4中所示，在单元区域CA中，存储器单元阵列10另外包含多个存储器导柱MP、多个触点CP和多个位线BL。
例如，存储器导柱MP中的每一个用作一个NAND串NS。
存储器导柱MP设置成多个“列”和“行”。
其中布置存储器导柱MP的“列”沿Y方向延伸，并且大体上包含偶数编号列Ce和奇数编号列Co。偶数编号列Ce和奇数编号列Co沿X方向交替设置。
例如，如图4中所示，在串单元SU0和SU1中的缝隙SLT之间，在偶数编号列Ce中设置四个存储器导柱MP，并且在奇数编号列Co中设置五个存储器导柱MP。应注意，存储器导柱的数目不限于这些。
另外，例如，如图4中所示，在串单元SU2和SU3中的缝隙SLT之间，在偶数编号列Ce中设置五个存储器导柱MP，并且在奇数编号列Co中设置四个存储器导柱MP。应注意，存储器导柱的数目不限于这些。
其中布置存储器导柱MP的“行”沿X方向延伸，并且在缝隙SLT之间沿Y方向设置多个行(在此实例中，九个行)。
此处，靠近缝隙SLT的一组四个行标记为RUG或RDG。组RUG的位置靠近上侧缝隙SLT，并且组RDG的位置靠近下侧缝隙SLT。
另外，沿Y方向设置在组RUG和RDG之间的行标记为RC。
组RUG中所包含的四个行标记为RU1、RU2、RU3和RU4，顺序从沿Y方向最接近缝隙SLT的行开始。此外，行RU1可表达为“第一行”，行RU2可表达为“第二行”，行RU3可表达为“第三行”，并且行RU4可表达为“第四行”。
类似地，组RDG中所包含的四个行标记为RD1、RD2、RD3和RD4，顺序从沿Y方向最接近缝隙SLT的行开始。此外，行RD1可表达为“第一行”，行RD2可表达为“第二行”，行RD3可表达为“第三行”，并且行RD4可表达为“第四行”。
在每个行中，存储器导柱MP与偶数编号列Ce或奇数编号列Co相关联地设置。
确切地说，如图4中所示，在串单元SU0和SU1的情况下，设置在行RU1、RU3、RD1和RD3中的存储器导柱MP设置在奇数编号列Co中。另外，设置在行RU2、RU4、RD2和RD4中的存储器导柱MP设置在偶数编号列Ce中。
此外，如图4中所示，在串单元SU2和SU3的情况下，设置在行RU1、RU3、RD1和RD3中的存储器导柱MP设置在偶数编号列Ce中。另外，设置在行RU2、RU4、RD2和RD4中的存储器导柱MP设置在奇数编号列Co中。
应注意，设置在彼此相邻的偶数编号列Ce和奇数编号列Co中的存储器导柱MP还可被描述为沿Y方向以交错的方式布置。
布置在行RC中的存储器导柱MP以与缝隙SHE重叠的方式布置。布置在行RC中的存储器导柱MP未被设计成用作NAND串NS，而是被视为虚拟NAND串NS。
位线BL沿Y方向延伸，并且沿X方向布置。每个位线BL以与每个串单元SU中的至少一个存储器导柱MP重叠的方式布置。在本实例中，两个位线BL以与每个存储器导柱MP重叠的方式布置。触点CP设置于与存储器导柱MP重叠的一个位线BL和存储器导柱MP之间。每个存储器导柱MP通过触点CP电连接到对应的位线BL。
如上文所描述，与缝隙SHE重叠的存储器导柱MP用作虚拟。因此，与缝隙SHE重叠的存储器导柱MP和位线BL之间的触点被省略。彼此相邻的缝隙SLT之间的存储器导柱MP和缝隙SHE的数目和布局不限于参考图4所描述的配置中的那些，并且可以视需要改变。
接下来，参考图4，给出了对串单元SU0和SU1的存储器导柱MP与串单元SU2和SU3的存储器导柱MP之间的关系的描述。
如图4中所示，串单元SU0和SU1的存储器导柱MP与串单元SU2和SU3的存储器导柱MP在竖直和水平方向是颠倒关系，其中插入了缝隙SLT。
可替代地，沿行方向相邻的两个存储器导柱MP之间的距离被定义为“1个间距”。在此情况下，还可以说串单元SU0和SU1的存储器导柱MP沿X方向从串单元SU2和SU3的存储器导柱MP移位1/2间距，其中插入了缝隙SLT。确切地说，如图4中所示，在本实施例中，存储器导柱MP的布局是不对称的，其中插入了缝隙SLT。
给出了在本实施例中存储器导柱MP的布局为何不对称的原因的描述，其中插入了缝隙SLT。为此目的，参考图4和图5，给出了存储器导柱MP的布局相对于缝隙SLT对称的情况和存储器导柱MP的布局相对于缝隙SLT不对称的情况之间的差异的描述。
图5示出在存储器导柱MP的布局对称的情况下单元区域CA中的存储器单元阵列10的平面布局的实例，其中插入了缝隙SLT。
图5是用于阐释位线BL及连接到位线BL的存储器导柱MP的种类的视图。
存储器导柱MP可大体上分类成两个种类，即“内部”和“外部”。内部是被存储器导柱MP环绕的存储器导柱MP。外部是有一部分没有被存储器导柱MP环绕的存储器导柱。
属于内部的存储器导柱MP有可能具有比属于外部的存储器导柱MP更大的电容。
在图4和图5的实例中，布置在行RD2、RD3、RD4、RU2、RU3和RU4中的存储器导柱MP属于内部，并且布置在行RD1和RU1中的存储器导柱MP属于外部。
如图5中所示，当存储器导柱MP的布局对称时，其中插入了缝隙SLT，存在连接到全都属于内部的存储器导柱MP的位线BL。确切地说，如图5中所示，位线BL2、BL3、BL6、BL7、BL10和BL11中的每一个没有通过属于外部的存储器导柱MP。因此，位线BL2、BL3、BL6、BL7、BL10和BL11中的每一个没有连接到属于外部的存储器导柱MP。换句话说，位线BL2、BL3、BL6、BL7、BL10和BL11中的每一个只连接到属于内部的存储器导柱MP。
位线BL的电容由于与位线BL连接的存储器导柱MP的电容而产生。因此，连接到全都属于内部的存储器导柱MP的位线BL的电容大于连接到属于外部的存储器导柱MP的位线BL的电容。位线BL之间的电容以此方式变化并不是优选的。此外，当位线BL的电容的方差调整时，电路系统的面积有可能增大。
考虑到上述情况，根据本实施例，如图4中所示，存储器导柱MP的布局是不对称的，其中插入了缝隙SLT。因此，不存在只连接到属于内部的存储器导柱MP的位线BL。确切地说，每个位线BL连接到属于内部的存储器导柱MP和属于外部的存储器导柱MP。因此，每个位线BL的电容的方差被抑制，并且不需要增大电路系统的面积。
<1-3-3>存储器单元阵列10的单元区域CA中的横截面结构
接下来，参考图6，给出了根据第一实施例的包含在半导体存储器装置1中的存储器单元阵列10的单元区域CA中的横截面结构的实例的描述。
图6是沿着图4中的线C-C截得的横截面图，示出了根据第一实施例的包含在半导体存储器装置1中的存储器单元阵列10的单元区域CA中的横截面配置的实例。另外，在图6中，沿X方向与缝隙SHE重叠的部分由虚线指示。如图6中所示，存储器单元阵列10另外包含导电层21到25。导电层21到25设置在半导体衬底20上方。
确切地说，导电层21通过绝缘层设置在半导体衬底20上方。尽管绘图被省略，但是例如对应于行解码器模块15、感测放大器模块16等等的电路系统可以设置在半导体衬底20和导电层21之间的绝缘层中。例如，导电层21形成为沿着XY平面延伸的板形状，并且用作源极线SL。导电层21包含例如硅(Si)。
导电层22通过绝缘层设置在导电层21上方。例如，导电层22形成为沿着XY平面延伸的板形状，并且用作选择栅极线SGS。导电层22包含(例如)硅(Si)。
在导电层22上方，绝缘层(未示出)和导电层23交替堆叠。例如，每个导电层23形成为沿着XY平面延伸的板形状。例如，按照从半导体衬底20侧开始的顺序，堆叠的导电层23用作字线WL0到WL7。导电层23包含例如钨(W)。
在最上部的导电层23上方，导电层24通过绝缘层(未示出)堆叠。例如，导电层24形成为沿着XY平面延伸的板形状。例如，导电层24对应于选择栅极线SGD。导电层24包含例如钨。
导电层25通过绝缘层(未示出)设置在导电层24上方。例如，导电层25形成为沿Y方向延伸的线形状，并且用作位线BL。导电层25包含例如铜(Cu)。
应注意，多个导电层23可以被描述为“堆叠结构”。
存储器导柱MP中的每一个设置成沿Z方向延伸，并且穿过导电层22到24。每个存储器导柱MP在存储器孔MH的内部中形成。
存储器孔MH穿过导电层22到24，并且其底部部分与导电层21接触。
另外，每个存储器导柱MP包含例如芯构件30、半导体层31和堆叠膜32。
确切地说，芯构件30设置成沿Z方向延伸。例如，芯构件30的上端包含在高于导电层24的层中，并且芯构件30的下端包含在其中设置导电层21的层中。半导体层31包含例如覆盖芯构件30的侧表面和底表面的部分，以及在芯构件30的底部部分处沿Z方向延伸的柱状部分。例如，半导体层31的柱状部分的底部部分包含在其中设置导电层21的层中。堆叠膜32覆盖半导体层31的侧表面和底表面，但是不覆盖其中设置半导体层31的柱状部分的部分。例如，堆叠膜32的底部部分包含在其中设置导电层21的层中。芯构件30包含例如绝缘体，如氧化硅(SiO2)。半导体层31包含例如硅。
柱状触点CP设置在存储器导柱MP中的半导体层31的顶表面上。在所示区域中，描绘了触点CP对应于五个存储器导柱MP当中的两个存储器导柱MP。在未示出区域中，触点CP连接到存储器导柱MP，在所示区域中，所述存储器导柱MP不与缝隙SHE重叠并且不连接到触点CP。
一个导电层25，即，一个位线BL，与触点CP的顶表面接触。一个触点CP在每个空间(串单元)中连接到一个导电层25，所述空间被缝隙SLT和SHE并且被与缝隙SHE接触的存储器导柱MP划分。
例如，缝隙SLT形成为沿着XZ平面延伸的板形状，并且划分导电层22到24。缝隙SLT的上端包含在导电层24和导电层25之间的层中。例如，缝隙SLT的下端包含在其中设置导电层21的层中。缝隙SLT包含例如绝缘体，如氧化硅。
缝隙SLT如下形成。对变为导电层22到24的牺牲构件以及设置在导电层21到24之间的绝缘层(未示出)执行各向异性蚀刻，由此形成沟槽，并且至少在所述沟槽的内壁上设置绝缘构件。各向异性蚀刻是例如反应性离子蚀刻(RIE)。RIE是一种利用化学反应性向离子施加加速电压使得离子冲击要处理的物体表面由此通过具有方向性的离子轰击执行蚀刻的方法。
例如，缝隙SHE形成为沿着XZ平面延伸的板形状，并且划分导电层24。缝隙SHE的上端包含在导电层24和导电层25之间的层中。例如，缝隙SHE的下端包含在导电层23和导电层24之间的层中。缝隙SHE包含例如绝缘体，如氧化硅。例如，缝隙SHE的上端和存储器导柱MP的上端对齐。但是存储器导柱MP的上端和缝隙SHE的上端可能不对齐。
<1-3-4>存储器单元阵列10的存储器导柱MP的横截面结构
图7是沿着图6中的线D-D截得的横截面图，示出了根据第一实施例的半导体存储器装置1中的存储器导柱MP的横截面结构的实例。更确切地说，图7示出平行于半导体衬底20的表面且包含导电层23的层中的存储器导柱MP的横截面结构。
如图7中所示，在包含导电层23的层中，例如，芯构件30设置在存储器导柱MP的中心部分中。半导体层31环绕芯构件30的侧表面。堆叠膜32环绕半导体层31的侧表面。堆叠膜32包含例如隧道绝缘膜33、绝缘膜34和块绝缘膜35。
隧道绝缘膜33环绕半导体层31的侧表面。绝缘膜34环绕隧道绝缘膜33的侧表面。块绝缘膜35环绕绝缘膜34的侧表面。导电层23环绕块绝缘膜35的侧表面。隧道绝缘膜33和块绝缘膜35中的每一个包含例如氧化硅。绝缘膜34包含例如氮化硅(SiN)。绝缘膜34可捕集电荷。
如上文所描述，存储器导柱MP沿Z方向穿过导电层22到24，并且由大体上相同的材料形成，且具有大体上相同的截面积。
在存储器导柱MP的上述结构中，存储器导柱MP和导电层22相交的部分(相交部分)充当选择晶体管ST2。存储器导柱MP和导电层23相交的部分充当存储器单元晶体管MT。存储器导柱MP和导电层24相交的部分充当选择晶体管ST1。
确切地说，半导体层31用作存储器单元晶体管MT0到MT7和选择晶体管ST1和ST2中的每一个的沟道。绝缘膜34用作存储器单元晶体管MT的电荷存储层。由此，存储器导柱MP中的每一个充当一个NAND串NS。
<1-3-5>存储器单元阵列10的联接区域HA和单元区域CA之间的边界区域
接下来，参考图8和图9，将描述联接区域HA和单元区域CA之间的边界区域。图8示出根据第一实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的实例，图8以提取的方式示出对应于串单元SU0到SU3的区域(图3中的“B”)。在图8中，出于描述的目的，标记列。确切地说，按照从属于联接区域HA和单元区域CA之间的边界区域的列朝向单元区域CA的中心(沿着图8的图页的右侧方向)的顺序，将列标记为C1、C2、C3、C4、……。此外，C1、C2、C3、C4、……还可表达为第一列、第二列、第三列、第四列等。图9示出存储器单元阵列10的平面布局的实例。
如图8中所示，联接区域HA包含多个支撑导柱HR。尽管图8中未示出，但是在联接区域HA中，选择栅极线SGS、字线WL0到WL7和选择栅极线SGD的端部部分设置成阶梯式形状。此外，多个触点设置在联接区域HA中。
例如，在联接区域HA中，支撑导柱HR视需要布置在除其中形成缝隙SLT的区域和其中形成触点(未示出)的区域之外的区域中。支撑导柱HR具有此类结构，使得绝缘构件埋入在沿Z方向延伸的孔中，并且穿过堆叠的互连层(例如，字线WL和选择栅极线SGD)。例如，多个支撑导柱HR围绕触点布置(未示出)。
接下来，将描述与联接区域HA相邻的单元区域CA。
单元区域CA(存储器区域CSA)的基本布局是图4中所示的布局。
如图8中所示，阵列端部区域CEA布置在联接区域HA和存储器区域CSA之间。例如，在存储器区域CSA中，设置用于存储数据的存储器导柱MP。另一方面，在阵列端部区域CEA中，设置不用于存储数据的存储器导柱MP。另外，在阵列端部区域CEA中，只有在最接近联接区域HA(与其相邻)的列(在下文中称为“阵列端部”)中，存储器导柱MP才以对称方式布置，其中插入了缝隙SLT。确切地说，在阵列端部区域CEA中存储器导柱MP在XY平面中的图案不同于在存储器区域CSA中存储器导柱MP在XY平面中的图案。应注意，只有阵列端部可以设置为阵列端部区域CEA，或者阵列端部和靠近阵列端部的列可以设置为阵列端部区域CEA。在图8的实例中，串单元SU0和SU1中的列C1和C2及串单元SU2和SU3中的列C1到C3设置为阵列端部区域CEA。
接下来，参考图9，描述阵列端部区域CEA(阵列端部)中的存储器导柱MP和存储器区域CSA中的存储器导柱MP。
在图9中，在串单元SU1的存储器导柱MP当中，注意设置成靠近缝隙SLT1的存储器导柱MP，并且在串单元SU2的存储器导柱MP当中，注意设置成靠近缝隙SLT1的存储器导柱MP。
如图9中所示，假设从属于行RD1和行RU1中的每一个的存储器导柱MP到缝隙SLT1(例如，缝隙SLT的中心)的距离是dG1。另外，假设从属于行RD2和行RU2中的每一个的存储器导柱MP到缝隙SLT1(例如，缝隙SLT的中心)的距离是dG2。建立使得距离dG2大于距离dG1的关系。
首先，给出了存储器区域CSA中的串单元SU1的存储器导柱MP和存储器区域CSA中的串单元SU2的存储器导柱MP之间的关系的描述。
当存储器导柱MP设置在串单元SU1中的行RD1中时，存储器导柱MP设置在串单元SU2中的相同列的行RU2中。
另外，当存储器导柱MP设置在串单元SU1中的行RD2中时，存储器导柱MP设置在串单元SU2中的相同列的行RU1中。
以此方式，在存储器区域CSA中，从这两个在插入缝隙SLT1的情况下彼此相对的存储器导柱MP到缝隙SLT1的距离是不同的。
接下来，给出了阵列端部中的串单元SU1的存储器导柱MP和阵列端部中的串单元SU2的存储器导柱MP之间的关系的描述。
当存储器导柱MP设置在串单元SU1中的行RD1中时，存储器导柱MP设置在串单元SU2中的相同列的行RU1中。从属于行RD1的存储器导柱MP到缝隙SLT1的距离和从属于行RU1的存储器导柱MP到缝隙SLT1的距离都是dG1。
以此方式，在阵列端部中，从这两个在插入缝隙SLT1的情况下彼此相对的存储器导柱MP到缝隙SLT1的距离大体上相同。
在本实例的情况下，举例来说，串单元SU2和SU3的存储器导柱MP的布局不会更改，即使在靠近阵列端部处也如此。为串单元SU0和SU1的阵列端部的列和与阵列端部相邻的列的位置(或存储器导柱MP的密度)更改(见图8中的“H”)。除此以外，只有为阵列端部的列的位置可以更改，或者三个或更多个列的位置可以更改。随后将描述此类其它实例。
确切地说，设置在为串单元SU0和SU1的阵列端部的列C1中的存储器导柱MP和设置在列C3中且沿X方向与设置在列C1中的存储器导柱MP相邻的存储器导柱MP之间的距离标记为dF1。另外，设置在不是阵列端部的列C3中的存储器导柱MP和设置在列C5中且沿X方向与设置在列C3中的存储器导柱MP相邻的存储器导柱MP之间的距离标记为dF2。距离dF1大于距离dF2。
设置在与串单元SU0和SU1的阵列端部相邻的列C2中的存储器导柱MP和设置在列C4中且沿X方向与设置在列C2中的存储器导柱MP相邻的存储器导柱MP之间的距离标记为dE1。另外，设置在不是阵列端部的列C4中的存储器导柱MP和设置在列C6中且沿X方向与设置在列C4中的存储器导柱MP相邻的存储器导柱MP之间的距离标记为dE2。距离dE1大于距离dE2。
另一方面，设置在为串单元SU2和SU3的阵列端部的列C1中的存储器导柱MP和设置在列C3中且沿X方向与设置在列C1中的存储器导柱MP相邻的存储器导柱MP之间的距离标记为dE2。另外，设置在不是阵列端部的列C3中的存储器导柱MP和设置在列C5中且沿X方向与设置在列C3中的存储器导柱MP相邻的存储器导柱MP之间的距离也是dE2。
设置在与串单元SU2和SU3的阵列端部相邻的列C2中的存储器导柱MP和设置在列C4中且沿X方向与设置在列C2中的存储器导柱MP相邻的存储器导柱MP之间的距离是dF2。另外，设置在不是阵列端部的列C4中的存储器导柱MP和设置在列C6中且沿X方向与设置在列C4中的存储器导柱MP相邻的存储器导柱MP之间的距离也是dF2。
以此方式，设置在串单元SU2和SU3中的存储器导柱MP的间距的量值不会更改，即使在靠近阵列端部处也如此，并且只有设置在串单元SU0和SU1中的存储器导柱MP布置成间距朝向阵列端部不断增加。换句话说，在串单元SU0和SU1中阵列端部区域CEA中的存储器导柱MP的密度小于在串单元SU2和SU3中的。
<1-4>有利影响
根据上述实施例，在存储器单元阵列10的单元区域CA中，安置成其中插入有缝隙SLT的串单元组SS0(第一串单元组)的存储器导柱MP和串单元组SS1(第二串单元组)的存储器导柱MP具有相对于彼此移位1/2间距的布局。然而，在与联接区域HA的边界处的阵列端部中，安置成其中插入有缝隙SLT的第一串单元组的存储器导柱MP和第二串单元组的存储器导柱MP具有相对于缝隙SLT对称的布局。
此处，为了解释实施例的有利影响，将参考图10到图12描述比较实例。图10示出根据比较实例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的实例，图10以提取的方式示出了对应于串单元SU0到SU3的区域(图3中的“B”)。图11和图12以放大尺度示出图10中所示的“I”。
如图10中所示，在对比实例中，在阵列端部中，安置成其中插入有缝隙SLT的存储器导柱MP的布局不是线对称的。
同时，在存储器单元阵列10的制造过程中，存在使用电荷的情况。另外，存在电荷保持在存储器导柱MP的绝缘膜34、半导体层31等等中的情况。
因此，存在其中累积于存储器导柱MP中的电荷形成电场分布的情况。电场分布根据与存储器导柱MP相隔的距离而确定。在比较实例中，当注意其中将形成缝隙SLT的预定形成区域(预定SLT形成区域)时，与彼此相邻的存储器导柱MP相隔的距离沿Y方向是不同的。如图11中所示，在阵列端部中，包含在串单元SU1和第二行中的存储器导柱MP和预定SLT形成区域之间的距离是dG2，并且包含在串单元SU2和第一行中的存储器导柱MP和预定SLT形成区域之间的距离是dG1(dG1<dG2)。另外，在与阵列端部相邻的列中，包含在串单元SU1和第一行中的存储器导柱MP和预定SLT形成区域之间的距离是dG1，并且包含在串单元SU2和第二行中的存储器导柱MP和预定SLT形成区域之间的距离是dG2。在图11的实例中，在靠近阵列端部的区域中，与安置成其中插入有预定SLT形成区域的存储器导柱MP相隔的距离同样是不同的。因此，在比较实例中，如图11中所示，电场具有Z形形状，具体地说，在阵列端部中，存在其中电场移离预定SLT形成区域的中心的情况。
另外，通过借助RIE处理沟槽并在所述沟槽中设置绝缘构件来形成缝隙SLT。
如果在存在电场分布的地方执行RIE，那么离子会因为电场分布的影响而偏转，并且存在其中形成如图12中所示的缝隙SLT的情况。因此，在阵列端部中，存在其中缝隙SLT与存储器导柱MP接触的情况。在此情况下，问题是导电层22到24因为缝隙SLT而短路。因此，存储器单元阵列10有可能存在缺陷。
接下来，参考图8、图13和图14，将描述实施例的有利影响。图13和图14是以放大尺度示出图8中所示的“G”的视图。
在上述实施例中，如图13中所示，在其中电场往往会被干扰的阵列端部中，存储器导柱MP设置在大体上相同的距离处，其中插入了缝隙SLT的预定形成区域。由此，阵列端部中的电场分布不变形，并且沿X方向延伸。
因此，如图14中所示，即使当缝隙SLT通过使用电荷进行各向异性蚀刻而形成时，缝隙SLT和存储器导柱MP之间的接触也可以被抑制。
如上文所描述，根据本实施例，阵列端部区域CEA中的存储器导柱MP的布局相对于存储器区域CSA中的存储器导柱MP的布局有所更改。由此，阵列端部的存储器导柱MP和缝隙SLT之间的接触可以被抑制。因此，可以提供高质量的半导体存储器装置，其中缺陷被抑制。
<1-5>变型
接下来，将描述第一实施例的变型。
在第一实施例中，与联接区域HA相邻的单元区域CA的阵列端部(列)的存储器导柱MP的布局和与阵列端部相邻的列的位置更改。除此以外，可设想更改三个或更多个列的位置。这种情况在本变型中加以描述。
如上文所描述，安置成其中插入有缝隙SLT的第一串单元组的存储器导柱MP和第二串单元组的存储器导柱MP具有相对于彼此移位1/2间距的布局。然而，在阵列端部中，存储器导柱MP的位置调整成使得存储器导柱MP变为线对称的，其中插入了缝隙SLT。另外，在阵列端部区域CEA中，安置成其中插入有缝隙SLT的第一串单元组的存储器导柱MP和第二串单元组的存储器导柱MP具有存储器导柱密度，其中一个存储器导柱密度低于另一存储器导柱密度。
此处，在第一实施例中，关于安置成其中插入有缝隙SLT的第一串单元组的存储器导柱MP和第二串单元组的存储器导柱MP，存储器导柱MP的布局朝向第一串单元组和第二串单元组的一侧上的阵列端部不更改，并且靠近第一串单元组和第二串单元组的另一侧上的阵列端部的存储器导柱MP的位置进行调整。然而，在本变型中，关于第一串单元组的存储器导柱MP和第二串单元组的存储器导柱MP，阵列端部附近的存储器导柱MP的位置进行调整，以便具有使得阵列端部区域CEA中的存储器导柱密度变得低于存储器区域CSA中的存储器导柱密度的布局。
在下文中，将参考图15描述具体实例。图15示出根据第一实施例的变型的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列的平面布局的实例，图15以提取的方式示出了对应于串单元SU0到SU3的区域。
首先，注意串单元SU0和SU1。如图15中所示，在阵列端部区域CEA中，列的间距朝向阵列端部增大。确切地说，属于阵列端部的存储器导柱MP和沿X方向与属于阵列端部的存储器导柱MP相邻的存储器导柱MP之间的间距标记为dFU1。属于与阵列端部相邻的列的存储器导柱MP和沿X方向相邻的存储器导柱MP之间的间距标记为dEU1。以此方式，在属于阵列端部的存储器导柱是起点的情况下，从阵列端部朝向存储器区域CSA，彼此相邻的存储器导柱MP之间的间距标记为dFU2、dFU3和dFU4。另外，在属于与阵列端部相邻的列的存储器导柱是起点的情况下，从阵列端部朝向存储器区域CSA，彼此相邻的存储器导柱MP之间的间距标记为dEU2、dEU3和dEU4。在本实例中，建立dFU1>dFU2>dFU3>dFU4的关系。类似地，在此实例中，建立dEU1>dEU2>dEU3>dEU4的关系。应注意，阵列端部区域CEA中的列的数目和沿X方向存储器导柱MP之间的间距可以视需要改变。
接下来，注意串单元SU2和SU3。如图15中所示，在阵列端部区域CEA中，列的间距朝向阵列端部增大。确切地说，属于阵列端部的存储器导柱MP和沿X方向相邻的存储器导柱MP之间的间距标记为dED1。属于与阵列端部相邻的列的存储器导柱MP和沿X方向相邻的存储器导柱MP之间的间距标记为dFD1。以此方式，在属于阵列端部的存储器导柱是起点的情况下，从阵列端部朝向存储器区域CSA，彼此相邻的存储器导柱MP之间的间距标记为dED2、dED3和dED4。另外，在属于与阵列端部相邻的列的存储器导柱是起点的情况下，从阵列端部朝向存储器区域CSA，彼此相邻的存储器导柱MP之间的间距标记为dFD2、dFD3和dFD4。在本实例中，建立dED1>dED2>dED3>dED4的关系。类似地，在此实例中，建立dFD1>dFD2>dFD3>dFD4的关系。应注意，阵列端部区域CEA中的列的数目和沿X方向存储器导柱MP之间的间距可以视需要改变。
在此实例中，建立dFU1>dFD1的关系。类似地，建立dFU2>dFD2、dFU3>dFD3和dFU4>dFD4的关系。另外，在此实例中，建立dEU1>dED1、dEU2>dED2、dEU3>dED3和dEU4>dED4的关系。
阵列端部区域CEA中的存储器导柱MP之间的间距大于存储器区域CSA中的存储器导柱MP之间的间距dFS1。类似地，阵列端部区域CEA中的存储器导柱MP之间的间距大于存储器区域CSA中的存储器导柱MP之间的间距dES1。应注意，存储器区域CSA中的存储器导柱MP之间的间距dFS1等于第一实施例中的间距dF2，并且间距dES1等于第一实施例中的间距dE2。在本变型中，同样可以获得与第一实施例中相同的有利影响。
<2>第二实施例
接下来，将描述第二实施例。在第一实施例中，在单元区域CA中，安置成其中插入有缝隙的两个串单元组布置成相对于彼此移位1/2间距，并且只有与联接区域HA的边界处的单元区域CA的阵列端部是线对称的。然而，在第二实施例中，给出了更改在与联接区域HA的边界处的单元区域CA的阵列端部附近的存储器导柱MP的数目的情况的描述。与在第一实施例中相同的部分的描述省略。
<2-1>布局
在下文中，将描述在第二实施例中联接区域HA和单元区域CA之间的边界区域。
<2-1-1>第一实例
参考图16，给出了根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第一实例的描述。
图16示出根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第一实例，图16以提取的方式示出了对应于串单元SU0到SU3的区域(图3中的“B”)。
在图16中，出于描述的目的，标记列。确切地说，按照从属于阵列端部的列朝向单元区域CA的中心(沿着图16的图页的右侧方向)的顺序，将列标记为C1、C2、C3、C4……。另外，C1、C2、C3、C4……还可表达为第一列、第二列、第三列、第四列……。
在第二实施例中，存储器导柱不布置在单元区域CA的阵列端部附近靠近阵列端部区域CEA中的缝隙SLT。
在第一实例中，如图16中所示，在列C1和行RU2(SU0)、RD2(SU1)、RU1(SU2)和RD1(SU3)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。例如，保护导柱DP可以形成为使得绝缘构件埋入在存储器孔中。埋入在保护导柱DP中的材料是不同于用于存储器导柱MP的绝缘膜34或半导体层31的材料(固定电荷量比绝缘膜34少的绝缘材料，或者在制造半导体存储器装置时电荷量不会变成大于绝缘膜34中的电荷量的绝缘材料)。另外，在第一实例中，在列C2和行RU1(SU0)、RD1(SU1)、RU2(SU2)和RD2(SU3)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。此外，在第一实例中，在列C3和行RU2(SU0)、RD2(SU1)、RU1(SU2)和RD1(SU3)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。此外，在列C4和行RU1(SU0)、RD1(SU1)、RU2(SU2)和RD2(SU3)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。另外，在第一实例中，在列C5和行RU1(SU2)和RD1(SU3)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。此外，在第一实例中，在列C6和行RU1(SU0)和RD1(SU1)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。
在图16的实例中，阵列端部区域CEA包含列C1到C6。另外，存储器区域CSA包含列C7和之后的列。
如图16中所示，假设从属于行RD4和行RU4的存储器导柱MP到缝隙SLT(例如，缝隙SLT的中心)的距离是dG4。另外，假设从属于行RD3和行RU3的存储器导柱MP到缝隙SLT(例如，缝隙SLT的中心)的距离是dG3。应注意，建立使得距离dG4大于距离dG3的关系。
确切地说，在阵列端部区域CEA中，沿Y方向均与缝隙SLT相邻的存储器导柱MP(列C1和行RD4)和存储器导柱MP(列C1和行RU3)沿Y方向设置。此处，从沿Y方向与缝隙SLT相邻的存储器导柱MP(列C1和行RD4)到缝隙SLT的距离是dG4。从沿Y方向与缝隙SLT相邻的存储器导柱MP(列C1和行RU3)到缝隙SLT的距离是dG3。
另外，在与阵列端部区域CEA相邻的存储器区域CSA中，沿Y方向均与缝隙SLT相邻的存储器导柱MP(列7和行RD2)和存储器导柱MP(列7和行RU1)沿Y方向设置。此处，从沿Y方向与缝隙SLT相邻的存储器导柱MP(列C7和行RD2)到缝隙SLT的距离设置为dG2。从沿Y方向与缝隙SLT相邻的存储器导柱MP(列C7和行RU1)到缝隙SLT的距离设置为dG1。在存储器区域CSA中，因为存储器导柱MP布置成安置成其中插入有缝隙SLT的两个串单元组之间移位1/2间距，所以在插入有缝隙SLT的情况下彼此相对的两个存储器导柱MP到缝隙SLT的距离是不同的，就像在第一实施例中，并且具有dG1<dG2的关系。关于沿Y方向与缝隙SLT相邻的存储器导柱MP，从这些存储器导柱MP到缝隙的距离dG1、dG2、dG3和dG4具有dG1<dG2<dG3<dG4的关系。
当注意串单元SU1时，从在存储器区域CSA中沿Y方向与缝隙SLT相邻的存储器导柱MP(列C7和行RD2)到缝隙SLT的距离dG2和从在阵列端部区域CEA中沿Y方向与缝隙SLT相邻的存储器导柱MP(列C1和行RD4)到缝隙SLT的距离dG4具有dG2<dG4的关系。另外，当注意串单元SU2时，从在存储器区域CSA中沿Y方向与缝隙SLT相邻的存储器导柱MP(列C7和行RU1)到缝隙SLT的距离dG1和从在阵列端部区域CEA中沿Y方向与缝隙SLT相邻的存储器导柱MP(列C1和行RU3)到缝隙SLT的距离dG3具有dG1<dG3的关系。换句话说，在第二实施例中，存储器导柱MP的数目在单元区域CA的阵列端部附近的阵列端部区域CEA中减少，使得在存储器区域CSA中与沿Y方向与缝隙SLT相邻的存储器导柱MP相隔的距离小于阵列端部区域CEA中的距离。
<2-1-2>第二实例
参考图17，给出了根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第二实例的描述。
图17示出根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第二实例，图17以提取的方式示出了对应于串单元SU0到SU3的区域(图3中的“B”)。
在图17中，同样以类似于图16中的方式标记列。
将仅描述第二实例和第一实例之间的差异。
在第一实例中，在列C3和行RU2(SU0)和RD2(SU1)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。然而，在第二实例中，在列C3和行RU2(SU0)和RD2(SU1)之间的相交点处设置存储器导柱MP。
在图17的实例中，阵列端部区域CEA包含列C1到C6。
<2-1-3>第三实例
参考图18，给出了根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第三实例的描述。
图18示出根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第三实例，图18以提取的方式示出了对应于串单元SU0到SU3的区域(图3中的“B”)。
在图18中，同样以类似于图16中的方式标记列。
将仅描述第三实例和第一实例之间的差异。
在第三实例中，除了第一实例的情况之外，还在列C7和行RU1(SU2)和RD1(SU3)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。
在图18的实例中，阵列端部区域CEA包含列C1到C7。
<2-1-4>第四实例
参考图19，给出了根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第四实例的描述。
图19示出根据第二实施例的半导体存储器装置1的联接区域HA和单元区域CA之间的边界区域中的存储器单元阵列10的平面布局的第四实例，图19以提取的方式示出了对应于串单元SU0到SU3的区域(图3中的“B”)。
在图19中，同样以类似于图16中的方式标记列。
将仅描述第四实例和第一实例之间的差异。
在第一实例中，在列C6和行RU1(SU0)和RD1(SU1)之间的相交点处设置保护导柱DP，而不是存储器导柱MP。然而，在第四实例中，在列C6和行RU1(SU0)和RD1(SU1)之间的相交点处设置存储器导柱MP。
在图19的实例中，阵列端部区域CEA包含列C1到C5。
在以上描述中，保护导柱DP示出为具有与存储器导柱MP相同的形状(截面积)，但是实施例不限于此。例如，保护导柱DP可具有便于包含多个存储器导柱MP的形状。另外，保护导柱DP可以是支撑导柱HR。确切地说，如果存储器导柱MP至少在单元区域CA的阵列端部中没有设置在缝隙SLT附近，那么保护导柱DP可以是支撑导柱HR，并且保护导柱DP的数目可以自由选择，且保护导柱DP可具有任何形状。
另外，靠近单元区域CA的阵列端部且在缝隙SLT附近，存储器导柱MP可以逐渐薄化。确切地说，在单元区域CA的阵列端部附近且在沿Y方向与缝隙SLT相邻的第一行中薄化的存储器导柱MP的数目大于在沿Y方向与缝隙SLT相邻的第二行中薄化的存储器导柱MP的数目。另外，在单元区域CA的阵列端部附近且在沿Y方向与缝隙SLT相邻的第二行中薄化的存储器导柱MP的数目可以基于在单元区域CA的阵列端部附近且在沿Y方向与缝隙SLT相邻的第一行中薄化的存储器导柱MP的数目而确定。确切地说，如图16中所示，当注意串单元SU1的行RD1和串单元SU2的行RU1时，行RU1的存储器导柱MP设置得比行RD1的存储器导柱MP更接近阵列端部侧。在此状态的情况下，缝隙SLT中的电场有可能偏向串单元SU2侧。接着，注意串单元SU1的行RD2和串单元SU2的行RU2。在此情况下，行RD2的存储器导柱MP设置得比行RU2的存储器导柱MP更接近阵列端部侧，设置方式使得上述电场偏向串单元SU2侧得以补偿。以此方式，优选的是，在沿Y方向与缝隙SLT相邻的第二行中薄化的存储器导柱MP的数目基于在第一行中薄化的存储器导柱MP的数目而确定。
<2-2>制造方法
接下来，将简单描述根据第二实施例的半导体存储器装置的制造方法。
<2-2-1>第一实例
在下文中，参考图20到图46，给出了与根据第二实施例的半导体存储器装置1中的存储器单元阵列10中的堆叠互连结构的形成有关的连续制造步骤的实例的描述。图20是示出根据第二实施例的半导体存储器装置1的制造方法的第一实例的流程图。图21到图46中的每一个示出根据第二实施例的在半导体存储器装置1的制造期间横截面结构或平面布局的实例。在以下制造方法的描述中，所提到的平面视图对应于图16中所示的区域。
[S1001]
参考图21和图22，描述步骤S1001。图21示出根据第二实施例的在半导体存储器装置1的制造期间平面布局的实例。图22是沿着图21中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间横截面结构的实例。
首先，通过步骤S1001的过程，如图21和图22中所示，堆叠互连部分的牺牲构件43。互连部分的牺牲构件43对应于将在后续步骤中形成的存储器孔MH所穿过的堆叠互连件。在当前步骤中，首先，在半导体衬底20上连续堆叠绝缘层40、导电层21、绝缘层41和导电层22。尽管绘图被省略，但是对应于行解码器模块15、感测放大器模块16等等的电路系统可以在绝缘层40中形成。随后，在导电层22上交替地堆叠绝缘层42和牺牲构件43，并且在最上部牺牲部件43上形成绝缘层44。层的堆叠例如通过化学气相沉积(CVD)来执行。
导电层21用作源极线SL。导电层21包含例如硅(Si)。导电层22用作选择栅极线SGS。导电层22包含例如硅。绝缘层41、42和44中的每一个包含例如氧化硅(SiO2)。例如，其中形成牺牲构件43的层的数目对应于字线WL和选择栅极线SGD的数目。牺牲构件43包含例如氮化硅(SiN)。
[S1002]
接下来，通过步骤S1002的过程，形成联接区域HA中的阶梯式结构。确切地说，首先，通过光刻等等，形成例如覆盖联接区域HA中的阶梯式区域的一部分的掩模。接着，通过使用所形成的掩模的各向异性蚀刻和掩模的薄型化过程之间的组合，在设置于联接区域HA中的牺牲构件43中形成沿Y方向或X方向的阶梯式部分。随后以填充在联接区域HA中的阶梯式结构上形成的空间的方式形成绝缘层(未示出)，并且绝缘层的顶表面通过CMP等等平面化。
[S1003]
参考图23和图24，描述步骤S1003。图23示出根据第二实施例的在半导体存储器装置1的制造期间平面布局的实例。图24是沿着图23中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间横截面结构的实例。
接下来，通过步骤S1003的过程，如图23和图24中所示，形成缝隙SHE。确切地说，首先通过光刻等等，形成具有对应于缝隙SHE的区域中的开口的掩模。接着，使用所形成的掩模通过各向异性蚀刻形成沿X方向延伸的沟槽。然后，通过CVD等等在所述沟槽中埋入绝缘体，并形成缝隙SHE。
在本步骤中形成的缝隙SHE划分单元区域CA中的最上部堆叠牺牲构件43，并且缝隙SHE的底部部分止于其中例如形成紧接在最上部堆叠牺牲构件43下方的绝缘层42的层。此步骤中的各向异性蚀刻是例如RIE。
[S1004]
参考图25到图27，描述步骤S1004。图25示出根据第二实施例的在半导体存储器装置1的制造期间平面布局的实例。图26和图27中的每一个是沿着图25中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间横截面结构的实例。
接下来，通过步骤S1004的过程，如图26和图27中所示，形成以存储器导柱MP的形状打开的存储器孔MH、以保护导柱DP的形状打开的保护孔DH和以支撑导柱HR的形状打开的支撑导柱孔HH。确切地说，首先通过光刻等等，形成具有对应于存储器孔MH、保护孔DH和支撑导柱孔HH的区域中的开口的掩模。接着，使用所形成的掩模通过各向异性蚀刻，形成存储器孔MH、保护孔DH和支撑导柱孔HH。在平面视图中，在此步骤中形成的存储器孔MH、保护孔DH和支撑导柱孔HH对应于例如在图16中所示的存储器导柱MP、保护导柱DP和支撑导柱HR。
在本步骤中形成的存储器孔MH、保护孔DH和支撑导柱孔HH穿过绝缘层41、42和44及牺牲构件43，并且存储器孔MH、保护孔DH和支撑导柱孔HH的底部部分止于例如导电层21。此步骤中的各向异性蚀刻是例如RIE。
接着，如图27中所示，通过CVD等等在存储器孔MH、保护孔DH和支撑导柱孔HH中埋入牺牲构件45。随后，通过CVD等等，形成绝缘层46以覆盖整个绝缘层44和牺牲构件45。
例如，牺牲构件45包含多晶硅。另外，绝缘层46包含例如氧化硅(SiO2)。
[S1005]
参考图28到图35，描述步骤S1005。图28、图32和图34中的每一个示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图29到图31中的每一个是沿着图28中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。图33是沿着图32中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。图35是沿着图34中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。应注意，在图28中，为了使图更容易理解，省略了绝缘层46的描绘。在图32中，为了使图更容易理解，省略了设置在绝缘层44和掩模47上的绝缘层48的描绘。
接下来，通过步骤S1005的过程，形成保护导柱DP和支撑导柱HR。确切地说，如图28和图29中所示，首先通过光刻等等，形成具有其中形成保护孔DH和支撑导柱孔HH的区域(换句话说，其中不形成存储器孔MH的区域)中的开口的掩模47。
接着，如图30中所示，使用所形成的掩模47通过各向异性蚀刻，移除绝缘层46。
随后，如图31中所示，例如，通过湿式蚀刻，移除设置在保护孔DH和支撑导柱孔HH中的牺牲构件45。
此外，如图32和图33中所示，通过CVD等等，在保护孔DH和支撑导柱孔HH中并在绝缘层44和掩模47上形成绝缘层48。
接着，如图34和图35中所示，例如，通过化学机械抛光(CMP)等等，移除在绝缘层44上形成的绝缘层46、掩模47和绝缘层48。由此，形成经配置以使得绝缘层48埋入在保护孔DH和支撑导柱孔HH中的保护导柱DP和支撑导柱HR。埋入在保护孔DH和支撑导柱孔HH中的绝缘构件包含例如氧化硅(SiO2)。埋入在保护孔DH和支撑导柱孔HH中的材料由不同于用于存储器导柱MP的绝缘膜34和半导体层31的材料制成。
[S1006]
参考图34和图36到图40，描述步骤S1006。图36是沿着图34中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。图37示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图38到图40中的每一个是沿着图37中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。在图37中，为了使图更容易理解，省略了设置在绝缘膜44上的块绝缘膜35、绝缘膜34、隧道绝缘膜33、半导体层31和芯构件30的描绘。
接下来，通过步骤S1006的过程，在存储器孔MH中形成存储器导柱MP。确切地说，如图34和图36中所示，例如，通过湿式蚀刻，移除存储器孔MH中的牺牲构件45。因此，形成以存储器导柱MP的形状打开的存储器孔MH。
随后，如图37和图38中所示，通过CVD等等，在存储器孔MH的侧表面和底表面上并在绝缘层44的顶表面上连续形成块绝缘膜35、绝缘膜34和隧道绝缘膜33。接着，通过CVD等等，连续形成半导体层31和芯构件30，并在存储器孔MH中埋入芯构件30。
如图39中所示，通过例如CMP移除在本步骤中留在绝缘层44上方的层中的块绝缘膜35、绝缘膜34、隧道绝缘膜33、半导体层31和芯构件30。由此，在存储器孔MH中形成对应于存储器导柱MP的结构主体。
如图40中所示，在形成存储器导柱MP之后，例如，在存储器导柱MP的顶表面上并在绝缘层44上通过CVD等等形成绝缘层49。绝缘层49包含例如氧化硅。
[S1007]
参考图41和图42，描述步骤S1007。图41示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图42是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。在图41中，为了使图更容易理解，省略了设置在绝缘层44上的绝缘层49的描绘。
接下来，通过步骤S1007的过程，形成缝隙SLT。确切地说，首先通过光刻等等形成具有对应于缝隙SLT的区域中的开口的掩模。接着，使用所形成掩模的通过各向异性蚀刻，形成图41和图42中所示的缝隙SLT。
在此步骤中形成的缝隙SLT划分绝缘层41、42、44和49及牺牲构件43。例如，缝隙SLT的底部部分止于其中设置导电层21的层。在本实例中，缝隙SLT的底部部分至少到达其中形成绝缘层41的层。此步骤中的各向异性蚀刻是例如RIE。
[S1008]
参考图41和图43到图46，描述步骤S1008。图43到图46中的每一个是沿着图41中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。
接下来，通过步骤S1008的过程，执行堆叠互连件的替换过程。确切地说，首先例如使用热磷酸通过湿式蚀刻，选择性地移除牺牲构件43，如图41和图43中所示。从中移除牺牲构件43的结构主体的三维结构由存储器导柱MP、保护导柱DP、支撑导柱HR等等维持。
随后，如图44中所示，通过缝隙SLT在从中移除牺牲构件43的空间中埋入导体。在此步骤中形成导体时，例如，使用CVD。
随后，如图45中所示，通过回蚀过程，移除在缝隙SLT中和在绝缘层49的顶表面上形成的导体。在本步骤中，在彼此相邻的互连层中形成的导体至少在缝隙SLT中隔离。
由此，形成对应于字线WL0到WL7的导电层23和对应于选择栅极线SGD的导电层24。在本步骤中形成的导电层23和24可包含阻挡金属。在此情况下，在移除牺牲构件43之后形成导体时，例如，氮化钛膜形成为阻挡金属，然后形成钨。
如图46中所示，在形成堆叠互连件之后，在用于此步骤的缝隙SLT中埋入绝缘体。
通过根据第二实施例的半导体存储器装置1的上述制造步骤，形成存储器导柱MP、连接到存储器导柱MP的源极线SL、字线WL和选择栅极线SGD和SGS。上述制造步骤仅仅是实例，并且可以在制造步骤之间插入其它过程。
<2-2-2>第二实例
在下文中，根据需要参考图47到图56，给出了根据第二实施例的与半导体存储器装置1中的存储器单元阵列10中的堆叠互连结构的形成有关的连续制造步骤的实例的描述。图47是根据第二实施例的示出半导体存储器装置1的制造方法的第二实例的流程图。图48到图56中的每一个示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局或横截面结构的实例。在以下制造方法的描述中，所提到的平面视图对应于图16中所示的区域。
[S2001]到[S2003]
步骤S2001到S2003与上述步骤S1001到S1003相同，所以省略其描述。
[S2004]
参考图48和图49，描述步骤S2004。图48示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图49是沿着图48中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。
通过步骤S2004的过程，如图48和图49中所示，形成以存储器导柱MP的形状打开的存储器孔MH。确切地说，首先通过光刻等等，形成具有对应于存储器孔MH的区域中的开口的掩模。接着，使用所形成的掩模通过各向异性蚀刻，形成存储器孔MH。
[S2005]
参考图50到图52，描述步骤S2005。图50示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图51和图52中的每一个是沿着图50中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。在图50中，为了使图更容易理解，省略了设置在绝缘膜44上的块绝缘膜35、绝缘膜34、隧道绝缘膜33、半导体层31和芯构件30的描绘。
接下来，通过步骤S2005的过程，在存储器孔MH中形成存储器导柱MP。确切地说，如图50和图51中所示，在存储器孔MH的侧表面和底表面上并在绝缘层44的顶表面上连续形成块绝缘膜35、绝缘膜34和隧道绝缘膜33。
随后，连续形成半导体层31和芯构件30，并且在存储器孔MH中埋入芯构件30。
如图52中所示，通过例如CMP移除在本步骤中留在绝缘层44上方的层中的块绝缘膜35、绝缘膜34、隧道绝缘膜33、半导体层31和芯构件30。由此，在存储器孔MH中形成对应于存储器导柱MP的结构主体。
[S2006]
参考图53和图54，描述步骤S2006。图53示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图54是沿着图53中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。
通过步骤S2006的过程，如图53和图54中所示，形成以保护导柱DP的形状打开的保护孔DH和以支撑导柱HR的形状打开的支撑导柱孔HH。确切地说，首先通过光刻等等，形成具有对应于保护孔DH和支撑导柱孔HH的区域中的开口的掩模。接着，使用所形成的掩模通过各向异性蚀刻，形成保护孔DH和支撑导柱孔HH。
[S2007]
参考图55和图56，描述步骤S2007。图55示出根据第二实施例的在半导体存储器装置1的制造期间的平面布局的实例。图56是沿着图55中的线J-J截得的横截面图，示出了在半导体存储器装置1的制造期间的横截面结构的实例。在图55中，为了使图更容易理解，省略了设置在绝缘层44上的绝缘层48的描绘。
通过步骤S2007的过程，形成保护导柱DP和支撑导柱HR。确切地说，如图55和图56中所示，在保护孔DH和支撑导柱孔HH中并在绝缘层44上形成绝缘层48。
接着，如图34和图35中所示，例如，通过CMP等等，移除在绝缘层44上形成的绝缘层48。由此，形成经配置以使得绝缘层48埋入在保护孔DH和支撑导柱孔HH中的保护导柱DP和支撑导柱HR。
[S2008][S2009]
步骤S2008和S2009与上述步骤S1007和S1008相同，所以省略其描述。
<2-3>有利影响
根据上述第二实施例，靠近单元区域CA的阵列端部的存储器导柱MP的数目减小。存在其中用于存储器单元阵列10的制造过程的电荷累积于存储器导柱MP的绝缘膜34、半导体层31等等中的情况。另一方面，代替存储器导柱MP所设置的保护导柱DP包含不同于绝缘膜34或半导体层31的材料(固定电荷量比绝缘膜34少的绝缘材料，或者在制造半导体存储器装置时电荷量不会变成大于绝缘膜34中的电荷量的绝缘材料)。因此，在半导体存储器装置1的制造过程中，电荷不会轻易地累积于代替存储器导柱MP设置的保护导柱DP中。由此，在存储器单元阵列10的制造过程中，即使代替存储器导柱MP设置保护导柱DP，电荷也不会累积于保护导柱DP中。因此，阵列端部中和缝隙SLT的形成区域中的电场分布的变形可以被抑制。因此，在第一实施例的比较实例中描述的问题可以被抑制。所以，可以获得与第一实施例中相同的有利影响。
<3>其它变型等等
在上述实施例中，存储器单元阵列10的结构可以是其它结构。例如，存储器导柱MP可具有使得多个导柱沿Z方向耦合的结构。
在上方的实施例中，示例性描述了其中半导体存储器装置1具有使得例如感测放大器模块16的电路系统设置在存储器单元阵列10下的结构的情况。然而，实施例不限于此。例如，半导体存储器装置1可具有使得存储器单元阵列10和感测放大器模块16在半导体衬底20上形成的结构。此外，半导体存储器装置1可具有使得上面设置有感测放大器模块16等等的芯片和上面设置有存储器单元阵列10的芯片附接到彼此上的结构。
在上方的实施例中，描述了其中字线WL和选择栅极线SGS彼此相邻且字线WL和选择栅极线SGD彼此相邻的情况。然而，实施例不限于此。例如，虚拟字线可以设置于最上部层字线WL和选择栅极线SGD之间。类似地，虚拟字线可以设置于最底部层字线WL和选择栅极线SGS之间。另外，在其中多个导柱耦合的结构的情况下，靠近耦合部分的导电层可用作虚拟字线。
在用于描述实施例的附图中，示出了其中存储器孔MH、保护孔DH等的外部直径和截面积不管堆叠位置如何都是固定的情况。然而，实施例不限于此。例如，存储器孔MH、保护孔DH或支撑导柱孔HH可具有锥形形状，或者可具有使得中间部分沿Z方向凸出的形状。
在上述第二实施例中，保护导柱DP设置在其中存储器导柱MP薄化的区域中。然而，保护导柱DP未必总是必需的。例如，当通过在第二实施例中描述的步骤S1008的过程选择性地移除牺牲构件43时，如果三维结构由存储器导柱MP、支撑导柱HR等等维持，那么保护导柱DP是不必要的。另外，通过在第二实施例中描述的步骤S1001的过程，设置在步骤S1008的过程中替换的牺牲构件43。当在步骤S1001中堆叠导电层23和24而不是牺牲构件43时，因为导电层23和24未移除，所以用于维持三维结构的结构是不必要的。因此，保护导柱DP和支撑导柱HR变为不必要的。在上述第二实施例中，可以采用使得不用设置保护导柱DP的结构。
在本说明书中，术语“连接”意指电连接，并且包含例如其中插入另一元件的连接。另外，表达“电连接”还可意指“通过绝缘体电连接”(若支持与“电连接”相同的操作)。表达“连续设置”意指通过相同制造步骤形成。在某一组成元件中的连续设置部分中不形成边界。表达“连续设置”具有与在某一膜或层中从第一部分到第二部分的连续膜相同的含义。表达“膜厚度”意指例如在存储器孔中形成的组成元件的内径和外径之间的差。表达“内径”、“外径”和“截面积”意指平行于半导体衬底20的横截面的内径、外径和面积。当导柱的材料、截面积、距离等相同时，表达“大体上相同”可包含其中在制造步骤中由于形成物的位置等等而出现方差的情况。
虽然已描述某些实施例，但这些实施例仅作为实例而提出，且并不希望限制本发明的范围。实际上，本文中所描述的新颖方法和系统可以多种其它形式体现；此外，可作出呈本文中所描述的方法和系统的形式的各种省略、替代和改变而不脱离本发明的精神。所附权利要求书和其等效物希望涵盖将属于本发明的范围和精神的此类形式或修改。

Claims (18)

1.一种半导体存储器装置，包括：
第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；
第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；
第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；
第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由相同的材料形成，且具有相同的截面积；以及
第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料相同的材料形成，且具有与所述第一导柱的所述截面积相同的截面积，
所述第一堆叠主体包含：
第一区域，其中未设置所述第一导柱群组；
第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及
第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，且
所述第二堆叠主体包含：
第四区域，其中未设置所述第二导柱群组；
第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及
第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，
其中
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在包含在所述第二和第五区域中且与所述第一和第四区域相邻的位置，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离相同，
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离不同，且
设置在所述第二区域和沿着所述第二方向的行中的所述第一导柱之间的距离根据与所述第三区域相隔的距离而变化。
2.根据权利要求1所述的半导体存储器装置，其中设置在所述第五区域和沿着所述第二方向的另一行中的所述第二导柱之间的距离根据与所述第六区域相隔的距离而变化。
3.根据权利要求1所述的半导体存储器装置，其中布置在包含在所述第二区域中且与所述第一区域相邻的列中的所述第一导柱群组和布置在包含在所述第五区域中且与所述第四区域相邻的列中的所述第二导柱群组布置成线对称的，其中插入了所述第一缝隙。
4.根据权利要求3所述的半导体存储器装置，其中所述第三区域中的所述第一导柱群组和所述第六区域中的所述第二导柱群组布置成不对称的，其中插入了所述第一缝隙。
5.根据权利要求1所述的半导体存储器装置，另外包括：
所述第一区域中的第三导柱，所述第三导柱沿所述第一方向穿过所述第一堆叠主体，并且形成为包含不同于所述第一导柱的所述材料的材料；以及
所述第四区域中的第四导柱，所述第四导柱沿所述第一方向穿过所述第二堆叠主体，并且形成为包含不同于所述第二导柱的所述材料的材料。
6.根据权利要求1所述的半导体存储器装置，其中所述第一导柱和所述第二导柱中的每一个包含设置在其中心部分中的芯构件、环绕所述芯构件的侧表面的半导体层、环绕所述半导体层的侧表面的第一绝缘膜、环绕所述第一绝缘膜的侧表面的第二绝缘膜和环绕所述第二绝缘膜的侧表面的第三绝缘膜。
7.一种半导体存储器装置，包括：
第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；
第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；
第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；
第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由相同的材料形成，且具有相同的截面积；以及
第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料相同的材料形成，且具有与所述第一导柱的所述截面积相同的截面积，
所述第一堆叠主体包含：
第一区域，其中未设置所述第一导柱群组；
第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及
第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，且
所述第二堆叠主体包含：
第四区域，其中未设置所述第二导柱群组；
第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及
第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，
其中
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在包含在所述第二和第五区域中且与所述第一和第四区域相邻的位置，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离相同，
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离不同，
所述第二区域的所述第一导柱群组的密度不同于所述第三区域的所述第一导柱群组的密度，且
所述第二区域的所述第一导柱群组的密度不同于所述第五区域的所述第二导柱群组的密度。
8.一种半导体存储器装置，包括：
第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；
第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；
第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；
第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由相同的材料形成，且具有相同的截面积；以及
第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料相同的材料形成，且具有与所述第一导柱的所述截面积相同的截面积，
所述第一堆叠主体包含：
第一区域，其中未设置所述第一导柱群组；
第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及
第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，且
所述第二堆叠主体包含：
第四区域，其中未设置所述第二导柱群组；
第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及
第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，
其中
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在包含在所述第二和第五区域中且与所述第一和第四区域相邻的位置，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离相同，
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，并且沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离和沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离不同，且
沿所述第二方向在所述第二区域的所述第一导柱群组的所述第一导柱之间的间距朝向所述第一区域逐渐增大。
9.根据权利要求8所述的半导体存储器装置，其中沿所述第二方向在所述第五区域的所述第二导柱群组的所述第二导柱之间的间距朝向所述第四区域逐渐增大。
10.一种半导体存储器装置，包括：
第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；
第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；
第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；
第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由相同的材料形成，且具有相同的截面积；以及
第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料相同的材料形成，且具有与所述第一导柱的所述截面积相同的截面积，
所述第一堆叠主体包含：
第一区域，其中未设置所述第一导柱群组；
第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及
第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，且
所述第二堆叠主体包含：
第四区域，其中未设置所述第二导柱群组；
第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及
第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，
其中
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第二和第五区域中，沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离设置为第一距离，并且沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离设置为第二距离，
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离设置为第三距离，并且沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离设置为第四距离，
所述第三距离和所述第四距离不同，所述第三距离小于所述第一距离，并且所述第四距离小于所述第二距离，
在所述第二区域中的所述第一缝隙附近不设置所述第一导柱，且
在所述第五区域中的所述第一缝隙附近不设置所述第二导柱。
11.根据权利要求10所述的半导体存储器装置，另外包括：
所述第一区域中的第三导柱，所述第三导柱沿所述第一方向穿过所述第一堆叠主体，并且形成为包含不同于所述第一导柱的所述材料的材料；以及
所述第四区域中的第四导柱，所述第四导柱沿所述第一方向穿过所述第二堆叠主体，并且形成为包含不同于所述第二导柱的所述材料的材料。
12.根据权利要求11所述的半导体存储器装置，其中
所述第一导柱和所述第三导柱具有不同的截面积，且
所述第二导柱和所述第四导柱具有不同的截面积。
13.根据权利要求11所述的半导体存储器装置，另外包括：
第五导柱，其设置在：所述第二区域中且靠近所述第一缝隙且其中未设置所述第一导柱的区域中，所述第五导柱沿所述第一方向穿过所述第一堆叠主体，并且形成为包含不同于所述第一导柱的所述材料的材料；以及
第六导柱，其设置在：所述第五区域中且靠近所述第一缝隙且其中未设置所述第二导柱的区域中，所述第六导柱沿所述第一方向穿过所述第二堆叠主体，并且形成为包含不同于所述第二导柱的所述材料的材料，
所述第三到第六导柱中的每一个由相同的材料形成。
14.根据权利要求10所述的半导体存储器装置，其中所述第三区域中的所述第一导柱群组和所述第六区域中的所述第二导柱群组布置成不对称的，其中插入了所述第一缝隙。
15.根据权利要求10所述的半导体存储器装置，其中所述第一导柱和所述第二导柱中的每一个包含设置在其中心部分中的芯构件、环绕所述芯构件的侧表面的半导体层、环绕所述半导体层的侧表面的第一绝缘膜、环绕所述第一绝缘膜的侧表面的第二绝缘膜和环绕所述第二绝缘膜的侧表面的第三绝缘膜。
16.一种半导体存储器装置，包括：
第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；
第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；
第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；
第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由相同的材料形成，且具有相同的截面积；以及
第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料相同的材料形成，且具有与所述第一导柱的所述截面积相同的截面积，
所述第一堆叠主体包含：
第一区域，其中未设置所述第一导柱群组；
第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及
第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，且
所述第二堆叠主体包含：
第四区域，其中未设置所述第二导柱群组；
第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及
第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，
其中
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第二和第五区域中，沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离设置为第一距离，并且沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离设置为第二距离，
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离设置为第三距离，并且沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离设置为第四距离，
所述第三距离和所述第四距离不同，所述第三距离小于所述第一距离，并且所述第四距离小于所述第二距离，
在所述第三区域中，所述第一导柱设置在：于第一侧接近所述第一缝隙且沿着所述第二方向的行中，
在所述第二区域中，所述第一导柱不设置在：于所述第一侧接近所述第一缝隙且沿着所述第二方向的所述行中，
在所述第六区域中，所述第二导柱设置在：于第二侧接近所述第一缝隙且沿着所述第二方向的行中，且
在所述第五区域中，所述第二导柱不设置在：于所述第二侧接近所述第一缝隙且沿着所述第二方向的所述行中。
17.一种半导体存储器装置，包括：
第一堆叠主体，其中多个第一导电层在半导体衬底上方沿第一方向以一定间隔堆叠；
第二堆叠主体，其中多个第二导电层在所述半导体衬底上方沿所述第一方向以一定间隔堆叠；
第一缝隙，其沿垂直于所述第一方向的第二方向延伸，所述第一缝隙沿垂直于所述第一和第二方向的第三方向隔离所述第一堆叠主体和所述第二堆叠主体；
第一导柱群组，其包含多个第一导柱，所述多个第一导柱沿所述第一方向穿过所述第一堆叠主体，并且由相同的材料形成，且具有相同的截面积；以及
第二导柱群组，其包含多个第二导柱，所述多个第二导柱沿所述第一方向穿过所述第二堆叠主体，并且由与所述第一导柱的所述材料相同的材料形成，且具有与所述第一导柱的所述截面积相同的截面积，
所述第一堆叠主体包含：
第一区域，其中未设置所述第一导柱群组；
第二区域，其沿所述第二方向与所述第一区域相邻，并且其中设置所述第一导柱群组；以及
第三区域，其沿所述第二方向与所述第二区域相邻，并且其中设置所述第一导柱群组，所述第三区域经配置以使得所述第一导柱和所述第一导电层之间的相交部分充当存储器单元晶体管，且
所述第二堆叠主体包含：
第四区域，其中未设置所述第二导柱群组；
第五区域，其沿所述第二方向与所述第四区域相邻，并且其中设置所述第二导柱群组；以及
第六区域，其沿所述第二方向与所述第五区域相邻，并且其中设置所述第二导柱群组，所述第六区域经配置以使得所述第二导柱和所述第二导电层之间的相交部分充当存储器单元晶体管，
其中
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第二和第五区域中，沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离设置为第一距离，并且沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离设置为第二距离，
沿所述第三方向与所述第一缝隙相邻且沿所述第二方向位于同一列的所述第一导柱和所述第二导柱沿所述第三方向设置在所述第三和第六区域中，沿所述第三方向与所述第一缝隙相邻的所述第一导柱到所述第一缝隙的距离设置为第三距离，并且沿所述第三方向与所述第一缝隙相邻的所述第二导柱到所述第一缝隙的距离设置为第四距离，
所述第三距离和所述第四距离不同，所述第三距离小于所述第一距离，并且所述第四距离小于所述第二距离，且
所述半导体存储器装置还包括：
第五导柱，其设置在：所述第二区域中且靠近所述第一缝隙且其中未设置所述第一导柱的区域中，所述第五导柱沿所述第一方向穿过所述第一堆叠主体，并且形成为包含不同于所述第一导柱的所述材料的材料；以及
第六导柱，其设置在：所述第五区域中且靠近所述第一缝隙且其中未设置所述第二导柱的区域中，所述第六导柱沿所述第一方向穿过所述第二堆叠主体，并且形成为包含不同于所述第二导柱的所述材料的材料。
18.根据权利要求17所述的半导体存储器装置，其中所述第一导柱、所述第二导柱、所述第五导柱和所述第六导柱中的每一个形成为具有相同的截面积。
CN202010158789.9A 2019-09-20 2020-03-09 半导体存储器装置 Active CN112542461B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-171389 2019-09-20
JP2019171389A JP2021048353A (ja) 2019-09-20 2019-09-20 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN112542461A CN112542461A (zh) 2021-03-23
CN112542461B true CN112542461B (zh) 2024-01-19

Family

ID=74876665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010158789.9A Active CN112542461B (zh) 2019-09-20 2020-03-09 半导体存储器装置

Country Status (4)

Country Link
US (2) US11355510B2 (zh)
JP (1) JP2021048353A (zh)
CN (1) CN112542461B (zh)
TW (1) TWI791143B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022118607A (ja) * 2021-02-02 2022-08-15 キオクシア株式会社 メモリデバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935588A (zh) * 2015-12-30 2017-07-07 株式会社东芝 半导体存储器装置
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures
JP2017163057A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060972B (zh) * 2013-09-27 2024-02-23 英特尔公司 用于后段(beol)互连的自对准过孔及插塞图案化
JP6139370B2 (ja) 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
US9831261B2 (en) * 2015-03-18 2017-11-28 Toshiba Memory Corporation Semiconductor memory device with first and second semiconductor films in first and second columnar bodies
US20190148286A1 (en) * 2015-09-21 2019-05-16 Monolithic 3D Inc. Multi-level semiconductor device and structure with memory
EP3404697A4 (en) 2016-01-13 2019-12-25 Toshiba Memory Corporation SEMICONDUCTOR STORAGE DEVICE
US9831180B2 (en) * 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10373969B2 (en) * 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
JP2020035926A (ja) 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020155543A (ja) * 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20220002397A (ko) * 2019-07-08 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 깊은 격리 구조들을 갖는 3차원 메모리 디바이스들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935588A (zh) * 2015-12-30 2017-07-07 株式会社东芝 半导体存储器装置
JP2017163057A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US9754963B1 (en) * 2016-08-22 2017-09-05 Sandisk Technologies Llc Multi-tier memory stack structure containing two types of support pillar structures

Also Published As

Publication number Publication date
JP2021048353A (ja) 2021-03-25
CN112542461A (zh) 2021-03-23
TW202114073A (zh) 2021-04-01
US11616072B2 (en) 2023-03-28
TWI791143B (zh) 2023-02-01
US20220216228A1 (en) 2022-07-07
US20210091044A1 (en) 2021-03-25
US11355510B2 (en) 2022-06-07

Similar Documents

Publication Publication Date Title
US11282782B2 (en) Semiconductor memory device
CN111697000B (zh) 半导体存储器装置
TWI702716B (zh) 半導體記憶體
CN111406289B (zh) 具有与nand串断开连接的位线以进行快速编程的存储器设备
CN113410241B (zh) 半导体存储器装置
US11227832B2 (en) Semiconductor memory device having a memory cell and semiconductor layer
US10748627B2 (en) Reducing neighbor word line interference in a two-tier memory device by modifying word line programming order
CN112530970B (zh) 半导体存储装置
TWI717794B (zh) 半導體記憶體
KR20190040592A (ko) 수직형 메모리 장치 및 수직형 메모리 장치의 제조 방법
TW202011570A (zh) 半導體記憶體裝置
CN111599821A (zh) 半导体存储装置及其制造方法
CN113963735A (zh) 半导体存储器装置
US20220223607A1 (en) Semiconductor memory device
CN112542461B (zh) 半导体存储器装置
TWI768665B (zh) 半導體記憶裝置
TWI749455B (zh) 記憶體裝置
US11973024B2 (en) Semiconductor memory device
JP2023139390A (ja) 半導体記憶装置
JP2024044009A (ja) 半導体記憶装置
JP2023044164A (ja) 半導体記憶装置、および半導体記憶装置の製造方法
CN116801630A (zh) 半导体存储装置
CN115053341A (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant