JP2008244293A - 半導体装置の設計方法及び製造方法並びにソフトウエア - Google Patents

Abstract

【課題】 半導体装置の設計方法、これを用いた製造方法、および、コンピューターを３次元シミュレータとして機能させるためのソフトウエアを提供ことである。
【解決手段】半導体基板と、前記半導体基板上に容量、抵抗、インダクタンス成分を持つ配線を有する半導体装置の設計方法であって、前記半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方法をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、前記容量、配線、インダクタンス成分を算出する半導体装置の設計方法が提供される。
【選択図】図１

Description

本発明は、半導体装置の設計方法、これを用いた製造方法、および、コンピューターをシミュレータとして機能させるためのソフトウエアに関し、特に、半導体素子の配線の容量、抵抗、インダクタンスを考慮した半導体装置の設計方法、これを用いた製造方法、および、コンピューターをシミュレータとして機能させるためのソフトウエアに関する。

半導体技術の複雑化、多様化が進むにつれて、シミュレーションによる素子特性の解析技術が注目されるようになってきた。なかでも、配線の容量、抵抗、インダクタンス（以下、ＲＬＣと称する）抽出ツールについては、様々な提案がなされている。例えば、特許文献１には、プロセスシミュレーションより得られる２次元断面に、デバイスシミュレーションより得られる半導体の諸特性を加えて断面形状を詳細に再現することにより、半導体素子の電気特性を評価する技術が開示されている。

特許文献１は、２次元断面上での素子解析技術に関するものであるが、素子の微細化、形状の複雑化に伴い３次元での素子解析技術についての要求も大きくなってきた。３次元のＲＬＣ抽出ツールにおいては、配線の形状入力機能の良否が性能を大きく左右する。 ３次元ＲＬＣ抽出ツールの最も一般的な形状入力方法として、矩形を組み合わせた単純な配線形状を手入力する方法がある。しかしながら、この方法においては、半導体の製造工程に即したリアルな形状を再現することが難しく、「えぐれ」や「くぼみ」といった形状を電気的特性の予測に反映させることができない。また、複雑な形状を入力する場合の作業量が膨大なものとなり、半導体素子の形状の複雑化に対応することが難しい。

別の３次元形状入力方法として、３次元のプロセスデバイスシミュレーションを用いて、レイアウトパターンから３次元の配線形状を算出方法もある。これは、プロセスデバイスシミュレーションと呼ばれ、設計値による描画データに実際のプロセスと加工および成膜等のプロセスモデルのデータを加算することで、完成する形状を予測する方法である。この方法においては、ある程度のリアルさを再現することが可能である。しかしながら、現状での３次元プロセスデバイスシミュレータは、２次元のシミュレータに比べ、加工や成膜のモデルが貧弱なため、複雑な３次元形状を再現することが困難な上、計算時間も膨大となり、計算精度や計算速度の両面において満足できるものではない。

これに対して、特許文献２には、マスクデータから半導体素子の特性シミュレートを行うためのパラメータを抽出し、正確な３次元形状を再現する技術、すなわち、マスクデータを高さ情報に基づき高さ方向に引き伸ばすことにより、正確な３次元形状を自動生成する方法が開示されている。マスクデータから実際の加工を再現するという方法は先述した３次元プロセスシミュレーションの算出方法と同様の過程を経ることとなり、同様の問題点を抱えることとなる。
特開２００１−２８４０５ 特開２０００−２０７４３３

本発明は、半導体装置の設計方法、これを用いた製造方法、および、コンピューターを３次元シミュレータとして機能させるためのソフトウエアを提供する。

本発明の一態様によれば、
半導体基板と、前記半導体基板上に配線を有する半導体装置の設計方法であって、
前記半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、
前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、前記配線の立体的な形状を算出することを特徴とする半導体装置の設計方法が提供される。

また、本発明の他の一態様によれば、
半導体基板と、前記半導体基板上に容量、抵抗、インダクタンス成分を持つ配線を有する半導体装置の設計方法であって、
前記半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、
前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、前記容量、配線、インダクタンス成分を算出する半導体装置の設計方法が提供される。

また、本発明の他の一態様によれば、
半導体基板と、前記半導体基板上に容量、抵抗、インダクタンス成分を持つ配線を有する半導体装置の製造方法であって、
前記半導体基板に水平な１方向をＸ方向、前期半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、
前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、算出される前記容量、配線、インダクタンス成分が最適値となるように、前記配線層のサイズおよびプロセスを調整する半導体装置の製造方法が提供される。

さらに、本発明の他の一態様によれば、
コンピュータに、
半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、前記Ｙ−Ｚ断面の形状を算出するステップと、
前記Ｙ−Ｚ断面の形状より、第１の配線のＺ方向の厚みＳ_１と第２の配線のＺ方向の厚みＳ_２を抽出するステップと、
前記第１の配線の前記Ｘ−Ｚ断面の形状を算出する手ステップと、
前記第１の配線の前記Ｘ−Ｚ断面の物性データを読み取るステップと、
前記第２の配線の前記Ｘ−Ｚ断面の形状を算出するステップと、
前記第２の配線の前記Ｘ−Ｚ断面の物性データを読み取るステップと、
前記厚みＳ_１と前記第１の配線のＸ−Ｚ断面の形状より、前記第１の配線の３次元形状を算出するステップと、
前記厚みＳ_２と前記第２の配線のＸ−Ｚ断面の形状より、前記第２の配線の３次元形状を算出するステップと、
前記第１の配線の３次元形状と前記第２の配線の３次元形状を足し合わせ、任意の領域の３次元形状を算出するステップと、
前記厚みＳ_１と前記第１の配線の前記Ｘ−Ｚ断面の物性データより、第１の配線の３次元形状に対する物性データを算出するステップと、
前記厚みＳ_２と前記第２の配線の前記Ｘ−Ｚ断面の物性データより、第２の配線の３次元形状に対する物性データを算出するステップと、
前記第１の配線の３次元形状に対する物性データと前記第２の配線の３次元形状に対する物性データとを足し合わせ、任意の領域の３次元形状に対する物性データを算出するステップと、
前記任意の領域の３次元形状に対する物性データより、任意の領域の容量、抵抗、インダクタンス成分を算出するステップと、
を実行させるソフトウエアが提供される。

本発明によれば、半導体素子の３次元形状をリアルに再現することが可能となる。また、製造工程にシミュレーション結果を随時フィードバックすることにより、コストの削減が可能となる。さらに、計算機の計算能力を上げることなく、複雑な３次元形状を有する半導体素子のＲＬＣ抽出の計算が可能となる。

以下、図面を参照しつつ本発明の実施の形態にかかる配線形状の再現方法ついて説明する。
図１は、本発明の第１の実施の形態にかかる配線形状の再現方法を表した、概念図である。
図中には、ＮＡＮＤ型フラッシュメモリの３次元形状を再現するためのデバイスシミュレーションのモデルを表す。 図に表すように、シリコン基板表面に水平な方向にＸ軸、Ｙ軸をとり、これと垂直な方向にＺ軸をとる。このとき、Ｘ−Ｚ方向の断面形状を求め、この断面形状がＹ軸方向に連続して存在する範囲（ｙ_ｔ≦ｙ≦ｙ_ｔ＋１）を指定して３次元化する。すなわち、断面形状１ａと断面形状１ｂは同じ形状を有することになる。このように、同じ断面形状を有する範囲で、２次元断面の３次元化を行う。図中に表すＲＬＣ抽出計算領域内で、同じ断面形状を有する１つまたは複数の範囲を指定して３次元化を行い、得られた配線形状を足し合わせることにより配線形状を再現し、ＲＬＣ抽出計算を行う。

図２は、配線を単純な矩形として、形状を手入力する方法（矩形入力方法）により得られた３次元形状を表す、模式図である。
この入力方法を用いると、配線２は全て角柱で表される。しかしながら、実際の配線形状は、角部に「丸まり」が生じたり、製造工程において発生する「えぐれ」や「くぼみ」を有する。矩形入力方法では、これらの形状をリアルに再現することができない。 これに対して、図１に表す断面形状１ａは、プロセスデバイスシミュレーションにより算出するため、プロセスシミュレーションによるリソグラフィー、不純物注入、酸化、拡散当のモデルと、デバイスシミュレーションによる成膜、エッチングのモデルが加味される。これにより、断面形状１ａは、実際の断面形状に近い断面形状を再現することができる。

図３は、実際の配線の断面写真（ａ）と、矩形入力方法で得られる配線（ｂ）と、プロセスデバイスシミュレーションを用いて得られる配線（ｃ）とを比較した、模式断面図である。
図３（ａ）より、実際の配線断面にはＳＴＩ上に生じる「えぐれ」やＯＮＯの角部で生じる「丸まり」がはっきり表れている。
図３（ｂ）の矩形入力方法より得られる２次元断面から得られる配線は、全て四角い形状で表されるため、「えぐれ」「丸まり」は再現されていない。これに対して、図３（ｃ）に表すプロセスデバイスシミュレーションを用いて得られる２次元断面から得られる配線は、これらの形状がリアルに再現されている。
図１に表すように、図３（ｂ）の２次元断面を用いて３次元化される配線形状は、従来の矩形入力法などで得られる配線形状に比べて、実際の形状に近いものになる。

次に、２次元断面から３次元化を行う過程について、詳しく説明する。
図４は本発明の第２の実施の形態にかかる配線形状の再現方法を表した、概念図である。
図中には、ＮＡＮＤフラッシュメモリのメモリセル部の斜視図が表されている。図１と同様に、シリコン基板表面に水平な方向にＸ軸とＹ軸をとり、高さ方向にＺ軸がとってある。２次元断面としてＸ−Ｚ方向断面を用い、Ｙ軸方向に範囲指定して３次元化を行う場合を説明する。
図４に表すＲＬＣ抽出計算領域中には、断面１と断面２が存在する。断面１がＳ_１（ｙ_１≦ｙ≦ｙ_２）の範囲で連続的に存在し、断面２がＳ_２（ｙ_２≦ｙ≦ｙ_３）の範囲で連続的に存在し、ＲＬＣ抽出計算領域中にはこれがコントロールゲート（ＣＧ）３つ分繰り返されている。従って、３次元化を行う場合には、断面１を範囲Ｓ_１（ｙ_１≦ｙ≦ｙ_２）で３次元化して得られる３次元形状と、断面２を範囲Ｓ_２（ｙ_２≦ｙ≦ｙ_３）で３次元化して得られる３次元形状とを足し合わせる。同様にして、ＲＬＣ抽出計算領域（ｙ_ｍｉｎ≦ｙ≦ｙ_ｍａｘ）において３次元化すればよい。

本実施の形態において、２次元断面としてＸ−Ｚ方向断面を採用したが、Ｙ−Ｚ方向断面を２次元断面とし、Ｘ軸方向に範囲指定して３次元化を行うことも、もちろん可能である。３次元化を行う前に、Ｘ−Ｚ方向断面とＹ−Ｚ方向断面の双方をプロセスデバイスシミュレーションにより入手し、断面形状が複雑な方を２次元断面とする方がよい。本図で表すＮＡＮＤフラッシュメモリのように、その違いがはっきりしている素子においては、より効果的である。また、ＮＡＮＤフラッシュメモリのフローティングゲート（ＦＧ）間の寄生容量を算出する場合は、着目セルとそれを取り囲むメモリセルについての計算ができればよいので、３×３個のメモリセルが存在する範囲を範囲指定してすることにより、必要な部分のみの計算を行うことができる。これは、計算時間の短縮や計算機への余計な負担も軽減でき、設計時間の短縮にも繋がる。

Ｙ軸方向の３次元形状についても、３次元化の範囲の与え方を工夫することで、よりリアルな形状に近づけることができる。
図５は、本発明の第３の実施の形態にかかる配線形状の再現方法を表した、概念図である。
図中には、図４で表したコントロールゲート（ＣＧ）１がＹ方向に拡大して表されている。すなわち、範囲Ｓ_１（ｙ_１≦ｙ≦ｙ_２）の部分のみが表されている。実際の半導体素子には、Ｘ方向に見られた「えぐれ」「くぼみ」「丸まり」などがＹ方向にも存在する。これらの形状は、３次元化する際のＹ方向の範囲を細かく指定することにより再現することができる。

図中に表すコントロールゲート（ＣＧ）は、その角部で「丸まり」が見られる。この「丸まり」が発生する範囲Ｓ_ｍ（ｙ_１≦ｙ≦ｙ_ｍ）と範囲Ｓ_ｎ（ｙ_ｎ≦ｙ≦ｙ_２）を指定し、この領域では細かく区切りながら３次元化を行う。この領域以外の範囲（ｙ_ｍ≦ｙ≦ｙ_ｎ）では断面形状は連続的になるため、範囲Ｓ_ｍと範囲Ｓ_ｎのように細かく区切りながら３次元化する必要はない。このようにして得られる３次元形状を足し合わせることで、よりリアルな３次元形状を再現することが可能となる。
細かく３次元化する領域としない領域は、プロセスデバイスシミュレーションで得られるＹ方向の断面から指定することができる。もしくは、設計値より経験的に判断して指定することもできる。もちろん、コントロールゲート（ＣＧ）、フローティングゲート（ＦＧ）、ＳＴＩなど、部位毎にそれぞれ範囲を変えることも可能である。

図６は、本発明の第４の実施の形態にかかる配線形状の再現方法を表した、概念図である。
図中には、図４と同様のＮＡＮＤフラッシュメモリのメモリセル部が表されている。図中に表すＲＬＣ抽出計算領域に存在する配線形状を３次元化する手順として、まず、Ｘ−Ｚ断面１をＹ方向に３次元化し、次いで、Ｙ−Ｚ断面２をＸ方向に３次元化する。そして、それぞれの３次元形状を比較して最終の３次元形状を決定する。このように、双方向に３次元化することによりお互いの情報を補完することにより、より複雑な形状を再現することが可能となる。Ｙ−Ｚ断面２をＸ方向に３次元化する場合も、先に説明した第１および第２の実施の形態を任意に採用することができる。

上記第１から４の実施の形態にかかる配線形状の再現方法により再現された配線の電気的特性の計算方法について、以下に説明する。
図７は、本発明の実施の形態にかかるＲＬＣ抽出計算方法を表した、フローチャートである。
このフローチャートは、図４に表したフラッシュメモリのＲＬＣ抽出計算を例に説明したものである。
まず、ＲＬＣ抽出計算領域のＹ−Ｚ方向の断面形状を算出する（ステップ１）。このとき、プロセスデバイスシミュレーションを用いて断面形状を得る方法以外にも、設計値より断面形状を類推する方法を用いても構わない。
次に、ステップ１で求めた断面形状より、コントロールゲート（ＣＧ）が存在する領域Ｓ_１（ｙ_１≦ｙ≦ｙ_２）と、コントロールゲートが存在しない領域Ｓ_２（ｙ_２≦ｙ≦ｙ_３）とを抽出する（ステップ２）。
次に、ステップ２で求めた領域Ｓ_１のＸ−Ｚ断面１と、領域Ｓ_２のＸ−Ｚ断面２とを算出する（ステップ３）。この計算は、プロセスデバイスシミュレーションによって行う。 次に、ステップ３で求めたそれぞれの断面形状について、座標データと物性データを読み取る（ステップ４、ステップ５）。
次に、ステップ３で求めた断面形状１および２を、領域Ｓ_１（ｙ_１≦ｙ≦ｙ_２）と領域Ｓ_２（ｙ_２≦ｙ≦ｙ_３）の範囲を指定して３次元化し、３次元化された形状に対する座標データおよび物性データを足し合わせる。同様の手順で、ＲＬＣ抽出計算領域中の配線について足し合わせて、この領域の３次元形状を算出する（ステップ６）。
最後に、ステップ６で求めたＲＬＣ抽出計算領域の３次元形状に対する容量、抵抗、インダクタンスを成分を算出する（ステップ７）。
コンピュータに上記ステップを実行させることにより、より実測値に近いＲＬＣ抽出計算結果を得ることが可能となる。

これまで、本発明の実施の形態について図面を用いて説明してきたが、本発明はこれらの実施の形態の限りではない。例えばＮＡＮＤ型フラッシュメモリのみならず他の半導体デバイス、さらには液晶デバイスへの適用も可能である。また、本発明によれば半導体素子の３次元形状をリアルに再現することが可能となるので、ＲＬＣ抽出のみならず、３次元的なデバイスシミュレーションにも応用できる。また、製造工程にシミュレーション結果を随時フィードバックすることにより、コストの削減が可能となる。

本発明の第１の実施の形態にかかる配線形状の再現方法を表した、概念図である。 矩形入力方法により得られた３次元形状を表す、模式図である。 それぞれの配線の断面について比較した、模式断面図である。 本発明の第２の実施の形態にかかる配線形状の再現方法を表した、概念図である。 本発明の第３の実施の形態にかかる配線形状の再現方法を表した、概念図である。 本発明の第４の実施の形態にかかる配線形状の再現方法を表した、概念図である。 本発明の実施の形態にかかるＲＬＣ抽出計算方法を表した、フローチャートである。

符号の説明

１、１ａ、１ｂ、２ 断面図
３ 配線

Claims (6)

1. 半導体基板と、前記半導体基板上に配線を有する半導体装置の設計方法であって、
   前記半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、
   前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、前記配線の立体的な形状を算出することを特徴とする半導体装置の設計方法。
2. 半導体基板と、前記半導体基板上に容量、抵抗、インダクタンス成分を持つ配線を有する半導体装置の設計方法であって、
   前記半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、
   前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、前記容量、配線、インダクタンス成分を算出することを特徴とする半導体装置の設計方法。
3. 前記Ｙ−Ｚ方向の断面形状を求め、これより３次元化する際の前記Ｙ方向の範囲を決定することを特徴とする請求項１または２に記載の半導体装置の設計方法。
4. 前記Ｙ−Ｚ方向の断面形状より、前記Ｘ−Ｚ方向の断面形状中に存在する任意の配線が連続して存在する端部をそれ以外の部分よりも細かく３次元化することを特徴とする請求項３記載の半導体装置の設計方法。
5. 半導体基板と、前記半導体基板上に容量、抵抗、インダクタンス成分を持つ配線を有する半導体装置の製造方法であって、
   前記半導体基板に水平な１方向をＸ方向、前期半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、
   前記Ｘ−Ｚ方向の断面形状を求め、前記Ｙ方向の範囲を指定して３次元化することにより得られる形状をモデルとし、算出される前記容量、配線、インダクタンス成分が最適値となるように、前記配線層のサイズおよびプロセスを調整することを特徴とする半導体装置の製造方法。
6. コンピュータに、
   半導体基板に水平な１方向をＸ方向、前記半導体基板と水平で前記Ｘ方向に対して垂直な方向をＹ方向、前記半導体基板に垂直な方向をＺ方向としたとき、前記Ｙ−Ｚ断面の形状を算出するステップと、
   前記Ｙ−Ｚ断面の形状より、第１の配線のＺ方向の厚みＳ_１と第２の配線のＺ方向の厚みＳ_２を抽出するステップと、
   前記第１の配線の前記Ｘ−Ｚ断面の形状を算出するステップと、
   前記第１の配線の前記Ｘ−Ｚ断面の物性データを読み取るステップと、
   前記第２の配線の前記Ｘ−Ｚ断面の形状を算出するステップと、
   前記第２の配線の前記Ｘ−Ｚ断面の物性データを読み取るステップと、
   前記厚みＳ_１と前記第１の配線のＸ−Ｚ断面の形状より、前記第１の配線の３次元形状を算出するステップと、
   前記厚みＳ_２と前記第２の配線のＸ−Ｚ断面の形状より、前記第２の配線の３次元形状を算出するステップと、
   前記第１の配線の３次元形状と前記第２の配線の３次元形状を足し合わせ、任意の領域の３次元形状を算出するステップと、
   前記厚みＳ_１と前記第１の配線の前記Ｘ−Ｚ断面の物性データより、第１の配線の３次元形状に対する物性データを算出するステップと、
   前記厚みＳ_２と前記第２の配線の前記Ｘ−Ｚ断面の物性データより、第２の配線の３次元形状に対する物性データを算出するステップと、
   前記第１の配線の３次元形状に対する物性データと前記第２の配線の３次元形状に対する物性データとを足し合わせ、任意の領域の３次元形状に対する物性データを算出するステップと、
   前記任意の領域の３次元形状に対する物性データより、任意の領域の容量、抵抗、インダクタンス成分を算出するステップと、
   を実行させることを特徴とするソフトウエア。