KR20240076534A - 반도체 소자 - Google Patents
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Abstract
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 활성 영역을 정의하는 소자분리층, 및 상기 활성 영역 및 상기 소자분리층을 가로질러 제1 수평 방향으로 연장되는 게이트 트렌치 내부에 위치하는 워드라인 구조물을 포함하고, 상기 워드라인 구조물은, 상기 게이트 트렌치의 내벽 상의 게이트 유전층, 상기 게이트 유전층 상에 배치되고, 상기 게이트 트렌치를 부분적으로 채우는 워드라인은 포함하고, 상기 워드라인은 제1 물질층 및 상기 제1 물질층 상의 제2 물질층을 포함하고, 상기 제2 물질층은 도핑된 반도체 물질을 포함하고, 상기 워드라인은 제1 폭을 갖는 제1 영역 및 상기 제1 폭 보다 큰 제2 폭을 갖는 제2 영역을 갖고, 상기 제2 물질층은 상기 제1 영역 내의 제1 물질 부분 및 상기 제2 영역 내의 제2 물질 부분을 포함하고, 상기 제2 물질층의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고, 상기 제2 물질 부분에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 갖는다.
Description
본 발명은 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링 다운(scaling down)된 반도체 소자를 제조하기 위해서, 인접하는 도전 구조물들 사이의 저항을 최소화하면서 상기 도전 구조물들을 안정적으로 연결하기 위한 콘택 기술들이 요구되고 있다.
본 발명의 실시예들에 따른 기술적 과제 중 하나는, 생산성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 활성 영역을 정의하는 소자분리층, 및 상기 활성 영역 및 상기 소자분리층을 가로질러 제1 수평 방향으로 연장되는 게이트 트렌치 내부에 위치하는 워드라인 구조물을 포함하고, 상기 워드라인 구조물은, 상기 게이트 트렌치의 내벽 상의 게이트 유전층, 및 상기 게이트 유전층 상에 배치되고, 상기 게이트 트렌치를 부분적으로 채우는 워드라인을 포함하고, 상기 워드라인은 제1 물질층 및 상기 제1 물질층 상의 제2 물질층을 포함하고, 상기 제2 물질층은 도핑된 반도체 물질(doped semiconductor material)을 포함하고, 상기 워드라인은 제1 폭을 갖는 제1 영역 및 상기 제1 폭 보다 큰 제2 폭을 갖는 제2 영역을 갖고, 상기 제2 물질층은 상기 제1 영역 내의 제1 물질 부분 및 상기 제2 영역 내의 제2 물질 부분을 포함하고, 상기 제2 물질층의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고, 상기 제2 물질 부분에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 활성 영역, 상기 활성 영역의 측면 상의 소자분리층, 상기 활성 영역 및 상기 소자분리층을 가로질러 제1 수평 방향으로 연장되는 게이트 트렌치들, 상기 게이트 트렌치들 내의 워드라인들을 포함하는 워드라인 구조물들, 상기 워드라인들과 다른 높이 레벨에 배치되고, 상기 워드라인들과 교차하고, 상기 제1 불순물 영역과 전기적으로 연결되는 비트라인 구조물, 상기 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택, 및 상기 스토리지 노드 콘택과 전기적으로 연결되는 정보 저장 구조물을 포함하고, 상기 게이트 트렌치들은 제1 게이트 트렌치 및 제2 게이트 트렌치를 포함하고, 상기 워드라인들은 상기 제1 게이트 트렌치 내의 제1 워드라인 및 상기 제2 게이트 트렌치 내의 제2 워드라인을 포함하고, 상기 제1 워드라인은 제1 폭을 갖는 영역에서 제1 불순물 농도를 갖는 제1 도핑된 물질을 포함하고, 상기 제2 워드라인은 상기 제1 폭보다 큰 제2 폭을 갖는 영역에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 갖는 제2 도핑된 물질을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 복수의 활성 영역들을 포함하고, 상부 일부가 리세스되어 제1 수평 방향으로 연장되는 게이트 트렌치들을 포함하는 기판, 상기 게이트 트렌치들 각각의 내측벽 상에 배치되는 유전 패턴들, 상기 게이트 트렌치들 내에서 유전 패턴들 상에 배치되고, 금속 물질을 포함하는 제1 게이트 전극 패턴들, 상기 게이트 트렌치들 내에서 상기 제1 게이트 전극 패턴들 상에 배치되고, 불순물을 포함하는 반도체 물질의 제2 게이트 전극 패턴들, 및 상기 게이트 트렌치들 내에서 상기 제2 게이트 전극 패턴들 상에 배치되는 게이트 캡핑 패턴들을 포함하고, 상기 제2 게이트 전극 패턴들은 제1 폭을 갖는 제1 영역 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 갖고, 상기 제1 영역은 상기 제2 영역과 동일한 불순물을 포함하고, 상기 제1 영역의 불순물 농도는 상기 제2 영역의 불순물 농도와 다를 수 있다.
게이트 트렌치 내의 영역별로 워드라인의 불순물 농도를 다르게 조절하여 워드라인의 두께 산포를 조절함으로써, 생산성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 7은 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역들을 도시한다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 8은 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도 및 부분 확대 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 7은 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역들을 도시한다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 8은 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도 및 부분 확대 단면도들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2는 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 3은 도 2의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 복수의 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내의 게이트 트렌치들(115) 내에 매립되어 연장되며 워드라인(WL)을 각각 포함하는 워드라인 구조물들(WLS), 기판(101) 상에서 워드라인 구조물들(WLS)과 교차하여 연장되며 비트라인(BL)을 각각 포함하는 비트라인 구조물들(BLS), 비트라인 구조물들(BLS)의 상부에 배치되는 정보 저장 구조물(CAP), 정보 저장 구조물(CAP)과 복수의 활성 영역들(ACT)을 전기적으로 연결하는 스토리지 노드 콘택들(160), 스토리지 노드 콘택들(160)과 정보 저장 구조물(CAP)을 전기적으로 연결하는 랜딩 패드 구조물들(LP), 및 비트라인 구조물들(BLS) 상의 캡핑 절연층(180)을 포함할 수 있다. 반도체 소자(100)는, 복수의 활성 영역들(ACT)을 정의하는 소자분리층들(110), 기판(101) 상의 버퍼층(128), 비트라인 구조물들(BLS)의 양측의 스페이서 구조물들(SS), 스토리지 노드 콘택(160) 상의 금속-반도체 화합물층(165), 및 비트라인 구조물들(BLS) 사이의 절연 패턴들(158)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array)에 적용될 수 있으나, 이에 한정되는 것은 아니다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
복수의 활성 영역들(ACT)은 소자분리층들(110)에 의해 기판(101) 내에 정의될 수 있다. 복수의 활성 영역들(ACT) 각각은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 W 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 W 방향은 워드라인(WL) 및 비트라인(BL)의 연장 방향에 대하여 경사진 방향일 수 있다.
복수의 활성 영역들(ACT) 각각은 기판(101)의 상면으로부터 소정 깊이의 제1 및 제2 불순물 영역들(105a, 105b)을 가질 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(105a, 105b)은 워드라인(WL)에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 워드라인(WL) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 워드라인(WL)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 제1 및 제2 불순물 영역들(105a, 105b)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 상기 불순물들은 기판(101)과 반대의 도전형을 갖는 도펀트들을 포함할 수 있다. 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 제1 및 제2 불순물 영역들(105a, 105b)의 깊이가 서로 다를 수도 있을 것이다.
소자분리층들(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(110)은 복수의 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자분리층들(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다.
워드라인 구조물들(WLS) 각각은 게이트 유전층(120), 워드라인(WL), 및 게이트 캡핑층(125)을 포함할 수 있다.
워드라인(WL)은 기판(101) 내에서 연장되는 게이트 트렌치들(115) 내에 배치될 수 있다. 기판(101)의 상부 일부는 게이트 트렌치들(115)에 의해 리세스될 수 있다. 게이트 트렌치들(115) 각각은 복수의 활성 영역들(ACT) 및 소자분리층들(110)을 가로질러 제1 수평 방향, 예를 들어 X 방향으로 연장될 수 있다. 워드라인(WL)은 게이트 트렌치들(115) 내에서, X 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 워드라인들(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 워드라인(WL)은 BCAT(buried channel array transistor)을 구성할 수 있으나, 이에 한정되지는 않는다.
워드라인(WL)은 각각의 게이트 트렌치들(115)의 하부에 소정 두께로 배치될 수 있다. 워드라인(WL)의 상면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다.
예시적인 실시예에서, 워드라인(WL)은 도전성 물질을 포함하는 제1 물질층(WL1) 및 제1 물질층(WL1) 상의 제2 물질층(WL2)을 포함할 수 있다. 제1 물질층(WL1)은 제2 물질층(WL2)보다 비저항이 작은 도전성 물질, 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 제2 물질층(WL2)은 제1 물질층(WL2)과 다른 물질을 포함할 수 있다. 제2 물질층(WL2)은 도핑된 반도체 물질(doped semiconductor material)을 포함할 수 있다. 상기 도핑된 반도체 물질은 예를 들어, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 도핑된 반도체 물질은 예를 들어, 불순물을 함유하는 다결정 실리콘을 포함할 수 있다. 상기 불순물은 인(P) 또는 비소(As) 등을 포함할 수 있다. 상기 도핑된 반도체 물질은 '도핑된 물질', '도핑된 도전성 물질' 또는 '도전성 물질'로 지칭될 수 있다.
제1 물질층(WL1)의 두께는 제2 물질층(WL2)의 두께보다 클 수 있다.
게이트 유전층(120)은 각각의 게이트 트렌치들(115)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 워드라인(WL)과 게이트 트렌치들(115) 사이에 배치될 수 있다. 게이트 유전층(120)은 각각의 게이트 트렌치들(115)의 내측벽을 컨포멀하게 덮을 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
게이트 캡핑층(125)은 워드라인(WL)의 상부에서 각각의 게이트 트렌치들(115)을 채우도록 배치될 수 있다. 게이트 캡핑층(125)의 상면은 기판(101)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 게이트 캡핑층(125)은 절연 물질, 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
본 명세서에서, 제1 물질층(WL1)은 제1 게이트 전극 패턴으로 지칭될 수 있고, 제2 물질층(WL1)은 제2 게이트 전극 패턴으로 지칭될 수 있고, 게이트 유전층(120)은 게이트 유전 패턴으로 지칭될 수 있고, 게이트 캡핑층(125)은 게이트 캡핑 패턴들로 지칭될 수 있다.
도 3을 참조할 때, 제2 물질층(WL2)은 Y 방향에서 제1 폭(w1)을 갖는 제1 영역(WL2_R1) 및 상기 제1 폭(w1)보다 큰 제2 폭(w2)을 갖는 제2 영역(WL2_R2)을 포함할 수 있다. 제2 물질층(WL2)은 제1 영역(WL2_R1) 내의 제1 물질 부분 및 제2 영역(WL2_R2) 내의 제2 물질 부분을 포함할 수 있다.
제2 물질층(WL2)의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고 상기 제2 물질 부분에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 가질 수 있다.
상기 제1 불순물 농도는 약 1.0 x1018/cm3 초과하고 약 1.0 x1022/cm3이하일 수 있고, 상기 제2 불순물 농도는 약 1.0 x1018/cm3 이상 약 1.0 x1022/cm3 미만의 불순물 농도일 수 있다. 실시예에서, 상기 제2 불순물 농도는 약 1.0 x1018/cm3 내지 약 1.0 x1020/cm3의 범위일 수 있다. 상기 제1 및 제2 불순물 농도들의 불순물 농도 범위는 상기 도핑된 반도체 물질의 비저항을 낮추기 위한 범위일 수 있다.
특정 식각 조건에서, 상기 제1 물질 부분의 물질은 상기 제2 물질 부분보다 식각 속도가 더 빠른 물질을 포함할 수 있다. 제2 물질층(WL2)을 형성하기 위한 식각 공정에서, 게이트 트렌치들(115)의 폭이 클수록 제2 물질층(WL2)을 이루는 물질에 대한 식각 속도가 빨라지는 식각 로딩 효과(etch loading effect)를 보상하기 위해서, 상대적으로 폭이 작은 제1 영역(WL1_R1)의 불순물 농도를 상대적으로 높게 형성함에 따라, 제2 물질층(WL2)의 두께 산포가 개선될 수 있다. 따라서, 신뢰성 및 생산성이 향상된 반도체 소자(100)가 제공될 수 있다.
예시적인 실시예에서, 게이트 트렌치들(115) 각각은 Y 방향에서 제1 폭을 갖고 X 방향으로 연장되는 제1 트렌치 부분(115P1) 및 상기 제1 폭보다 큰 제2 폭을 갖고 X 방향으로 연장되는 제2 트렌치 부분(115P2)을 포함할 수 있다. 하나의 게이트 트렌치(115) 내에서, 제1 트렌치 부분(115P1)은 제2 트렌치 부분(115P2)와 교대로 배열될 수 있다. 제1 트렌치 부분(115P1)은 소자분리층들(110)이 리세스된 영역이고, 제2 트렌치 부분(115P2)은 복수의 활성 영역들(ACT)이 리세스된 영역일 수 있다.
예시적인 실시예에서, 제1 영역(WL2_R1)은 제1 트렌치 부분(115P1) 내에 위치하고, 제2 영역(WL2_R2)은 제2 트렌치 부분(115P2) 내에 위치할 수 있다. 상기 제1 물질 부분은 소자분리층들(110)과 인접하고, 상기 제2 물질 부분은 복수의 활성 영역들(ACT)과 인접할 수 있다. 따라서, 하나의 게이트 트렌치(115) 내에서, 제1 영역(WL2_R1) 및 제2 영역(WL2_R2)은 교대로 배열될 수 있다.
예시적인 실시예에서, 제2 물질층(WL2)은 제1 폭(w1)보다 크고, 제2 폭(w2) 보다 작은 제3 폭을 갖는 제3 영역을 더 포함할 수 있고, 제2 물질층(WL2)은 상기 제3 영역 내의 제3 물질 부분을 포함할 수 있다. 제2 물질층(WL2)의 상기 도핑된 반도체 물질은 상기 제3 물질 부분에서 상기 제1 불순물 농도보다 작고 상기 제2 불순물 농도보다 큰 제3 불순물 농도를 가질 수 있다. 예를 들어, 상기 제3 영역은 제1 영역(WL2_R1) 및 제2 영역(WL2_R2)의 사이에 위치하는 영역일 수 있다.
비트라인 구조물들(BLS) 각각은 워드라인(WL)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 비트라인 구조물들(BLS) 각각은 비트라인(BL) 및 비트라인 상의 비트라인 캡핑 패턴(BC)을 포함할 수 있다.
비트라인(BL)은 차례로 적층된 제1 도전 패턴(141), 제2 도전 패턴(142), 및 제3 도전 패턴(143)을 포함할 수 있다. 비트라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 배치될 수 있다. 제1 도전 패턴(141)과 기판(101) 사이에 버퍼층(128)이 배치될 수 있다.
제1 도전 패턴(141)은 다결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 제2 도전 패턴(142)은 금속-반도체 화합물을 포함할 수 있다. 상기 금속-반도체 화합물은 예를 들어, 제1 도전 패턴(141)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 상기 금속-반도체 화합물은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 제3 도전 패턴(143)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다. 비트라인(BL)을 이루는 도전 패턴들의 개수, 물질의 종류, 및/또는 적층 순서는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 캡핑 패턴(BC)은 제3 도전 패턴(143) 상에 차례로 적층된 제1 캡핑 패턴(146), 제2 캡핑 패턴(147), 및 제3 캡핑 패턴(148)을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 각각 절연 물질, 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 내지 제3 캡핑 패턴들(146, 147, 148)은 서로 다른 물질로 이루어질 수 있으며, 동일한 물질을 포함하더라도 물성의 차이에 경계가 구분될 수 있다. 제2 캡핑 패턴(147)의 두께는 제1 캡핑 패턴(146)의 두께 및 제3 캡핑 패턴(148)의 두께보다 각각 작을 수 있다. 비트라인 캡핑 패턴(BC)을 이루는 캡핑 패턴들의 개수 및/또는 물질의 종류는 실시예들에 따라 다양하게 변경될 수 있다.
비트라인 콘택(DC)은 버퍼층(128)을 관통하여 활성 영역(ACT)의 제1 불순물 영역(105a)과 접할 수 있다. 비트라인 콘택(DC)은 제1 도전 패턴(141)의 상면과 실질적으로 동일한 레벨의 상면을 가질 수 있다. 일 예에서, 비트라인 콘택(DC)은 제1 도전 패턴(141)과 일체로 연결될 수 있으나, 실시예들에 따라 제1 도전 패턴(141)과 경계가 구분될 수도 있다. 일 예에서, 비트라인 콘택(DC)은 제1 도전 패턴(141)과 동일한 물질을 포함할 수 있으나, 실시예들에 따라 다른 물질을 포함할 수도 있다.
비트라인(BL)은 비트라인 콘택(DC)을 통해 제1 불순물 영역(105a)과 전기적으로 연결될 수 있다. 비트라인 콘택(DC)의 하면은 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 워드라인(WL)의 상면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예에서, 비트라인 콘택(DC)은 기판(101) 내에 형성되어 제1 불순물 영역(105a)을 노출시키는 비트라인 콘택 홀(135) 내에 국소적으로 배치될 수 있다. 다만, 실시예들에 따라, 비트라인 콘택(DC)은 제1 불순물 영역(105a)에 대응되는 홀 타입의 비트라인 콘택 홀(135) 내에 배치되지 않고, 라인 타입의 개구부 또는 제1 불순물 영역(105a)과 수직으로 중첩되지 않는 아일랜드 영역들을 제외한 나머지 영역을 오픈하는 리버스 타입의 개구부 내에 배치될 수도 있다.
비트라인 콘택(DC)의 하단은 제2 물질층(WL2)의 상면보다 높고 게이트 캡핑층(125)의 상면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 제2 물질층(WL2)의 제1 영역(WL2_R1) 및 제2 영역(WL2_R2)의 상면들 높이는 실질적으로 동일하거나 서로 다를 수 있으나, 비트라인 콘택(DC)의 상기 하단은 제1 영역(WL2_R1) 및 제2 영역(WL2_R2)의 상기 상면들 각각의 높이보다 높은 레벨에 위치할 수 있다. 예를 들어, 제1 영역(WL2_R1)의 상기 제1 물질 부분의 제1 상면과 제2 영역(WL2_R2)의 상기 제2 물질 부분의 제2 상면이 서로 다른 레벨에 위치하는 경우, 상기 비트라인 콘택(DC)의 하단은 상기 제1 상면 및 상기 제2 상면보다 높은 레벨에 위치할 수 있다. 이에 따라, 비트라인 콘택(DC)은 제2 물질층(WL2)과 물리적으로 이격되고 전기적으로 절연될 수 있다. 따라서, 비트라인 콘택(DC)과 제2 물질층(WL2) 사이의 누설 전류가 방지될 수 있다. 이는, 제2 물질층(WL2)의 영역별로 불순물 농도를 달리 조절함에 따라, 폭이 서로 다른 제1 영역(WL2_R1) 및 제2 영역(WL2_R2) 간의 두께 산포를 감소시키기 때문일 수 있다.
예시적인 실시예들에 따른 반도체 소자(100)는 비트라인 콘택 스페이서(DCP)를 더 포함할 수 있다. 비트라인 콘택 스페이서(DCP)가 비트라인 콘택(DC)이 형성된 비트라인 콘택 홀(135)의 잔부를 채울 수 있다. 비트라인 콘택 스페이서(DCP)는 비트라인 콘택 홀(135) 내로 연장된 제1 스페이서(151)를 덮을 수 있다. 비트라인 콘택 스페이서(DCP)는 비트라인 콘택(DC)의 양 측벽들 상에 배치될 수 있다. 예시적인 실시예에서, 비트라인 콘택 스페이서(DCP)는 비트라인 콘택(DC)의 측면들을 둘러쌀 수 있다. 비트라인 콘택 스페이서(DCP)는 버퍼층(128)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 비트라인 콘택 스페이서(DCP)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
스페이서 구조물들(SS)은 비트라인 구조물들(BLS) 각각의 양 측벽 상에 배치되어 일 방향, 예를 들어, y 방향으로 연장될 수 있다. 스페이서 구조물들(SS)은 비트라인 구조물(BLS)과 스토리지 노드 콘택(160)의 사이에 배치될 수 있다. 스페이서 구조물들(SS)은 비트라인(BL)의 측벽들 및 비트라인 캡핑 패턴(BC)의 측벽들을 따라 연장되도록 배치될 수 있다. 하나의 비트라인 구조물(BLS)의 양측에 배치된 한 쌍의 스페이서 구조물들(SS)은 비트라인 구조물(BLS)을 기준으로 비대칭적인 형상을 가질 수 있다.
스페이서 구조물(SS)은 제1 스페이서(151), 제2 스페이서(152), 및 에어 스페이서(156)를 포함할 수 있다.
제1 스페이서(151)는 비트라인 구조물들(BLS)의 측벽들 상에 배치될 수 있다. 제2 스페이서(152)는 제1 스페이서(151)와 스토리지 노드 콘택(160)의 사이에 배치될 수 있다. 에어 스페이서(156)는 제1 스페이서(151) 및 제2 스페이서(152)의 사이에 정의될 수 있다. 에어 스페이서(156)는 그 상부에 배치된 캡핑 절연층(180)에 의해 상단이 정의될 수 있으며, 랜딩 패드 구조물(LP)에 의해 상단이 정의될 수도 있다.
스토리지 노드 콘택(160)은 복수의 활성 영역들(ACT) 각각의 일 영역, 예를 들어, 제2 불순물 영역(105b)에 연결될 수 있다. 스토리지 노드 콘택(160)은, 평면적 관점에서, x 방향을 따라 인접하는 비트라인 구조물들(BLS)의 사이, 특히, 비트라인 구조물들(BLS) 양측의 스페이서 구조물들(SS)의 사이에 배치될 수 있다. 평면적 관점에서, 스토리지 노드 콘택(160)은, 워드라인 구조물들(WLS) 사이 및 비트라인 구조물들(BLS) 사이에 배치될 수 있다. 스토리지 노드 콘택(160)은 X 방향으로 인접하는 비트라인 구조물들(BLS)과 Y 방향으로 인접하는 절연 패턴들(158)에 의해 정의되는 공간을 채울 수 있다. 스토리지 노드 콘택(160)은 복수 개일 수 있고, X 방향 및 Y 방향을 따라 열과 행을 이루어 배치될 수 있다.
스토리지 노드 콘택(160)은 버퍼층(128)을 관통하여, 활성 영역(ACT)의 제2 불순물 영역(105b)과 정보 저장 구조물(CAP)을 전기적으로 연결할 수 있다. 스토리지 노드 콘택(160)은 제2 불순물 영역(105b)과 직접 접촉할 수 있다. 스토리지 노드 콘택(160)의 하단은, 기판(101)의 상면보다 낮은 레벨에 위치할 수 있고, 비트라인 콘택(DC)의 하면보다 높은 레벨에 위치할 수 있다. 스토리지 노드 콘택(160)은 비트라인 콘택 스페이서(DCP)에 의해 비트라인 콘택(DC)과 절연될 수 있다.
스토리지 노드 콘택(160)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 스토리지 노드 콘택(160)은 복수의 층들을 포함할 수 있다.
스토리지 노드 콘택(160)의 상단은 비트라인(BL)의 상면보다 낮은 레벨에 위치할 수 있다.
스토리지 노드 콘택(160)의 하단은 제2 물질층(WL2)의 상면보다 높고 게이트 캡핑층(125)의 상면보다 낮은 레벨에 위치할 수 있다. 예를 들어, 제2 물질층(WL2)의 제1 영역(WL2_R1) 및 제2 영역(WL2_R2)의 상면들 높이는 실질적으로 동일하거나 서로 다를 수 있으나, 스토리지 노드 콘택(160)의 상기 하단은 제1 영역(WL2_R1) 및 제2 영역(WL2_R2)의 상기 상면들 각각의 높이보다 높은 레벨에 위치할 수 있다. 예를 들어, 제1 영역(WL2_R1)의 상기 제1 물질 부분의 제1 상면과 제2 영역(WL2_R2)의 상기 제2 물질 부분의 제2 상면이 서로 다른 레벨에 위치하는 경우, 스토리지 노드 콘택(160)의 하단은 상기 제1 상면 및 상기 제2 상면보다 높은 레벨에 위치할 수 있다. 이에 따라, 스토리지 노드 콘택(160)은 제2 물질층(WL2)과 물리적으로 이격되고 전기적으로 절연될 수 있다. 따라서, 스토리지 노드 콘택(160)과 제2 물질층(WL2) 사이의 누설 전류가 방지될 수 있다. 이는, 제2 물질층(WL2)의 영역별로 불순물 농도를 달리 조절함에 따라 폭이 서로 다른 제1 영역(WL2_R1) 및 제2 영역(WL2_R2) 간의 두께 산포를 감소시키기 때문일 수 있다.
금속-반도체 화합물층(165)은 스토리지 노드 콘택(160)과 랜딩 패드 구조물(LP)의 사이에 배치될 수 있다. 금속-반도체 화합물층(165)은 스토리지 노드 콘택(160)의 상면을 덮을 수 있다. 금속-반도체 화합물층(165)은 예를 들어, 스토리지 노드 콘택(160)의 일부를 실리사이드화한 층일 수 있다. 예를 들어, 금속-반도체 화합물층(165)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 실시예들에 따라, 금속-반도체 화합물층(165)은 생략되는 것도 가능하다.
절연 패턴들(158)이 비트라인 구조물들(BLS)의 사이에서 일 방향, 예를 들어, Y 방향에서 이격되어 버퍼층(128) 상에 배치될 수 있다. 절연 패턴들(158)은, 평면적 관점에서, 워드라인 구조물들(WLS)과 중첩할 수 있다. 절연 패턴들(158)은 인접한 스토리지 노드 콘택들(160)을 서로 이격시킬 수 있다. 예를 들어, 절연 패턴들(158)은 실리콘 질화물을 포함할 수 있다.
랜딩 패드 구조물(LP)은 한 쌍의 비트라인 구조물들(BLS)의 사이 및 스토리지 노드 콘택(160) 상에 배치되어 스토리지 노드 콘택(160)과 정보 저장 구조물(CAP)을 전기적으로 연결할 수 있다. 랜딩 패드 구조물(LP)의 적어도 일부는, 평면적 관점에서 정보 저장 구조물(CAP)과 중첩되는 부분을 포함할 수 있다. 랜딩 패드 구조물(LP)은 복수 개일 수 있고, 평면에서 정보 저장 구조물들(CAP)의 배열에 대응되어 육각형 또는 벌집(honeycomb) 형태를 이루는 격자 패턴으로 배열될 수 있다.
랜딩 패드 구조물(LP)은 금속-반도체 화합물층(165)의 상면을 덮을 수 있다. 랜딩 패드 구조물(LP)은 스페이서 구조물들(SS)의 사이에서, 스페이서 구조물들(SS)의 측벽과 접할 수 있다. 랜딩 패드 구조물(LP)은 그 상부에 배치된 구조물(예를 들어, 캡핑 절연층(180))에 의해 비대칭적인 형상을 가질 수 있다. 비대칭적인 형상은, 반도체 소자(100)의 일 단면에서 구성요소의 중심축을 기준으로 좌우가 서로 다른 형상을 의미할 수 있다.
랜딩 패드 구조물(LP)은 도전층(174) 및 도전층(174)의 하면 및 측면들을 덮는 배리어층(172)을 포함할 수 있다. 배리어층(172)은 스페이서 구조물(SS)의 측벽들 및 금속-반도체 화합물층(165)의 상면을 덮을 수 있다. 도전층(174)은 도전성 물질, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 배리어층(172)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
캡핑 절연층(180)은 랜딩 패드 구조물(LP)의 측벽과 접하도록 배치될 수 있다. 캡핑 절연층(180)은 랜딩 패드 구조물(LP)의 상면과 공면을 이루는 상면을 가질 수 있다. 캡핑 절연층(180)은 비트라인 구조물(BLS), 스페이서 구조물(SS), 및 랜딩 패드 구조물(LP)과 접하도록 배치될 수 있다. 캡핑 절연층(180)은 스페이서 구조물(SS)의 상면과 접하는 하단을 가질 수 있다. 캡핑 절연층(180)의 상기 하단은 비트라인 캡핑 패턴(BC)의 상단보다 낮은 레벨에 위치할 수 있다.
정보 저장 구조물(CAP)은 캡핑 절연층(180) 및 랜딩 패드 구조물들(LP)상에 배치될 수 있다. 정보 저장 구조물들(CAP)은 하부 전극(192), 정보 저장 유전층(194), 및 상부 전극(196)을 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 도핑된 반도체, 금속 질화물, 금속, 및 금속 산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(192) 및 상부 전극(196)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 정보 저장 유전층(194)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 도 2에서, 캐패시터 구조물(CAP)은 실린더(cylinder) 형상으로 도시되었으나 이에 한정되지 않으며, 예시적인 실시예들에서, 필라(pillar)형의 형태를 가질 수도 있을 것이다.
이하에서, 상술한 실시예의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 실시예의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형 또는 대체될 수 있는 구성요소들은 이하의 도면들을 참조하여 설명하지만, 변형 또는 대체될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 소자를 구성할 수 있다.
도 4 내지 도 8은 예시적인 실시예들에 따른 반도체 소자의 변형예들을 도시하는 평면도들, 단면도들, 및 부분 확대 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도이다.
도 4를 참조하면, 반도체 소자(100a)의 게이트 트렌치들(115a) 각각은 Y 방향에서 제1 폭을 갖고 X 방향으로 연장되는 제1 트렌치 부분(115aP1) 및 상기 제1 폭보다 큰 제2 폭을 갖고 X 방향으로 연장되는 제2 트렌치 부분(115aP2)을 포함할 수 있다. 다만, 도 1과 달리, 제1 트렌치 부분(115aP1)은 복수의 활성 영역들(ACT)을 리세스하고, 제2 트렌치 부분(115cP2)은 소자분리층들(110)을 리세스할 수 있다.
제2 물질층(WL2)은 Y 방향에서, 제1 폭을 갖는 제1 영역 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 포함할 수 있다. 제2 물질층(WL2)은 도핑된 반도체 물질을 포함할 수 있다. 제2 물질층(WL2)은 상기 제1 영역 내의 제1 물질 부분 및 상기 제2 영역 내의 제2 물질 부분을 포함할 수 있다. 제2 물질층(WL2)의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고, 상기 제2 물질 부분에서 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다. 도 1 내지 도 3과 달리, 제2 물질층(WL2)의 상기 제1 물질 부분은 복수의 활성 영역들(ACT)과 접촉하고, 상기 제2 물질 부분은 소자분리층들(110)과 접촉할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도들이다.
도 5를 참조하면, 반도체 소자(100b)의 게이트 트렌치들(115b)은 제1 게이트 트렌치(115_1) 및 제1 게이트 트렌치(115_1)와 평행하게 연장되는 제2 게이트 트렌치(115_2)를 포함할 수 있다. 제1 게이트 트렌치(115_1)의 폭은 제2 게이트 트렌치(115_2)의 폭보다 작을 수 있다. 도 5에서 제1 및 제2 게이트 트렌치들(115_1, 115_2)이 Y 방향으로 교대로 배치된 것으로 도시되었으나, 이에 한정되지 않고 다양하게 변경되어 배치될 수 있다.
제2 물질층(WL2)은 Y 방향에서, 제1 폭을 갖는 제1 영역 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 포함할 수 있다. 제2 물질층(WL2)은 도핑된 반도체 물질을 포함할 수 있다. 제2 물질층(WL2)은 상기 제1 영역 내의 제1 물질 부분 및 상기 제2 영역 내의 제2 물질 부분을 포함할 수 있다. 제2 물질층(WL2)의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고, 상기 제2 물질 부분에서 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다.
예시적인 실시예에서, 제2 물질층(WL2)의 상기 제1 영역은 제1 게이트 트렌치(115_1) 내에 위치하고, 제2 물질층(WL2)의 상기 제2 영역은 제2 게이트 트렌치(115_2) 내에 위치할 수 있다. 즉, 상기 제1 영역은 상기 제2 영역과 서로 다른 게이트 트렌치 내에 위치하는 워드라인 영역일 수 있다.
워드라인들(WL)은 제1 게이트 트렌치(115_1) 내의 제1 워드라인 및 제2 게이트 트렌치(115_2) 내의 제2 워드라인을 포함할 수 있다. 예를 들어, 제1 폭을 갖는 영역에서 제1 불순물 농도를 갖는 제1 도핑된 물질을 포함할 수 있고, 상기 영역은 상기 제1 영역과 대응될 수 있다. 예를 들어, 상기 제1 폭보다 큰 제2 폭을 갖는 영역에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 갖는 제2 도핑된 물질을 포함할 수 있고, 상기 영역은 상기 제2 영역과 대응될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 소자의 개략적인 평면도들이다.
도 6을 참조하면, 반도체 소자(100c)의 게이트 트렌치들(115c)은 폭이 서로 다른 제1 내지 제3 게이트 트렌치들(115_1, 115_2, 115_3)을 포함할 수 있다. 제1 게이트 트렌치(115_1)의 폭은 제2 게이트 트렌치(115_2)의 폭보다 작고 제3 게이트 트렌치(115_3)의 폭보다 클 수 있다.
제2 물질층(WL2)은 Y 방향에서, 제1 폭을 갖는 제1 영역, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역, 및 상기 제1 폭보다 작은 제3 폭을 갖는 제3 영역을 포함할 수 있다. 제2 물질층(WL2)은 도핑된 반도체 물질을 포함할 수 있다. 제2 물질층(WL2)은 상기 제1 영역 내의 제1 물질 부분, 상기 제2 영역 내의 제2 물질 부분, 및 상기 제3 영역 내의 제3 물질 부분을 포함할 수 있다. 제2 물질층(WL2)의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고, 상기 제2 물질 부분에서 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖고, 상기 제3 물질 부분에서 상기 제1 불순물 농도보다 큰 제3 불순물 농도를 가질 수 있다.
예시적인 실시예에서, 제2 물질층(WL2)의 상기 제1 영역은 제1 게이트 트렌치(115_1) 내에 위치하고, 제2 물질층(WL2)의 상기 제2 영역은 제2 게이트 트렌치(115_2) 내에 위치하며, 상기 제2 물질층(WL2)의 상기 제3 영역은 제3 게이트 트렌치(115_3)에 위치할 수 있다.
예시적인 실시예에서, 서로 폭이 다른 게이트 트렌치들을 세 종류로 도시하였으나, 이에 한정되지 않고 그 이상의 게이트 트렌치들을 포함할 수 있다. 이 경우에도, 상대적으로 폭이 작은 트렌치 내의 불순물 농도가 상대적으로 더 높을 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 7은 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면에 대응되는 영역들을 도시한다.
도 7을 참조하면, 반도체 소자(100d)에서, 제2 영역(WL2_R2)의 제2 물질층(WL2)의 두께는 제1 영역(WL2_R1)의 두께와 다를 수 있다. 즉, 제2 물질층(WL2)의 상단은 영역별로 다를 수 있다. 예를 들어, 제2 영역(WL2_R2)의 두께가 제1 영역(WL2_R1)의 두께보다 클 수 있다. 이는, 도 2와 비교하여 상대적으로 상기 제1 불순물 농도가 증가한 경우일 수 있다. 이와 반대로, 도 2와 비교하여 상대적으로 상기 제1 불순물 농도가 감소하는 경우에는, 제2 영역(WL2_R2)의 두께가 제1 영역(WL2_R1)의 두께보다 작을 수 있다. 즉, 상기 제1 불순물 농도와 상기 제2 불순물 농도의 농도 차이를 조절함으로써 폭에 따른 제2 물질층(WL2)의 각 영역들에 대한 두께 산포를 조절할 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 부분 확대 단면도이다. 도 8은 도 2의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 8을 참조하면, 반도체 소자(100e)는 도 2 및 도 3과 다른 게이트 유전층(120) 구조를 가질 수 있다. 게이트 유전층(120)은 소자분리층들(110)과 접촉하는 제1 부분(120_P1) 및 복수의 활성 영역들(ACT)과 접촉하는 제2 부분(120_P2)을 포함할 수 있다. 제1 부분(120_P1)은 제2 부분(120_P2)과 두께가 다를 수 있다. 예를 들어, 제1 부분(120_P1)의 두께는 제2 부분(120_P2)의 두께보다 작을 수 있다. 이는, 게이트 유전층(120)을 형성하기 위한 공정으로써 산화 공정을 이용하는 경우, 복수의 활성 영역들(ACT)에서 유전층이 상대적으로 쉽게 형성되기 때문일 수 있다.
제2 물질층(WL2)은 게이트 트렌치들(115) 내에서 게이트 유전층(120)이 덮인 영역을 제외한 나머지 공간을 채울 수 있다. 이에 따라, 제2 물질층(WL2)의 Y 방향으로의 폭은 게이트 트렌치들(115)의 폭과 무관하게 상기 나머지 공간에 의해 결정될 수 있다. 이 경우, 제2 물질층(WL2)은 Y 방향으로 제1 폭(w1')을 갖는 제1 영역(WL2_R1) 및 Y 방향에서 제1 폭(w1')보다 큰 제2 폭(w2')을 갖는 제2 영역(WL2_R2)을 포함할 수 있고, 제1 영역(WL2_R1)의 제1 불순물 농도는 제2 영역(WL2_R2)의 제2 불순물 농도보다 클 수 있다.
도 9a 내지 도 9f는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도 및 부분 확대 단면도들이다.
도 9a 및 도 9b를 참조하면, 기판(101) 내에 복수의 활성 영역들(ACT)을 정의하는 소자분리층들(110)을 형성하고, 기판(101) 내에 게이트 트렌치들(115)을 형성하며, 게이트 트렌치들(115) 내에 게이트 유전층(120), 제1 물질층(WL1), 및 제1 반도체층(127)을 형성할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 기판(101)을 이방성 식각하여 트렌치들을 형성하고, 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(110)을 형성할 수 있다. 소자분리층들(110)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역들(105a, 105b, 도 2 참조)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역들(105a, 105b)은 소자분리층들(110)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
다음으로, 기판(101)을 이방성 식각하여 워드라인(WL, 도 2 참조)이 배치되는 게이트 트렌치들(115)을 형성할 수 있다. 게이트 트렌치들(115)은 X 방향으로 연장되며 복수의 활성 영역들(ACT) 및 소자분리층들(110)을 가로지를 수 있다. 게이트 트렌치들(115)은 도 1 내지 도 6에서 설명한 것과 같이 서로 폭이 다른 영역들을 포함할 수 있다. 예를 들어, 게이트 트렌치들(115)은 제1 트렌치 영역(115_R1) 및 제1 트렌치 영역(115_R1)보다 큰 폭을 갖는 제2 트렌치 영역(115_R2)을 가질 수 있다.
게이트 트렌치들(115) 내에 산화 공정 또는 증착 공정을 수행하여 게이트 유전층(120)을 형성할 수 있다. 게이트 유전층(120)은 게이트 트렌치들(115)의 내측벽 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다.
다음으로, 금속 물질을 증착하고 상부로부터 소정 깊이로 리세스함으로써 제1 물질층(WL1)을 형성할 수 있다. 상기 금속 물질은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
다음으로, 불순물을 포함하는 반도체 물질을 게이트 트렌치들(115) 내에 증착하여 제1 반도체층(127)을 형성할 수 있다. 상기 반도체 물질은 예를 들어 다결정 실리콘을 포함할 수 있으며, 상기 불순물은 인 또는 비소를 포함할 수 있다. 제1 반도체층(127)은 게이트 유전층(120)의 측면 및 제1 물질층(WL1)의 상면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 제1 반도체층(127)은 상기 불순물을 제1 농도로 포함할 수 있다.
도 9c를 참조하면, 게이트 트렌치들(115) 내에 제2 반도체층(128)을 형성할 수 있다.
증착 공정을 수행하여 게이트 트렌치들(115) 내의 제1 반도체층(127)을 컨포멀하게 덮는 제2 반도체층(128)을 형성할 수 있다. 제2 반도체층(128)은 제1 반도체층(127)과 동일한 반도체 물질 및 동일한 불순물을 포함할 수 있다. 제2 반도체층(128)은 상기 불순물을 상기 제1 농도보다 높은 제2 농도로 포함할 수 있다. 제2 반도체층(128)은 게이트 트렌치들(115)의 적어도 일부를 채우지 않도록 상대적으로 얇은 두께로 형성될 수 있다. 예시적인 실시예에서, 상기 제2 반도체층(128)은 게이트 트렌치들(115) 중 폭이 상대적으로 얇은 영역(예를 들어, 제1 트렌치 영역(115_R1))은 모두 채우고, 게이트 트렌치들(115) 중 폭이 상대적으로 두꺼운 영역(예를 들어, 제2 트렌치 영역(115_R2))은 일부분이 비어있도록 컨포멀한 두께로 형성될 수 있다.
도 9d를 참조하면, 게이트 트렌치들(115) 내의 제3 반도체층(129)을 형성할 수 있다.
증착 공정을 수행하여 게이트 트렌치들(115) 내의 제2 반도체층(128)을 컨포멀하게 덮는 제3 반도체층(129)을 형성하고 평탄화 공정을 수행하여 제2 반도체층(128) 상의 제3 반도체층(129) 부분을 제거할 수 있다. 제3 반도체층(129)은 예를 들어, 게이트 트렌치들(115) 내에 비어있는 영역을 채울 수 있다. 제3 반도체층(129)은 제2 반도체층(128)과 동일한 반도체 물질 및 동일한 불순물을 포함할 수 있다. 제3 반도체층(129)은 상기 불순물을 상기 제2 농도보다 낮은 제3 농도로 포함할 수 있다.
도 9e를 참조하면, 제2 예비 워드라인(WL2')이 형성될 수 있다.
제1 내지 제3 반도체층(127, 128, 129) 내의 불순물들이 확산됨에 따라 제1 내지 제3 반도체층(127, 128, 129)의 경계가 불분명한 제2 예비 물질층(WL2')이 형성될 수 있다. 즉, 제2 예비 물질층(WL2')은 제1 내지 제3 반도체층(127, 128, 129)에 대응되는 영역 내에 일체로 형성된 층일 수 있다. 제2 예비 물질층(WL2')은 도 9b 내지 도 9d에 따른 증착 공정을 수행하거나 평탄화 공정을 수행하는 단계에서 형성될 수 있으나, 이에 한정되지 않고, 이후의 후속 단계를 통해 확산이 점진적으로 진행되면서 형성될 수도 있다. 게이트 트렌치들(115) 내의 제2 예비 물질층(WL2')은 Y 방향으로 제1 폭을 갖는 제1 영역 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 영역을 포함할 수 있고, 상기 제1 영역 내의 제1 불순물 농도는 상기 제2 영역 내의 제2 불순물 농도보다 클 수 있다. 이는, 폭이 상대적으로 넓은 상기 제2 영역 내에, 고농도로 도핑된 제2 반도체층(128)을 얇게 형성하고 저농도로 도핑된 제3 반도체층(129)을 추가적으로 형성하기 때문일 수 있다.
도 9f를 참조하면, 제2 물질층(WL2)을 형성할 수 있다.
제2 예비 물질층(WL2')에 대하여 식각 공정 또는 에치백 공정을 수행함으로써 제2 예비 물질층(WL2')을 상부 높이로부터 소정 깊이만큼 리세스함으로써 제2 물질층(WL2)을 형성할 수 있다.
상기 식각 공정에서, 상대적으로 넓은 폭을 갖는 상기 제2 영역의 제2 예비 물질층(WL2')이 상대적으로 저농도의 상기 제2 불순물 농도를 가짐에 따라, 상기 제2 영역의 제2 예비 물질층(WL2')이 과식각되는 것을 방지할 수 있다. 이에 따라, 제2 물질층(WL2)은 폭이 서로 다른 영역들 내에서도 실질적으로 동일한 상단 높이를 갖거나 유사한 상단 높이를 가질 수 있다.
다음으로, 도 2를 함께 참조하면, 게이트 트렌치들(115)을 채우는 게이트 캡핍층(125)을 형성함으로써 워드라인 구조물(WLS)을 형성하고, 기판(101) 상에 비트라인 구조물들(BLS)을 형성하고, 비트라인 구조물들(BLS)의 양 측벽에 스페이서 구조물(SS)을 형성하고, 절연 패턴들(158) 및 스토리지 노드 콘택(160)을 형성하고, 랜딩 패드 구조물(LP) 및 캡핑 절연층(180)을 형성한 뒤, 정보 저장 구조물(CAP)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자
105a, 105b: 불순물 영역
110: 소자분리층 115: 게이트 트렌치
120: 게이트 유전층 125: 게이트 캡핑층
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
151, 152: 스페이서 156: 에어 스페이서
158: 절연 패턴 160: 스토리지 노드 콘택
180: 캡핑 절연층 192: 하부 도전층
194: 정보 저장 유전층 196: 상부 도전층
BL: 비트라인 BLS: 비트라인 구조물
LP: 랜딩 패드 구조물 SS: 스페이서 구조물
WL: 워드라인 WLS: 워드라인 구조물
110: 소자분리층 115: 게이트 트렌치
120: 게이트 유전층 125: 게이트 캡핑층
141, 142, 143: 도전 패턴 146, 147, 148: 캡핑 패턴
151, 152: 스페이서 156: 에어 스페이서
158: 절연 패턴 160: 스토리지 노드 콘택
180: 캡핑 절연층 192: 하부 도전층
194: 정보 저장 유전층 196: 상부 도전층
BL: 비트라인 BLS: 비트라인 구조물
LP: 랜딩 패드 구조물 SS: 스페이서 구조물
WL: 워드라인 WLS: 워드라인 구조물
Claims (10)
- 활성 영역을 포함하는 기판;
상기 활성 영역을 정의하는 소자분리층; 및
상기 활성 영역 및 상기 소자분리층을 가로질러 제1 수평 방향으로 연장되는 게이트 트렌치 내부에 위치하는 워드라인 구조물을 포함하고,
상기 워드라인 구조물은,
상기 게이트 트렌치의 내벽 상의 게이트 유전층; 및
상기 게이트 유전층 상에 배치되고, 상기 게이트 트렌치를 부분적으로 채우는 워드라인을 포함하고,
상기 워드라인은 제1 물질층 및 상기 제1 물질층 상의 제2 물질층을 포함하고,
상기 제2 물질층은 도핑된 반도체 물질(doped semiconductor material)을 포함하고,
상기 워드라인은 제1 폭을 갖는 제1 영역 및 상기 제1 폭 보다 큰 제2 폭을 갖는 제2 영역을 갖고,
상기 제2 물질층은 상기 제1 영역 내의 제1 물질 부분 및 상기 제2 영역 내의 제2 물질 부분을 포함하고,
상기 제2 물질층의 상기 도핑된 반도체 물질은 상기 제1 물질 부분에서 제1 불순물 농도를 갖고, 상기 제2 물질 부분에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 갖는 반도체 소자.
- 제1 항에 있어서,
상기 도핑된 반도체 물질은 인(P) 또는 비소(As)를 함유하는 다결정 실리콘인 반도체 소자.
- 제1 항에 있어서,
상기 제1 불순물 농도 및 상기 제2 불순물 농도는 1.0 x1018/cm3 내지 1.0 x1022/cm3의 범위인 반도체 소자.
- 제1 항에 있어서,
상기 게이트 트렌치는 제1 폭을 갖고 연장되는 제1 트렌치 부분 및 상기 제1 폭보다 큰 제2 폭을 갖고 연장되는 제2 트렌치 부분을 포함하고,
상기 워드라인의 상기 제1 영역은 상기 제1 트렌치 부분 내에 위치하고,
상기 워드라인의 상기 제2 영역은 상기 제2 트렌치 부분 내에 위치하는 반도체 소자.
- 제4 항에 있어서,
상기 제1 트렌치 부분은 상기 소자분리층이 리세스된 영역이고,
상기 제2 트렌치 부분은 상기 활성 영역이 리세스된 영역인 반도체 소자.
- 제4 항에 있어서,
상기 제1 물질 부분은 상기 소자분리층과 인접하고,
상기 제2 물질 부분은 상기 활성 영역과 인접하는 반도체 소자.
- 제1 항에 있어서,
상기 활성 영역 및 상기 소자분리층은 상기 게이트 트렌치에 의해서 리세스되고,
상기 게이트 유전층은 상기 소자분리층과 접촉하는 제1 부분 및 상기 활성 영역과 접촉하는 제2 부분을 포함하고,
상기 제1 부분의 두께는 상기 제2 부분의 두께와 다른 반도체 소자.
- 제1 불순물 영역 및 제2 불순물 영역을 포함하는 활성 영역;
상기 활성 영역의 측면 상의 소자분리층;
상기 활성 영역 및 상기 소자분리층을 가로질러 제1 수평 방향으로 연장되는 게이트 트렌치들;
상기 게이트 트렌치들 내의 워드라인들을 포함하는 워드라인 구조물들;
상기 워드라인들과 다른 높이 레벨에 배치되고, 상기 워드라인들과 교차하고, 상기 제1 불순물 영역과 전기적으로 연결되는 비트라인 구조물;
상기 제2 불순물 영역과 전기적으로 연결되는 스토리지 노드 콘택; 및
상기 스토리지 노드 콘택과 전기적으로 연결되는 정보 저장 구조물을 포함하고,
상기 게이트 트렌치들은 제1 게이트 트렌치 및 제2 게이트 트렌치를 포함하고,
상기 워드라인들은 상기 제1 게이트 트렌치 내의 제1 워드라인 및 상기 제2 게이트 트렌치 내의 제2 워드라인을 포함하고,
상기 제1 워드라인은 제1 폭을 갖는 영역에서 제1 불순물 농도를 갖는 제1 도핑된 물질을 포함하고,
상기 제2 워드라인은 상기 제1 폭보다 큰 제2 폭을 갖는 영역에서 상기 제1 불순물 농도 보다 낮은 제2 불순물 농도를 갖는 제2 도핑된 물질을 포함하는 반도체 소자.
- 제8 항에 있어서,
상기 제2 워드라인에서 상기 제2 폭을 갖는 상기 영역은 상기 활성 영역과 인접하고,
상기 제1 워드라인에서 상기 제1 폭을 갖는 상기 영역은 상기 소자분리 층과 인접하는 반도체 소자.
- 제8 항에 있어서,
상기 제1 워드라인은 상기 제1 도핑된 물질을 포함하는 제1 물질층 및 상기 제1 물질층 아래에서 상기 제1 도핑된 물질 보다 비저항이 작은 도전성 물질을 포함하는 제2 물질층을 포함하고,
상기 제2 워드라인은 상기 제2 도핑된 물질을 포함하는 제3 물질층 및 상기 제3 물질층 아래에서 상기 도전성 물질을 포함하는 제4 물질층을 포함하는 반도체 소자.
Priority Applications (3)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220157526A KR20240076534A (ko) | 2022-11-22 | 2022-11-22 | 반도체 소자 |
Publications (1)
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ID=91079737
Family Applications (1)
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| KR1020220157526A KR20240076534A (ko) | 2022-11-22 | 2022-11-22 | 반도체 소자 |
Country Status (3)
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Also Published As
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| US20240172426A1 (en) | 2024-05-23 |
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