JP4755380B2 - 半導体構造の形成方法 - Google Patents

半導体構造の形成方法 Download PDF

Info

Publication number
JP4755380B2
JP4755380B2 JP2001569876A JP2001569876A JP4755380B2 JP 4755380 B2 JP4755380 B2 JP 4755380B2 JP 2001569876 A JP2001569876 A JP 2001569876A JP 2001569876 A JP2001569876 A JP 2001569876A JP 4755380 B2 JP4755380 B2 JP 4755380B2
Authority
JP
Japan
Prior art keywords
oxide layer
etching
forming
photoresist
exposed portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001569876A
Other languages
English (en)
Other versions
JP2003533014A (ja
Inventor
ヒューイ・ティ．・アンジェラ
寿典 小倉
Original Assignee
スパンション エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by スパンション エルエルシー filed Critical スパンション エルエルシー
Publication of JP2003533014A publication Critical patent/JP2003533014A/ja
Application granted granted Critical
Publication of JP4755380B2 publication Critical patent/JP4755380B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Weting (AREA)

Description

（技術分野）
本発明は、集積回路装置及びその製造方法に関する。より詳細には、本発明は、シリコン・ウェハ基板上の高品質な複数の厚さの酸化物層の形成に関する。
【０００１】
（背景技術）
現在、電力が切れたときに情報の保持を必要とする電子部品に幅広く不揮発性メモリ装置が使用されている。不揮発性メモリ装置には、読出し専用メモリ（ＲＯＭ）、プログラマブル読出し専用メモリ（ＰＲＯＭ）、消去可能プログラムマブル読出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）がある。ＥＥＰＲＯＭ装置は、電気的にプログラムし消去できる点が他の不揮発性メモリ装置と異なる。フラッシュＥＥＰＲＯＭ装置は、電気的にプログラムし消去できる点がＥＥＰＲＯＭと類似している。しかしながら、フラッシュＥＥＰＲＯＭ装置は、１つの電流パルスを使用して装置内のすべてのメモリ・セルを消去することができる。
【０００２】
プログラム・トランジスタや消去トランジスタなどの高電圧回路要素は、通常、ウェハ基板上に、比較的厚いゲート酸化物層と共に形成される。この比較的厚いゲート酸化物層は、通常、そのような高電圧環境でトランジスタ回路の絶縁破壊を防ぐために必要とされる。一方、低電圧回路は、ウェハ基板上に比較的薄いゲート酸化物層で実現されることが好ましい。そのような薄いゲート酸化物層は、一般に、比較的短いゲート長を有する回路要素の速度を高め、薄い酸化物層は、一般に、動作速度を早める。
【０００３】
さらに、処理技術が進歩してゲート長がますます短くなっているので、動作速度をさらに早くするためにゲート酸化物層の厚さをさらに薄くすることが望まれている。しかしながら、そのような集積回路装置に含まれる回路要素のなかには、拡張性がないものがある。
【０００４】
フラッシュＥＥＰＲＯＭなどの不揮発性メモリ装置は、ウェハ基板上にトンネル酸化物層を含むフラッシュ・メモリ・セルを形成する必要がある。そのようなトンネル酸化物層は、ウェハ基板上の高電圧酸化物層よりも薄い場合がある。しかしながら、そのようなトンネル酸化物層は、通常、低電圧酸化物層と同じように厚さを薄くすることはできない。例えば、そのようなフラッシュ・メモリ・セルは、一般に、トンネル酸化物層が薄すぎると、耐久性とデータ保持の点で大きな問題が生じる。
【０００５】
従って、不揮発性メモリ装置は、通常、同じウェハ基板上に異なる厚さの酸化物を形成すると有利である。比較的厚い選択ゲート酸化物層を有するトランジスタは、高電圧のプログラム及び消去操作に対応することができるが、比較的薄いゲート酸化物層を有する論理トランジスタは、処理技術が進歩して回路要素の寸法が小さくなったときに速度的な利点をもたらすことができる。さらに、高電圧トランジスタと低電圧トランジスタとのゲート寸法及び酸化物厚さに関係なく信頼性を高めるために、フラッシュ・メモリ・セルのトンネル酸化物層の厚さを変更することができる。
【０００６】
高品質な複数の厚さの酸化物層を形成する１つの方法は、複数のマスキング工程と酸化物形成工程とを含む。例えば、第１の酸化物層は、通常、最も厚い酸化物層であり、ウェハ基板上に最初に成長させられる。その後、フォトレジスト層が、第１の酸化物層の上に形成されられる。マスクを介してフォトレジストを露光することにより、フォトレジスト層にパターンが形成される。
【０００７】
次に、フォトレジストを現像し、除去し、酸化物層の露光した部分を残す。次に、第１の酸化物層がエッチングされ、残りのフォトレジストが除去される。次に、ウェハ基板上に第２の酸化物層を成長させる。第２の酸化物層が、ウェハ基板上の薄い方の酸化物層を形成し、第１と第２の酸化物層の組合せが、厚い方の酸化物層を形成する。この工程を繰り返して、プロセス・フロー全体にわたって様々な厚さの追加の酸化物層を形成することができる。
【０００８】
フォトレジスト層の現像の間及びその後で、酸化物層のマスクされていない部分すなわち露出部分が、汚染されることがある。例えば、酸化物層の露出部分に、外観検査で検出できない薄膜ができることがある。この薄膜は、乾いた現像剤や溶解しなかったフォトレジスト片などのフォトレジストの残留物からなる場合がある。従って、通常、酸化物層のマスクされていない部分は、レジスト残留物を除去するクリーニングまたはディスカム処理（descumming）工程にかける必要がある。酸化物層のマスクされていない部分すなわち露出部分は、バレル・アッシャまたはダウンストリーム型枚様式アッシャ内で、成分Ｏ2、Ｏ2／Ｎ2またはＯ2／Ｎ2−Ｈ2によってディスカム処理またはクリーニングすることができる。
【０００９】
ディスカム工程は、露出酸化物層の表面の損傷を防ぐために比較的短いが、ディスカム工程自体が、酸化物層上に汚染物質を残す。汚染物質は、図１に示したように、高解像度走査電子顕微鏡（ＳＥＭ）の下で酸化物層上のダークスポットとして現われる。このダークスポットの分析によって、汚染物質が、硫黄化合物と少量の炭化水素からなり、ほとんどフォトレジストの現像から残った光活性化合物からなることが分かった。露出酸化物層の表面上のこのようなダークスポットまたは欠陥は、後の処理工程に支障をきたし、それにより、処理上の問題が発生し、信頼性と歩留まりが低下する。
【００１０】
例えば、ディスカム処理後にウェット酸化物エッチングを行って酸化物層の露出部分を除去するときに、ダークスポットの下の酸化物層は、完全に除去することができない。従って、ダークスポットは、酸化物層の露出部分のマイクロマスクとしてはたらく。ダークスポットの結果として、最初の酸化物層が完全に除去されないので、その後に成長させる酸化物層が均質でなくなることがある。
【００１１】
従って、受入可能なウェハの全収率を高めるために、複数の厚さのゲート酸化物層とトンネル酸化物層を形成するときにそのようなダークスポットまたは欠陥を除去する方法が必要である。
【００１２】
（発明の開示）
ディスカム処理で生じる欠陥を減少させることによって均質な酸化物層を形成する方法を開示する。この方法は、ウェハ、ウェハ上の酸化物層、及び酸化物層上の現像されたフォトレジスト・マスクを含む半導体基板を反応性イオン・エッチング（ＲＩＥ）する工程を含む。基板を反応性イオン・エッチングした後で、酸化物層をエッチングする。
【００１３】
本発明の他の特徴及び利点は、本発明の詳細な説明から明らかであろう。
【００１４】
（発明を実施すための最良の形態）
説明を簡単かつ明確にするために、図に示した要素は必ずしも実寸で描かれていないことを理解されたい。例えば、要素のうちのいくつかの寸法は、明確にするために互いに対して誇張されている。
【００１５】
図２を参照すると、第１の酸化物層２すなわち選択ゲート酸化物層が、半導体基板４の表面の上に重なるように形成されている。半導体基板４は、単結晶シリコン基板であることが好ましい。半導体基板４は、ごみや自然酸化物を除去するために前もって処理された上面６を有する。選択したゲート酸化物層２は、周囲の乾いた酸素または蒸気がある状態で高温で表面６を熱で酸化させることによって形成されることが好ましい。酸化工程は、約７００〜約１４００℃の温度で行われることが好ましい。酸化工程により、好ましくは約５０〜約１５０オングストローム、より好ましくは約９０〜１００オングストロームの厚さを有する酸化ケイ素層が形成される。この酸化工程は、バッチ型熱酸化装置内で行うことができる。
【００１６】
第１の酸化物層２を形成した後、基板は、不純物を除去する処理が行われ、図３に示したように、フォトレジスト層８が、第１の酸化物層の上に重なるように形成される。フォトレジスト層８は、紫外線に反応し、ポジ型レジストであることが好ましい。次に、フォトレジスト層８の選択部分が、マスクを介して露光される。次に、露光されたフォトレジストが、現像され、酸化物層の露出部分１０を残して除去される。フォトレジスト層は、浸漬法、噴霧法、パドル法を含むがこれらに限定されない当該技術分野で一般に知られている方法によって現像することができる。図４は、酸化物層２の露出部分１０を示す。
【００１７】
フォトレジストを現像し除去した後で、酸化物層１０の露出部分を、低出力の反応性イオン・エッチングにかけ、酸化物層の表面に発生している可能性がある乾いた現像剤や溶解していないフォトレジストなどの有機残留物を除去する。反応性イオン・エッチングは、高周波（ＲＦ）バイアスされることが好ましい。フォトレジスト層の完全性を維持しパターン品質を保証するために、ディスカム工程は、比較的短く、最大３０ｎｍのフォトレジスト層と１ｎｍの酸化物層が除去される。反応性イオン・エッチング（ＲＩＥ）のプロセス変数は、以下の通りである。
（１）ＲＩＥの継続時間は３〜２５秒、
（２）成分Ｏ2／Ｎ2、Ｏ2／Ｎ2−Ｈ2または０2／Ｈｅ／Ａｒ、
（３）ＲＦ電力レベル５０〜２００Ｗ、
（４）圧力２５〜３００ｍＴｏｒｒ、そして
（５）ウェハ温度２０〜６０℃。
【００１８】
下の表１に、ＲＩＥプロセス条件のさらに具体的な例を示す。
【００１９】
【表１】
Figure 0004755380
【００２０】
低出力の反応性イオン・エッチングを使用することにより、フォトレジストの現像で残った残留物が十分に除去されることが分かった。しかしながら、ダウンストリーム・ディスカム法と違って、この方法は、通常、過剰な乾いた現像剤及び／または溶解していないフォトレジストを除去するために使用される。反応性イオン・エッチング法は、酸化物層の露出部分１０上にダークスポットを残さずにレジストの残留物は有効に除去するという、下部電極がバイアスされた方向性エッチングの利点を有する。従って、反応性イオン・エッチングを使用することにより、従来のＯ2ディスカム処理を使用したときに生じる可能性にあるマイクロマスクがなくなる。
【００２１】
反応性イオン・エッチングが完了した後で、図５に示したように、酸化物層１０の露出部分をエッチングまたは除去する。酸化物層は、酸化物層をエッチングする当技術分野で周知の従来の乾式と湿式の方法でエッチングすることができる。酸化物層の露出部分をエッチングするために使用できるドライ・エッチング法には、プラズマ・エッチング、イオンミリング、及び反応性イオン・エッチングがある。ウェット・エッチング法には、フッ化水素酸を使用する方法がある。酸化物層の露出領域をエッチングするときは、フッ化水素酸、フッ化アンモニウム及び水の緩衝酸化物エッチングを使用することが好ましい。
【００２２】
酸化物層２の露出部分１０をエッチングした後で、図６に示したように、残りのフォトレジスト８を除去する。残りのフォトレジスト層８を除去するために、半導体製造の技術分野で周知の湿式と乾式両方の方法を使用することができる。そのような方法には、硫酸と酸化剤の溶液と従来のＯ2プラズマ・ストリッピングを使用する方法があるが、これらに限定されない。
【００２３】
次に、図７に示したように、新しい酸化物層１４をウェハ基板４上に成長させ、異なる厚さを有する２つの酸化物層を作成する。トンネル酸化物層が、薄い酸化物層を形成し、選択ゲート酸化物層とトンネル・ゲート酸化物層の組合せが、厚い酸化物層を形成する。
【００２４】
以上説明した工程を繰り返して、様々な厚さを有する追加の酸化物層を作成することができる。例えば、トンネル酸化物層１４を成長させた後で、図８に示したように、酸化物層２及び１４の上にフローティング・ゲート１６を形成する。次に、酸化物層２と１４及びゲート構造１６の上に重なるようにフォトレジスト層１８を形成する。図９に示したように、フォトレジスト層１８を、マスクを介して露光し、次に、露光したフォトレジストを現像し除去して、酸化物層２及び１４の露出部分１５を残す。
【００２５】
レジストを現像し除去した後で、低出力反応性イオン・エッチングを使用して、基板をディスカム処理する。次に、図１０に示したように、酸化物層２及び１４の露出部分１５をエッチングし、残りのフォトレジストを除去する。図１１に示したように、ウェハ基板４の表面に、第３の酸化物層２０、すなわち酸化物層２及び１４と異なる厚さを有する周辺ゲート酸化物層を成長させる。
【００２６】
以上、本発明に従って、上記の利点を十分に提供する、半導体素子に複数の厚さの均一な酸化物層を作成する方法を開示した。開示した方法は、さらに他の処理のために受入可能なウェハの歩留まりを２倍にすることができる。
【００２７】
本発明を、特定の実施例に関して説明し示したが、本発明は、そのような実施例に限定されない。当業者は、本発明の趣旨から逸脱することなく変形及び修正を行うことができることを理解するであろう。従って、併記の特許請求の範囲及びその均等物に含まれるようなすべての変形及び修正が本発明の範囲に含まれるように意図される。
【図面の簡単な説明】
【図１】ディスカム処理の後のウェハ基板上の望ましくないダークスポットまたは欠陥の写真である。
【図２】ウェハ基板上に形成された酸化物層の部分断面図である。
【図３】酸化物層上にフォトレジスト層を形成した後の基板の部分断面図である。
【図４】フォトレジストを現像し基板をディスカム処理した後のウェハ基板の部分断面図である。
【図５】酸化物層をエッチングした後のウェハ基板の部分断面図である。
【図６】フォトレジスト層を除去した後のウェハ基板の部分断面図である。
【図７】新しい酸化物層を成長させた後のウェハ基板の部分断面図である。
【図８】第１と第２の酸化物層上にフローティング・ゲートを形成した後のウェハ基板の部分断面図である。
【図９】フォトレジスト層を形成し現像し、基板をディスカム処理した後のウェハ基板の部分断面図である。
【図１０】酸化物層をエッチングした後のウェハ基板の部分断面図である。
【図１１】第３の酸化物層を成長させた後のウェハ基板の部分断面図である。

Claims (6)

  1. 半導体基板上に第１の酸化物層を形成する工程と、
    前記第１の酸化物層上にフォトレジスト層を形成する工程と、
    前記第１の酸化物層に、前記フォトレジスト層によって覆われていない、パターンとしての露出部分を残存させるように、前記フォトレジスト層を露光および現像する工程と、
    前記第１の酸化物層の前記露出部分にディスカム処理を施す工程と、
    前記ディスカム処理によって前記第１の酸化物層の前記露出部分に残った欠陥を減少させるように、かつ、前記露光および現像する工程によって前記第１の酸化物層の前記露出部分上に残された残留物を除去するように、５０〜２００Ｗのパワーで前記基板を反応性イオン・エッチングする工程と、
    前記反応性イオン・エッチングする工程の後に、前記フォトレジスト層をマスクとして用いて、前記第１の酸化物層のうちの前記露出部分をエッチングする工程とを備えた、半導体構造の形成方法。
  2. 前記第１の酸化物層は、プラズマエッチング、イオンミリングエッチング、またはフッ化水素酸を用いたエッチングによりエッチングされる、請求項１に記載の半導体構造の形成方法。
  3. 前記露出部分をエッチングする工程の後に、前記第１の酸化物層上に残された前記フォトレジスト層を除去する工程をさらに含む、請求項１に記載の半導体構造の形成方法。
  4. 前記フォトレジスト層は、Ｏ2を含むガスから作成されるプラズマ、
    又は硫酸を用いたウェットエッチングにより除去される、請求項３に記載の半導体構造の形成方法。
  5. 前記半導体基板の上に第２の酸化物層を成長させる工程をさらに含む、請求項３に記載の半導体構造の形成方法。
  6. 前記反応性イオン・エッチングは、３から２５秒の間、ＲＦバイアスで実行される、請求項１に記載の半導体構造の形成方法。
JP2001569876A 2000-03-23 2001-03-20 半導体構造の形成方法 Expired - Fee Related JP4755380B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/535,256 2000-03-23
US09/535,256 US6461973B1 (en) 2000-02-11 2000-03-23 Method for forming high quality multiple thickness oxide layers by reducing descum induced defects
PCT/US2001/008861 WO2001071795A2 (en) 2000-03-23 2001-03-20 Method for forming high quality multiple thickness oxide layers by reducing descum induced defects

Publications (2)

Publication Number Publication Date
JP2003533014A JP2003533014A (ja) 2003-11-05
JP4755380B2 true JP4755380B2 (ja) 2011-08-24

Family

ID=24133457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001569876A Expired - Fee Related JP4755380B2 (ja) 2000-03-23 2001-03-20 半導体構造の形成方法

Country Status (8)

Country Link
US (1) US6461973B1 (ja)
EP (1) EP1284013A2 (ja)
JP (1) JP4755380B2 (ja)
KR (1) KR100785107B1 (ja)
CN (1) CN1240115C (ja)
BR (1) BR0109485A (ja)
TW (1) TW558794B (ja)
WO (1) WO2001071795A2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573192B1 (en) * 2000-09-21 2003-06-03 Infineon Technologies Ag Dual thickness gate oxide fabrication method using plasma surface treatment
US6908817B2 (en) * 2002-10-09 2005-06-21 Sandisk Corporation Flash memory array with increased coupling between floating and control gates
KR100442885B1 (ko) * 2002-11-01 2004-08-02 삼성전자주식회사 반도체 소자의 다중 두께 게이트 유전층 제조 방법
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7183153B2 (en) * 2004-03-12 2007-02-27 Sandisk Corporation Method of manufacturing self aligned non-volatile memory cells
US7202125B2 (en) 2004-12-22 2007-04-10 Sandisk Corporation Low-voltage, multiple thin-gate oxide and low-resistance gate electrode
US7482223B2 (en) 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
US7541240B2 (en) * 2005-10-18 2009-06-02 Sandisk Corporation Integration process flow for flash devices with low gap fill aspect ratio
US8310751B2 (en) * 2008-06-30 2012-11-13 Production Resource Group, L.L.C. Method and apparatus for making a high resolution light pattern generator on a transparent substrate
US10943791B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern formation method and method for manufacturing a semiconductor device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229826A (ja) * 1987-03-19 1988-09-26 Nec Corp 半導体装置の製造方法
JPS63288069A (ja) * 1987-05-20 1988-11-25 Nec Corp Ｍｏｓ型半導体素子の製造方法
JPH01268130A (ja) * 1988-04-20 1989-10-25 Matsushita Electric Ind Co Ltd エッチング加工方法
JPH03109765A (ja) * 1989-09-25 1991-05-09 Fujitsu Ltd 半導体装置の製造方法
JPH04369211A (ja) * 1991-06-18 1992-12-22 Fujitsu Ltd レジストベーク方法及びレジストベーク装置
JPH06196716A (ja) * 1992-10-09 1994-07-15 Advanced Micro Devices Inc 高品質の酸化膜を成長させるための方法
JPH07211811A (ja) * 1993-12-10 1995-08-11 Advanced Micro Devices Inc ソース領域をエッチングおよび注入するための方法
JPH10172960A (ja) * 1996-12-12 1998-06-26 Sony Corp アッシング方法
JPH10214773A (ja) * 1997-01-30 1998-08-11 Nec Corp 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3837856A (en) * 1967-04-04 1974-09-24 Signetics Corp Method for removing photoresist in manufacture of semiconductor devices
US4591547A (en) 1982-10-20 1986-05-27 General Instrument Corporation Dual layer positive photoresist process and devices
US4496423A (en) 1983-11-14 1985-01-29 Gca Corporation Gas feed for reactive ion etch system
US5057449A (en) 1990-03-26 1991-10-15 Micron Technology, Inc. Process for creating two thicknesses of gate oxide within a dynamic random access memory
US5198634A (en) 1990-05-21 1993-03-30 Mattson Brad S Plasma contamination removal process
US5171393A (en) 1991-07-29 1992-12-15 Moffat William A Wafer processing apparatus
US5362685A (en) 1992-10-29 1994-11-08 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide in integrated circuit devices
US5534743A (en) * 1993-03-11 1996-07-09 Fed Corporation Field emission display devices, and field emission electron beam source and isolation structure components therefor
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5582939A (en) * 1995-07-10 1996-12-10 Micron Technology, Inc. Method for fabricating and using defect-free phase shifting masks
US5672521A (en) 1995-11-21 1997-09-30 Advanced Micro Devices, Inc. Method of forming multiple gate oxide thicknesses on a wafer substrate
US5780343A (en) * 1995-12-20 1998-07-14 National Semiconductor Corporation Method of producing high quality silicon surface for selective epitaxial growth of silicon
US5891795A (en) * 1996-03-18 1999-04-06 Motorola, Inc. High density interconnect substrate
JP3512945B2 (ja) 1996-04-26 2004-03-31 株式会社東芝 パターン形成方法及びパターン形成装置
US5882489A (en) 1996-04-26 1999-03-16 Ulvac Technologies, Inc. Processes for cleaning and stripping photoresist from surfaces of semiconductor wafers
US5902452A (en) * 1997-03-13 1999-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching silicon surface
US5880019A (en) * 1997-04-17 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Insitu contact descum for self-aligned contact process
US5926708A (en) 1997-05-20 1999-07-20 International Business Machines Corp. Method for providing multiple gate oxide thicknesses on the same wafer

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229826A (ja) * 1987-03-19 1988-09-26 Nec Corp 半導体装置の製造方法
JPS63288069A (ja) * 1987-05-20 1988-11-25 Nec Corp Ｍｏｓ型半導体素子の製造方法
JPH01268130A (ja) * 1988-04-20 1989-10-25 Matsushita Electric Ind Co Ltd エッチング加工方法
JPH03109765A (ja) * 1989-09-25 1991-05-09 Fujitsu Ltd 半導体装置の製造方法
JPH04369211A (ja) * 1991-06-18 1992-12-22 Fujitsu Ltd レジストベーク方法及びレジストベーク装置
JPH06196716A (ja) * 1992-10-09 1994-07-15 Advanced Micro Devices Inc 高品質の酸化膜を成長させるための方法
JPH07211811A (ja) * 1993-12-10 1995-08-11 Advanced Micro Devices Inc ソース領域をエッチングおよび注入するための方法
JPH10172960A (ja) * 1996-12-12 1998-06-26 Sony Corp アッシング方法
JPH10214773A (ja) * 1997-01-30 1998-08-11 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2001071795A2 (en) 2001-09-27
US20020058421A1 (en) 2002-05-16
JP2003533014A (ja) 2003-11-05
CN1419710A (zh) 2003-05-21
KR100785107B1 (ko) 2007-12-12
KR20020080499A (ko) 2002-10-23
TW558794B (en) 2003-10-21
WO2001071795A3 (en) 2002-02-28
EP1284013A2 (en) 2003-02-19
CN1240115C (zh) 2006-02-01
US6461973B1 (en) 2002-10-08
BR0109485A (pt) 2003-06-10

Similar Documents

Publication Publication Date Title
JP4683685B2 (ja) 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法
JP4755380B2 (ja) 半導体構造の形成方法
CN101533776A (zh) 制造半导体存储器件的方法
JP2003163289A (ja) 半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法
JP4846162B2 (ja) 高温のディスカム処理を使用して高品質な複数の厚さの酸化物層を形成する方法
US20050158975A1 (en) Method of improving etching profile of floating gates for flash memory devices
US6432618B1 (en) Method for forming high quality multiple thickness oxide layers by reducing descum induced defects
KR100284307B1 (ko) 플래쉬 이이피롬 제조방법
KR100800944B1 (ko) 플래시 메모리의 게이트 전극 제조방법
KR100823694B1 (ko) 불휘발성 메모리 장치의 플로팅 게이트 구조물의 형성 방법
JP2005019944A (ja) 半導体素子のトンネル酸化膜形成方法
US20040173566A1 (en) Method for polymer removal after an etching process
JP2011129936A (ja) 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ
US20050142764A1 (en) Method for manufacturing semiconductor device
US6841446B2 (en) Fabrication method for a flash memory device
CN114843172A (zh) 一种sonos存储器ono光刻返工工艺集成方法
KR101170561B1 (ko) 반도체 소자의 플로팅 게이트 형성방법
KR20080060456A (ko) 플래쉬 메모리 소자의 제조방법
KR20040017125A (ko) 불휘발성 메모리 장치의 플로팅-게이트 제조 방법
KR20030001609A (ko) 플래시 메모리의 제조 방법
KR20040053438A (ko) 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR20050005678A (ko) 플래쉬 셀의 제조방법
KR20060000792A (ko) 플래시 메모리 소자의 제조 방법
KR20060072511A (ko) 반도체 소자의 제조방법
JPH10242306A (ja) 不揮発性半導体記憶装置とその製造方法

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A529

Effective date: 20020919

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040625

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20041201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050112

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050113

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080222

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080222

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100209

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110524

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110527

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140603

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140603

Year of fee payment: 3

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees