TW202228206A - 半導體結構的製造方法 - Google Patents

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蕭智仁
莊媖涓
黃詠騫
劉冠廷
沈澤民
吳忠緯
志強 吳
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Abstract

一種半導體裝置的製造方法，包括提供一種結構，此結構具有一基底和在前述基底上方的一通道層；在前述通道層上方形成一高介電常數閘極介質層；在前述高介電常數閘極介質層上形成一功函數金屬層；在前述功函數金屬層上形成一矽化物層；對此結構進行退火，使得與前述高介電常數閘極介電層相接的前述功函數金屬層的第一部分可摻雜有來自前述矽化物層的矽元素；去除前述矽化物層；以及在前述功函數金屬層的上方形成一塊體金屬層。

Description

半導體結構的製造方法
本發明實施例內容是有關於一種半導體結構的製造方法，特別是有關於一種在功函數金屬層摻雜矽，以調整有效功函數(eWF)的半導體結構及其製造方法，以增進所製得的半導體裝置的性能。
電子工業對於尺寸越來越小且速度越來越快的電子裝置的需求不斷增加，這些電子裝置能夠同時支持越來越多的越來越複雜的各種功能。為了滿足這些需求，在積體電路(IC)工業中存在著一種製造低成本、高性能和低功率的積體電路(ICs)的持續性的趨勢。迄今為止，通過縮小半導體積體電路(IC)的尺寸(例如，最小的積體電路部件尺寸)，從而提高了生產效率和降低相關成本，在很大程度上已經實現了這些目標。然而，這種尺寸縮減也增加了積體電路(IC)製程步驟的複雜性。因此，要實現積體電路裝置及其性能的持續進步，就需要積體電路製程和技術方面類似的進步。其中一個先進的領域是如何提供具有合適的臨界電壓(threshold voltages，Vt)互補式金屬氧化物半導體(CMOS)裝置給n型通道金屬氧化物半導體(NMOS)電晶體和p型通道金屬氧化物半導體(PMOS)電晶體，以在降低功率的同時也能提高性能。 特別是，隨著裝置持續按比例縮小尺寸到多閘極裝置，例如鰭式場效電晶體(FinFET)、包括奈米線裝置和奈米片裝置的全繞式閘極(GAA)裝置、以及其他類型的多閘極裝置，臨界電壓工程(Vt)一直是具有挑戰性的。原因之一是這些裝置的尺寸非常小，並且沒有能像傳統上那樣使用厚的功函數金屬來調整其臨界電壓的空間。
本發明的一些實施例提供一種半導體結構的製造方法。此半導體結構的製造方法包括提供具有一基底和在前述基底上方的一通道層(channel layer)的一種結構。此方法還包括在前述通道層上方形成一高介電常數(k)閘極介質層(high-k gate dielectric layer)，以及在前述高介電常數(k)閘極介質層上形成一功函數金屬層(work function metal layer)。此半導體結構的製造方法更包括在前述功函數金屬層上形成一矽化物層(silicide layer)；以及對此結構進行退火，使得與前述高介電常數(k)閘極介電層相接的前述功函數金屬層的第一部分(first portion)係摻雜有來自前述矽化物層的矽元素。此半導體結構的製造方法還包括去除前述矽化物層，以及在前述功函數金屬層的上方形成一塊體金屬層(bulk metal layer)。
本發明的一些實施例又提供一種半導體結構的製造方法。此半導體結構的製造方法包括提供一種結構，此結構具有一基底以及在前述基底上方的第一半導體通道層(first semiconductor channel layers)和第二半導體通道層(second semiconductor channel layers)。此半導體結構的製造方法還包括在前述第一半導體通道層和第二半導體通道層的兩者上方沉積一高介電常數(k)閘極介電層。此半導體結構的製造方法亦包括在前述高介電常數(k)閘極介電層上以及前述第一半導體通道層和第二半導體通道層的兩者上方形成一功函數金屬層(work function metal layer)。此半導體結構的製造方法還包括在功函數金屬層的上方以及第一半導體通道層和第二半導體通道層的上方形成一矽化物層(silicide layer)。此半導體結構的製造方法還包括圖案化前述矽化物層，使得前述矽化物層的第一部分(first portion)留在前述第一半導體通道層的上方，並且去除位在第二半導體通道的上方的前述矽化物層的第二部分(second portion)。此半導體結構的製造方法更包括對前述結構進行退火，以使得來自矽化物層的矽元素被驅入到與高介電常數(k)閘極介電層相接的功函數金屬層的部分之中。此半導體結構的製造方法還包括去除矽化物層的第一部分。
本發明的一些實施例還提供一種半導體結構。此半導體結構包括一基底，以及在前述基底上方的一第一半導體通道層(first semiconductor channel layer)。此半導體結構還包括在前述第一半導體通道層上方的一高介電常數(k)閘極介電層(high-k gate dielectric layer)。此半導體結構更包括在前述高介電常數閘極介電層上的一功函數金屬層(work function metal layer)，其中與前述高介電常數閘極介電層相接的前述功函數金屬層的第一部分(first portion)摻雜有第一摻雜濃度的矽。此半導體結構還包括在前述功函數金屬層上方的一塊體金屬層(bulk metal layer)，塊體金屬層與前述功函數金屬層的第二部分( second portion)相接，且此第二部分並未摻雜矽或者是具有第二摻雜濃度的矽摻雜，第二摻雜濃度低於前述第一摻雜濃度，其中，前述塊體金屬層以及前述功函數金屬層的第一部分和第二部分係形成第一閘極電極(first gate electrode)的至少一部分。
以下內容提供了很多不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及一第一特徵部件形成於一第二特徵部件之上方或位於其上，可能包含上述第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於上述第一特徵和上述第二特徵部件之間，使得第一和第二特徵部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，文中可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語，以便描述如圖所示之一個元件或部件與其他的元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。更進一步，當使用「約」、「大約」、或類似的用語來描述一個數值或一個數值範圍時，除非有另外指明，否則可根據本領域技術人員的知識以及參照本文公開的具體技術，此用語是用於涵蓋在該數值的某些變化(例如+/- 10%或其他變化)範圍內的數值。例如，用語「約5 nm」可包含了4.5 nm至5.5 nm、4.0 nm至5.0 nm等的尺寸範圍。
本揭露大致上涉及半導體結構及其製程，並且更具體地是關於具有高介電常數(k)金屬閘極(high-k metal gates，HKMG)的半導體裝置，此高介電常數(k)金屬閘極的功函數金屬(work function metal，WFM)層摻雜有矽，以調整(降低)高介電常數金屬閘極的有效功函數(effective work function，eWF)。由於裝置尺寸和裝置間距的持續縮小，有效功函數(eWF)的調整變得越來越具有挑戰性。一些方法係使用一具有高鋁濃度的功函數金屬(WFM)層進行有效功函數(eWF)調整。為了使有效功函數(eWF)接近4 eV，功函數金屬(WFM)層必須很厚，例如幾奈米厚。然而在小型裝置(例如小型的鰭式場效電晶體(FinFET)或是全繞式閘極(GAA)裝置)中，填充如此厚的功函金屬變得越來越困難。與那些方法不同，本揭露是將矽化物層設置在薄的功函數金屬(WFM)層上(例如，約1nm至約1.5nm厚，比其他方法要薄幾倍)，並且對結構進行退火，以使矽元素摻雜到功函數金屬層的一部分中，此功函數金屬層的一部分是與下方的一高介電常數閘極介電層(HK gate dielectric layer)形成界面。矽元素產生偶極效應(dipole effects)，從而降低了高介電常數金屬閘極(HKMG)的有效功函數(eWF)。根據來自實驗和模擬的數據，在功函數金屬層和高介電常數層的界面處，每1%的矽摻雜濃度可以使有效功函數(eWF)降低約55 mV，而在功函數金屬層和高介電常數層的界面處，每1%的鋁摻雜濃度只能使有效功函數(eWF)降低約26 mV。因此，所揭露的用矽摻雜功函數金屬層的方法，在減少高介電常數金屬閘極(HKMG)的有效功函數(eWF)方面非常有效。在一些實驗中，即使具有非常薄的功函數金屬層(例如約1nm至約1.5nm厚)，有效功函數(eWF)也可以降低至接近4.0 eV。
第1圖示出了根據本揭露的應用有效功函數(eWF)調整的裝置200的一部分的示意圖。裝置200包括一個電晶體(例如，一場效電晶體或FET)200A和另一個電晶體(FET)200B。為了說明的目的，場效電晶體(FET)200A中的功函數金屬(WFM)層284A摻有矽，以進行有效功函數(eWF)調節，而場效電晶體200B中的功函數金屬(WFM)層284B則不摻有矽。結果，當場效電晶體200A和場效電晶體200B之間的其他所有狀況都相同時，場效電晶體200A的有效功函數(eWF)低於場效電晶體200B的有效功函數(eWF)。在一個實施例中，裝置200是一互補式金屬氧化物半導體(CMOS)裝置，場效電晶體200A是一n型場效電晶體(NFET)，並且場效電晶體200B是p型場效電晶體(PFET)。在另一個實施例中，場效電晶體200A和場效電晶體200B都是n型場效電晶體(NFET)。在又一個實施例中，場效電晶體200A和場效電晶體200B都是p型場效電晶體(PFET)。因此，本揭露可以為n型場效電晶體(NFET)和p型場效電晶體(PFET)提供不同的有效功函數(eWF)(以及不同的臨界電壓(threshold voltages))。
上述的場效電晶體200A包括在一通道層(channel layer)215A上方的一閘極堆疊(gate stack)240A。上述的場效電晶體200B包括在另一通道層215B上方的一閘極堆疊240B。在實施例中，通道層215A和通道層215B可各自包括矽(例如結晶矽(crystalline silicon)或本質矽(intrinsic silicon))、鍺、矽鍺、或其他合適的半導體材料。在各種實施例中，通道層215A和通道層215B可以包括相同的材料或是不同的材料。
閘極堆疊240A包括一界面層280、一高介電常數(k)閘極介電層282、功函數金屬層(WFM layer)284A以及一塊體金屬層(bulk metal layer)286。閘極堆疊240B包括界面層280、高介電常數(k)閘極介電層282、功函數金屬層284B以及塊體金屬層286。在一個實施例中，界面層280包括SiO 2或SiON，高介電常數閘極介電層282包括二氧化鉿(HfO 2)、或是其他鉿系的高介電常數介電質(Hf-based high-k dielectric)，功函數金屬層284A包括TiN、或是其他氮化物系的金屬材料(nitride-based metallic material)，以及塊體金屬層286包括鎢。功函數金屬(WFM)層284A和塊體金屬層286形成用於場效電晶體200A的一閘極電極(或至少一部分的閘極電極)。功函數金屬層284B和塊體金屬層286形成用於場效電晶體200B的一閘極電極(或至少一部分的閘極電極)。
功函數金屬層284A具有兩個部分284'和284”。功函數金屬層的部分284′與高介電常數閘極介電層282形成接面。功函數金屬層的部分284″與塊體金屬層286形成接面。功函數金屬層284A摻雜有矽。功函數金屬層284B則不摻雜有矽。如將要討論的，由於根據本揭露的退火製程(和其他因素)，摻雜到功函數金屬層284A中的矽元素傾向於累積或分佈在靠近高介電常數閘極介電層282的功函數金屬層的部分284'之中。在一些實施例中，功函數金屬層的部分284'的厚度(沿著“z”方向)可以在大約2Å到4Å的範圍內。在一個實施例中，功函數金屬層的部分284’摻雜有矽，且矽摻雜濃度在大約1%至大約10%的範圍內。在一些實施例中，這種矽摻雜濃度可以將場效電晶體200A的有效功函數(eWF)降低一數值，此數值在約55mV至約550mV的範圍。實驗結果已顯示，這樣的有效功函數(eWF)調整範圍是足夠的，而不會增加太多的製造成本。當矽摻雜濃度太低(例如低於1%)時，有效功函數(eWF)的調節效果可能太小而無法在實際上使用(但可以肯定的是，使用本揭露的確可以達到有效功函數的調節)。另一方面，將矽摻雜濃度提高到遠高於10%會延長製造過程，從而導致成本增加，這將在下面進行討論。在一個實施例中，功函數金屬層的部分284”不摻雜有矽。在另一個實施例中，功函數金屬層的部分284”則摻雜有矽，但矽摻雜濃度遠低於功函數金屬層的部分284'中的矽摻雜濃度。例如，在一個實施例中，功函數金屬層的部分284”中的矽摻雜濃度可以比功函數金屬層的部分284'中的矽摻雜濃度低10倍。在一個實施例中，在功函數金屬層的部分284”中的矽摻雜濃度為0.1%或更低、0.01%或更低、或是0.001%或更低。在一些實施例中，功函數金屬層的部分284”中的矽摻雜濃度在大約0.001%至大約0.1%的範圍內。
本揭露可以用於靈活的調整互補式金屬氧化物半導體(CMOS)裝置的有效功函數(eWF)和臨界電壓。此外，具有用於n型場效電晶體(NFET)和p型場效電晶體(PFET)兩者的一功函數金屬層的薄層(例如第1圖中的功函數金屬層層284A和284B)，可使得閘極堆疊240A和閘極堆疊240B能被製作用在非常小尺寸的裝置中，例如可以製作在通道長度只有僅幾奈米的鰭式場效電晶體(FinFET)裝置和全繞式閘極(GAA)裝置中。本揭露可以應用在例如鰭式場效電晶體(FinFET)裝置和全繞式閘極(GAA)裝置的多閘極互補式金屬氧化物半導體(CMOS)裝置，以及應用在平面式的互補式金屬氧化物半導體(CMOS)裝置。
下面結合附圖以描述本揭露的結構和製造方法的細節，附圖示出了根據一些實施例的製造全繞式閘極(GAA)裝置的製程。全繞式閘極(GAA)裝置是指一種具有垂直堆疊的水平定向的多通道電晶體(vertically-stacked horizontally-oriented multi-channel transistors)的裝置，例如奈米線(nanowire)電晶體和奈米片(nanosheet)電晶體。全繞式閘極(GAA)裝置具有更好的閘極控制能力、更低的漏電流以及完全的鰭式場效電晶體(FinFET)裝置佈局兼容性，因此這些裝置成為有望將互補式金屬氧化物半導體(CMOS)裝置推向下一個階段的一種候選裝置者。本揭露還簡要地討論了在鰭式場效電晶體(FinFET)裝置中的有效功函數(eWF)調整的實現。本領域普通技術人員應可理解，可以容易地將本揭露用作設計或修改其他製程和結構的基礎，以實現與本揭露介紹的實施例相同的目的以及/或達到相同的優點。
第2圖是根據本揭露的各個方面的用於製造一半導體裝置的方法100的流程圖。在一些實施例中，方法100係用以製造包括一全繞式閘極(GAA)電晶體(或稱全繞式閘極場效電晶體FET)200A和一全繞式閘極(GAA)電晶體(或稱全繞式閘極場效電晶體FET)200B的多閘極裝置200。在一個實施例中，全繞式閘極(GAA)場效電晶體200A是一n型場效電晶體(NFET)，並且全繞式閘極(GAA)場效電晶體200B是一p型場效電晶體(PFET)。在另一實施例中，全繞式閘極(GAA)場效電晶體200A和全繞式閘極(GAA)場效電晶體200B都是n型場效電晶體(NFET)。在又一個實施例中，全繞式閘極(GAA)場效電晶體200A和全繞式閘極(GAA)場效電晶體200B都是p型場效電晶體(PFET)。本揭露考慮了附加的製程步驟。在方法100之前、之間和之後，可以提供一些附加的步驟，並且可以替換、消除或者移動所描述的某些步驟。下面參照第3A圖至第16圖描述方法100。第3A圖是根據本揭露的各個方面在與第2圖中的方法100相關的一個製造階段的一個半導體裝置200的局部俯視示意圖。第3B圖至第15B圖是根據本揭露的各個方面在與第2圖中的方法100相關的製造階段的半導體裝置200的局部剖面示意圖。第16圖示出了關於在方法100的某些步驟下的一退火製程(annealing process)的影響的一些實驗數據。
在本實施例中，裝置200是多閘極(或多重閘極)裝置，並且可以被設置在一微處理器、一記憶體以及/或其他積體電路裝置中。在一些實施例中，裝置(或稱多閘極裝置)200是一積體電路晶片的一部分、晶片系統(system on chip，SoC)、或前述的一部分，其包括各種被動和主動微電子裝置，例如電阻器、電容器、電感器、二極體、p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、側向擴散金屬氧化物半導體(LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適的組件、或前述之組合。在一些實施例中，多閘極裝置200被設置在一個非揮發性記憶體中，例如非揮發隨機存取記憶體(non-volatile random-access memory，NVRAM)、一快閃記憶體(flash memory)、電子抹除式可複寫唯讀記憶體(electrically erasable programmable read only memory，EEPROM)、電子可編程式唯讀記憶體(electrically programmable read-only memory，EPROM)、其他合適的記憶體類型、或前述之組合。為了清楚起見，已經簡化了第3A圖-第15B圖，以可以更好地理解本揭露的發明構思。可以在裝置200中設置其他部件，並且在其他實施例的裝置200中可以替換、修改或刪除以下描述的一些部件。
在步驟102處，方法100(第2圖)提供了裝置200的一個初始結構，其一部分在第3A圖-第3C圖中示出。特別地，第3A圖示出了在某些製造階段，多閘極裝置200包括場效電晶體200A和場效電晶體200B。場效電晶體200A包括一主動區域204A和通常垂直於主動區域204A的一閘極區域206A。主動區域204A包括一對源極/汲極區域和位於此對源極/汲極區域之間的一通道區(channel region)，並且閘極區206A與主動區204A中的通道區接合。類似地，場效電晶體200B包括主動區域204B和閘極區206B。主動區204B包括一對源極/汲極區域(source/drain region)和位於此對源極/汲極區域之間的一通道區，並且閘極區域206B與主動區域204B中的通道區接合。
第3B圖示出了根據一實施例的裝置200的剖面示意圖，其可以是沿著第3A圖的線A1-A1的場效電晶體200A或沿著第3A圖的線B1-B1的場效電晶體200B的剖面示意圖。第3C圖示出了根據一實施例的裝置200的剖面示意圖，其可以是沿著第3A圖的線A2-A2的場效電晶體200A或沿著第3A圖的線B2-B2的場效電晶體200B的剖面示意圖。第3B圖和第3C圖中所例示的實施方式是奈米線場效電晶體(nanowire FETs)，其中它們的通道層215是奈米線的形狀。為了清楚起見，場效電晶體200A和200B被示出為具有相同的結構配置(例如，相同數量的通道層215)，以更好地理解本揭露的發明構思。在各種實施例中，場效電晶體200A和場效電晶體200B可以具有不同的結構配置。例如，它們可以具有不同數量的通道層215，以及/或它們的通道層215可以具有不同的形狀或尺寸。在另一個示例中，場效電晶體200A和場效電晶體200B中的其中一個或兩者可以是鰭式場效電晶體(FinFET)、奈米線場效電晶體(nanowire FET)，奈米片場效電晶體(nanosheet FET)或一平面式場效電晶體(planar FET)。
參照第3B-3C圖所示，多閘極裝置200包括一基底(例如，一晶圓)202。在所描繪的實施例中，基底202包括矽。替代地或附加地，基底202包括另一種元素半導體，例如鍺；一化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)以及/或銻化銦(indium antimonide)；一合金半導體，例如矽鍺(SiGe)、磷化砷化鎵(gallium arsenide phosphide，GaAsP)、砷化鋁銦(aluminum indium arsenide，AlInAs)、砷化鋁鎵(aluminum gallium arsenide，AlGaAs)、磷化銦鎵鎵(gallium indium phosphide，GaInP)、磷化銦鎵鎵(gallium indium phosphide，GaInP)以及/或磷化砷化銦鎵(gallium indium arsenide phosphide，GaInAsP)；或前述之組合。替代性的實施例中，基底202是一絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底，例如絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底、或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。
場效電晶體200A和場效電晶體200B中的各個電晶體還包括一對源極/汲極部件260。對於n型場效電晶體(NFET)，源極/汲極部件260是n型的。對於p型場效電晶體(PFET)，源極/汲極部件260是p型的。源極/汲極部件260可以通過磊晶生長半導體材料(例如，矽或矽鍺)以填充裝置200中的溝槽(trenches)來形成，例如，使用化學氣相沉積(chemical vapor deposition，CVD)的技術(例如，氣相磊晶)、分子束磊晶(molecular beam epitaxy)，其他合適的磊晶生長製程、前述之組合。源極/汲極部件260摻雜有適當的n型摻雜物以及/或p型摻雜物。例如，對於n型場效電晶體(NFET)，源極/汲極部件260可以包括矽，並且摻雜有碳、磷、砷、其他n型摻雜物、或前述之組合。對於p型場效電晶體(PFET)，源極/汲極部件260可以包括矽鍺或鍺，並且摻雜有硼、其他p型摻雜物、或前述之組合。
場效電晶體200A和場效200B中的每個還包括堆疊在基底202上方並連接一對源極/汲極部件260的半導體層215的堆疊。此半導體層215的堆疊是作為各個電晶體的電晶體通道。因此，這些半導體層215也稱為通道層(channel layers)215。通道層215暴露在一閘極溝槽(gate trench)275中，這是由於從其中的各個閘極區域206A和206B(第3A圖)去除了虛置閘極(dummy gate)而導致的。通道層215可以包括結晶矽、鍺、矽鍺、或其他合適的半導體材料。最初，通道層215形成為一半導體層堆疊(semiconductor layer stack)的一部分，此半導體層堆疊包括通道層215和不同材料的其他半導體層。使用一種或多種光學微影蝕刻製程對半導體層堆疊進行圖案化，以在基底202上方形成突出的鰭片形狀，所述光學微影蝕刻製程包括雙重圖案(double-patterning)製程或多重圖案(multi-patterning)製程。在形成閘極溝槽275之後，選擇性地蝕刻半導體層堆疊以去除其他半導體層，使得通道層215懸置在基底202上方並且位於相對應的源極/汲極部件260之間。各個通道層215係以間隙(gaps)277相互分隔開來，並且通道層215與基底202之間也以間隙277分隔開來。
在一些實施例中，每個通道層215具有奈米尺寸。例如，在一些實施例中，每個通道層215可以具有大約10nm至大約300nm的長度(沿著“x”方向)，以及大約10nm至大約80nm的寬度(沿著“y”方向)以及高度(沿著“z”方向)約4nm至約8nm。在一些實施例中，通道層215之間的垂直間隔(沿著“z”方向)可為大約6nm至大約15nm。因此，通道層215可以被稱為“奈米線”，其通常是指懸置的通道層可以允許金屬閘極物理性的接觸通道層的至少四個側面(即，圍繞通道層)。在一些實施例中，通道層215可以是圓柱形的(例如，奈米線)、矩形的(例如，奈米棒)、片狀的(例如，奈米片)等、或者具有其他合適的形狀。
裝置200進一步包括隔離部件230，以隔離各種區域，例如各種主動區域204A和主動區域204B。隔離部件230包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包括矽、氧、氮、碳或其他合適的隔離成分)、或前述之組合。隔離部件230可以包括不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、以及/或矽的局部氧化(local oxidation of silicon，LOCOS)結構。隔離部件230可包括多層的絕緣材料。
裝置200還包括與源極/汲極部件260相鄰的閘極間隔物(gate spacers)247。閘極間隔物247可以包括矽、氧、碳、氮、其他合適的材料、或前述的組合(例如氧化矽、氮化矽、氧氮化矽(SiON)、碳化矽、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN))。在一些實施例中，閘極間隔物247包括一多層結構，例如包括氮化矽的第一介電層(first dielectric layer)和包括氧化矽的第二介電層(second dielectric layer)。裝置200進一步包括垂直於相鄰通道層215之間且與源極/汲極部件260相鄰的內部間隔物(inner spacers)255。內部間隔物255可以包括介電材料，此介電材料包括矽、氧、碳、氮、其他合適的材料、或前述之組合(例如，氧化矽、氮化矽、氮氧化矽、碳化矽、或氮碳氧化矽)。在一些實施例中，內部間隔物255包括低介電常數之介電材料。閘極間隔物247和內部間隔物255通過沉積(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等)和蝕刻製程(例如，乾式蝕刻)而形成。閘極溝槽275設置在相對的閘極間隔物247之間和在相對的內部間隔物255之間。
裝置200還包括設置在隔離部件230、磊晶源極/汲極部件260和閘極間隔物247上方的接觸蝕刻停止層(CESL)268。接觸蝕刻停止層(CESL)268包括矽和氮，例如氮化矽或氮氧化矽。可以通過例如化學氣相沉積(CVD)的沉積製程、或其他合適的方法來形成接觸蝕刻停止層(CESL)268。裝置200還包括位於接觸蝕刻停止層(CESL)268上方的一層間介電(inter-layer dielectric，ILD)層270。層間介電層270包括介電材料，包括例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(TEOS)氧化物、磷矽玻璃(Phospho-Silicate Glass，PSG)、矽酸硼磷矽酸鹽玻璃(BPSG)、低介電常數的介電材料、其他合適的介電材料、或前述之組合。層間介電層270可以通過例如化學氣相沉積(CVD)，可流動式的化學氣相沉積(flowable CVD，FCVD)的沉積製程、或其他合適的方法形成。
第3D和3E圖示出了根據另一實施例的裝置200的剖面示意圖，其中通道層215呈現鰭片形狀，而不是多個堆疊層的形狀。因此，它也被稱為鰭片215，並且場效電晶體200A和200B被稱為鰭式場效電晶體(FinFET)。特別是，第3D圖示出了沿著第3A圖的線A1-A1和線B1-B1的場效電晶體200A和200B的剖面示意圖。第3E圖示出了沿著第3A圖的線A2-A2和線B2-B2的場效電晶體200A和200B的剖面示意圖。鰭片215從基底202延伸並穿過隔離部件230。鰭片215連接一對源極/汲極部件260。在一些實施例中，鰭片215可以具有大約40nm至大約70nm的高度(沿著“z”方向)，以及約4nm至約8nm的寬度(沿著“y”方向)。
在下面的討論中，場效電晶體200A和200B是奈米線場效電晶體(nanowire FETs)，如第3B圖和第3C圖所示。但是，它們也可以是如第3D圖和第3E圖所示的鰭式場效電晶體(FinFET)。而且方法100可以應用於這兩種實施例，或者是應用於未在第3B圖-第3E圖中示出的其他類型的電晶體。
在步驟104中，方法100(第2圖)在通道層215上方形成一界面閘極介電層(interfacial gate dielectric layer)(或簡稱界面層(interfacial layer))280，如第4圖所示。第4圖示出了分別沿著第3A圖的線A2-A2和線B2-B2的電晶體200A和200B的剖面示意圖。參照第4圖，在所描繪的實施例中，界面層280設置在通道層215的表面上並且部分地填充間隙277。在一些實施例中，界面層280還設置在基底202上、隔離部件230上以及/或閘極間隔物上。界面層280包括介電材料，例如SiO 2、HfSiO、SiON、其他含矽介電材料(silicon-containing dielectric material)、其他合適的介電材料、或前述材料的組合。界面層280通過本揭露所述的任何製程形成，例如熱氧化、化學氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、其他合適的製程、或前述之組合。在一些實施例中，界面層280具有大約0.5nm至大約1.5nm的厚度。在其他實施例中，在電晶體200A和200B中可以省略步驟104，並且可以省略界面層280。
在步驟106中，方法100(第2圖)在界面層280上形成一高介電常數(k)閘極介電層(或簡稱，高介電常數介電層)282，如第5圖所示。參照第5圖，其示出了分別沿著第3A圖的線A2-A2和線B2-B2的電晶體200A和200B的剖面示意圖。參照第5圖，在所描g述的實施例中，高介電常數(k)介電層282係設置在界面層280和隔離部件230上方，並且部分地填充間隙277。在一個實施例中，高介電常數(k)介電層282包括HfO 2。在另一個實施例中，高介電常數(k)介電層282包括另一種含鉿的高介電常數介電材料(hafnium-containing high-k dielectric material)，例如氧化矽鉿(HfSiO 4)、氮化矽酸鉿(nitrided hafnium silicate，HfSiON)、氧化鑭鉿(lanthanum hafnium oxide，例如Hf 2La 2O 7)，鉿鉭氧化物(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、鉿鋁氧化物(hafnium-aluminum-oxide，例如HfAlO x)、或二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金。在另一個實施例中，高介電常數(k)介電層282包括另一種高介電常數(k)介電材料，例如ZrO 2、ZrSiO 4、Al 2SiO 5、Al 2O 3、TiO 2、La 2O 3、La 4Si 3O 12、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO 3、BaTiO 3(BTO)、(Ba,Sr)TiO 3(BST)、或前述的組合。高介電常數(k)介電材料通常是指具有高介電常數的介電材料，例如介電常數大於7.0的介電材料。高介電常數(k)介電層282可以通過本揭露所述的任何製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、基於氧化的沉積製程、其他合適的製程、或前述製程之組合。在一些實施例中，高介電常數(k)介電層282具有約0.2nm至約1.5nm的厚度。
在步驟108中，方法100(第2圖)在高介電常數(k)介電層282上方形成功函數金屬(WFM)層284，如第6圖所示。參照第6圖，其示出了分別沿著第3A圖的線A2-A2和線B2-B2的電晶體200A和200B的剖面示意圖。參照第6圖，在所描述的實施例中，功函數金屬(WFM)層284設置在高介電常數(k)介電層282上方，並且部分地填充間隙277。在一個實施例中，功函數金屬(WFM)層284包括氮化鈦(TiN)。在一些實施例中，功函數金屬(WFM)層284包括另一種氮化物系的金屬材料(nitride-based metallic material)，例如TaN、WN、TiCN、TaCN、WCN、TiAlN、或TaAlN。在一些實施例中，功函數金屬(WFM)層284可以包括TiAlC、TiAlSiC、TaC、TaAl、TaAlC、TaSiAlC、或其他合適的功函數金屬。在本實施例中，功函數金屬(WFM)層284具有大約1nm至大約2.5nm的厚度，例如大約1nm至大約1.5nm。如果功函數金屬(WFM)層284太厚(例如大於2.5nm)，在一些實施例中，功函數金屬(WFM)層284則可能填充間隙277，並且隨後的功函數金屬(WFM)層284的矽摻雜將是不均勻的。如果功函數金屬(WFM)層284太薄(例如小於1 nm)，則可能無法提供所需的有效功函數(eWF)，或者通過矽摻雜而進行的有效功函數(eWF)調整可能會無效。功函數金屬(WFM)層284可以通過本文所述的任何製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的製程、或前述製程之組合。在一個實施例中，功函數金屬(WFM)層284由原子層沉積形成，例如原子層沉積的氮化鈦(TiN)。
在步驟110中，方法100(第2圖)在功函數金屬(WFM)層284上方形成一矽化物層(silicide layer)420，如第7圖所示。參照第7圖，其示出了分別沿著第3A圖的線A2-A2和線B2-B2的電晶體200A和200B的剖面示意圖。參照第7圖，在所描述的實施例中，矽化物層420設置在功函數金屬(WFM)層284上方並圍繞功函數金屬層284。在一個實施例中，矽化物層420部分填充間隙277。替代地，矽化物層420可完全填充間隙277。在一個實施例中，矽化物層420包括矽化鈦(titanium silicide)的任何相或變化，矽化鈦包括TiSi 2，或者包括矽化鋯(zirconium silicide)的任何相或變化，矽化鋯包括ZrSi 2，或者包括矽化釔(yttrium silicide)的任何相或變化，矽化釔包括YSi 2，或者包括其他合適的矽化物。在本實施例中，沉積矽化物層420至大約1nm至大約3nm的厚度，例如大約1nm至大約1.5nm的厚度。矽化物層420通過本文所述的任何製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、其他合適的製程、或前述製程之組合。例如，可以將前驅物TiCl 4和矽烷藉由原子層沉積(ALD)方式而沉積二矽化鈦(titanium disilicide，TiSi 2)。
在步驟112處，方法100(第2圖)對矽化物層420進行圖案化，以使矽化物層420從電晶體200B中去除(在此實施例中，電晶體200B中的功函數金屬層284沒有摻雜矽)，並且使矽化物層420保留在電晶體200A上方。這將涉及多個製程，包括光學微影和蝕刻製程，並敘述如下。
參照第8圖，方法100形成一蝕刻遮罩290，其覆蓋電晶體200A並暴露出電晶體200B。遮罩290包括與矽化物層420和功函數金屬(WFM)層284的材料不同的材料，以在矽化物層420的蝕刻期間和在去除蝕刻遮罩290的期間達到蝕刻選擇性(etching selectivity)。例如，遮罩290可以包括抗蝕刻材料層(並且因此可以被稱為一圖案化的抗蝕刻層以及/或一圖案化的光阻層)。在一些實施例中，遮罩290具有一多層結構(multi-layer structure)，例如設置在一抗反射塗(anti-reflective coating，ARC)層上方的一光阻層。本揭露考慮用於遮罩290的其他材料，只要可以實現上述蝕刻選擇性的材料即可。在一些實施例中，步驟112包括一微影製程，此微影蝕刻製程包括在裝置200上方形成一光阻層(例如，通過旋轉塗佈)、進行一預曝光烘烤製程(pre-exposure baking process)、使用一光罩進行曝光製程、進行一後曝光烘烤過程(post-exposure baking process)，然後在一顯影液中顯影曝光的光阻層。在顯影之後，圖案化的光阻層(例如，圖案化的遮罩290)包括與光罩圖案相對應的一光阻圖案，其中圖案化的光阻層係覆蓋電晶體200A並且暴露出電晶體200B。
在設置有蝕刻遮罩290的情況下，步驟112中接著蝕刻矽化物層420，並將矽化物層420從電晶體200B中去除，如第9圖所示。 電晶體200A中的矽化物層420可藉由蝕刻遮罩290的保護，而不受蝕刻製程的影響。蝕刻製程完全去除了電晶體200B中在通道層215周圍的矽化物層420，以及在通道層215與基底202之間的矽化物層420，從而在其中暴露出功函數金屬(WFM)層284。蝕刻製程可以是一乾式蝕刻製程、一濕式蝕刻製程、或者是相對於功函數金屬(WFM)層284而言對於矽化物層420具有一高蝕刻選擇性的一反應性離子蝕刻製程(reactive ion etching process)。在一些實施例中，此蝕刻溶液還具有相對於遮罩290而言對於矽化物層420更具有一蝕刻選擇性。在一些實施例中，蝕刻製程係部分的蝕刻遮罩290。
在蝕刻製程完成之後，在方法100(第2圖)的步驟112中，係去除遮罩290，例如通過一光阻去除製程、或者其他合適的製程，以將遮罩290去除。參照第10圖，僅有位於電晶體200A中的矽化物層420的部分留下。係去除位於電晶體200B處的矽化物層420。
在步驟114中，方法100(第2圖)對裝置200進行一熱驅入製程500(第11圖)，使得來自矽化物層420的矽元素可以被驅入到功函數金屬(WFM)層284中，特別是驅入到功函數金屬層284與電晶體200A的高介電常數(k)介電層282相接的部分中。在一個實施例中，功函數金屬(WFM)層284的此部分被稱為部分284′，其厚度約為2埃(Å)至4埃(Å)。本揭露的發明人已經發現，矽元素例如通過與功函數金屬層284中的氮原子以及/或與高介電常數(k)介電層282中的氧原子鍵合，而可以穩定地位於功函數金屬層的部分284'中。在高介電常數(k)介電層282包括HfO 2且功函數金屬層284包括氮化鈦(TiN)的情況下，矽元素可以取代在氮化鈦層中的一些鈦元素，從而形成矽摻雜的氮化鈦(silicon doped TiN)。同樣的，可以將矽摻雜到其他的功函數金屬層材料中。本揭露的發明人還發現，有效功函數(eWF)調整(或減少)的量與功函數金屬層的部分284’中的矽摻雜量大致上成比例。例如，對於每1%的矽摻雜(例如，每100個鈦原子中的1個鈦原子被矽取代)，偶極(dipole)約為-0.023eÅ，且有效功函數(eWF)可以降低約55 mV。因此，通過控制功函數金屬層的部分284’中的矽摻雜濃度，可以使期望的有效功函數(eWF)降低得以實現。可以通過在步驟114中使用一退火製程500來控制功函數金屬層的部分284’中的矽摻雜濃度。例如，通過在適當的溫度和適當的持續時間進行退火，可以達到目標矽摻雜濃度(target silicon doping concentration)。第16圖示出了關於功函數金屬層的部分284’中的矽摻雜濃度隨著時間和溫度變化的實驗數據，其中曲線602、604和606分別在三個不同的退火溫度T1、T2和T3下獲得。溫度T1在大約570℃至585℃的範圍內，溫度T2在大約545℃至560℃的範圍內，並且溫度T3在大約490℃至500℃的範圍內。當退火溫度較高時，矽的擴散率較高，並且矽被更快地摻雜到功函數金屬(WFM)層284中。例如，在退火溫度T1下，氮化鈦(TiN)中的矽摻雜濃度可以在大約45秒內達到1%，而在大約150秒內達到10%。例如，在退火溫度T2下，氮化鈦(TiN)中的矽摻雜濃度可在約120秒內達到1%。在實施例中，功函數金屬層的部分284'被矽摻雜，且矽摻雜濃度在大約1%至大約10%的範圍內，這提供了在大約55mV至大約550mV的範圍內的有效功函數(eWF)調整(或減少)。在一些實施例中，退火溫度可以在大約550℃至大約600℃的範圍內選擇。如果退火溫度太低(例如低於550°C)，則有效功函數(eWF)調整的範圍可能太小而無法產生明顯的效果，以及/或退火時間可能太長，這會增加製造成本。如果退火溫度太高(例如高於600℃)，則電晶體200A和200B的某些現有結構可能會被退火製程500損壞。由於在電晶體200B中的功函數金屬層284上沒有矽化物層420，在退火製程500期間，電晶體200B中的功函數金屬(WFM)層284沒有摻雜矽。
在步驟116中，方法100(第2圖)通過施加一種或多種的蝕刻製程從裝置200去除矽化物層420。所得的結構在第12圖中示出。蝕刻製程可以是一乾式蝕刻製程、一濕式蝕刻製程、一反應性離子蝕刻製程、或者相對於功函數金屬層284而言對於矽化物層420具有高蝕刻選擇性的另一種蝕刻製程。在電晶體200A中的功函數金屬層284已經摻雜有矽，它也被稱為功函數金屬層284A，而在電晶體200B中的功函數金屬層284也可以被稱為功函數金屬層284B。功函數金屬層284A包括與高介電常數(k)介電層282相交界的功函數金屬層的部分284′，和在功函數金屬層的部分284′之上的功函數金屬層的另一部分284″，如第1圖所示。在一個實施例中，功函數金屬層的部分284”不摻雜有矽。在另一實施例中，功函數金屬層的部分284”被矽摻雜，且其矽摻雜濃度遠低於功函數金屬層的部分284'中的矽摻雜濃度。例如，在一個實施例中，功函數金屬層的部分284”中的矽摻雜濃度可以比功函數金屬層的部分284′中的矽摻雜濃度低10倍。在一個實施例中，功函數金屬層的部分284”中的矽摻雜濃度為0.1%或更低、0.01%或更低、或是0.001%或更低。在一些實施例中，功函數金屬層的部分284”中的矽摻雜濃度在大約0.001%至大約0.1%的範圍內。間隙277的部分則重新出現。換句話說，電晶體200A的相鄰通道層215上的功函數金屬(WFM)層284A係被間隙277隔開，並且電晶體200B的相鄰通道層215上的功函數金屬(WFM)層284B係被間隙277隔開。
在步驟118中，方法100(第2圖)是在功函數金屬層284A和功函數金屬層284B上方形成一塊體金屬層(bulk metal layer)286，如第13、14圖所示。第13圖示出了在此製程階段中，分別沿著第3A圖的線A2-A2和線B2-B2的電晶體200A和200B的剖面示意圖。而第14圖示出了在此製程階段中，分別沿著第3A圖的線A1-A1和線B1-B1的電晶體200A和200B的剖面示意圖。例如，以一化學氣相沉積(CVD)製程或一物理氣相沉積(PVD)製程沉積此塊體金屬層286，使得其填充閘極溝槽275的任何留下部分(見第3B和3C圖)。塊體金屬層286包括合適的導電材料，例如鋁(Al)、鎢(W)以及/或銅(Cu)。塊體金屬層286可以附加地或共同地包括其他金屬、金屬氧化物(metal oxides)、金屬氮化物(metal nitrides)、其他合適的材料、或前述材料之組合。在一些實施方式中，在形成塊狀金屬層286之前，在功函數金屬層284A和284B上方可以選擇性的形成(例如，通過原子層沉積(ALD))一阻擋層(blocking layer)(未在圖中示出)，使得塊狀金屬層286可設置在阻擋層上。在沉積塊狀金屬層286之後，可以進行一平坦化製程(planarization process)，以從裝置200中去除過量的閘極材料。例如，可以進行一化學機械研磨(chemical mechanical polishing，CMP)製程，直到到達(暴露出)層間介電層270的頂表面為止。
在步驟120中，方法100(第2圖)進行更進一步的製造，例如形成電性連接至源極/汲極部件260的源極/汲極接觸件(S/D contact)，形成電性連接至塊體金屬層286的閘極通孔(gate vias)，以及形成多層互連件(multi-layer interconnects)，多層互連件可將電晶體200A和電晶體200B連接到裝置200的各個部分以形成一完整的積體電路。
第15A和15B圖示出了在一替代性實施例中的部分的電晶體200A和200B，其中電晶體200A和200B是鰭式場效電晶體(FinFET)。第15A圖示出了分別沿著第3A圖的線A1-A1和線B1-B1的鰭式場效電晶體(FinFET)200A和200B。第15B圖示出了分別沿著第3A圖的線A2-A2和線B2-B2的鰭式場效電晶體(FinFET)200A和200B。如圖所示，界面層280、高介電常數(k)介電層282、以及功函數金屬(WFM)層284A和284B係設置在鰭片215的頂部和側壁的上方。
儘管不旨在限制，但是本揭露的一個或多個實施例為半導體裝置及其形成係提供了許多益處。例如，本揭露的實施例提供了用於將矽摻雜到功函數金屬層和高介電常數(k)介電層之間的界面中，以產生偶極效應(dipole effects)的方法。偶極效應可以非常有效地降低一閘極堆疊的有效功函數。使用本揭露，功函數金屬層可以被製作成非常薄，這對於製造先進的多閘電晶體來說是令人非常期待的。本實施例也可以容易地被集成到現有的互補式金屬氧化物半導體(CMOS)製程當中。
在一個示例方面中，本揭露係關於一種方法。此方法包括提供具有一基底和在前述基底上方的一通道層(channel layer)的一種結構。在前述通道層上方形成一高介電常數(k)閘極介質層(high-k gate dielectric layer)；在前述高介電常數(k)閘極介質層上形成一功函數金屬層(work function metal layer)；在前述功函數金屬層上形成一矽化物層(silicide layer)；對此結構進行退火，使得與前述高介電常數(k)閘極介電層相接的前述功函數金屬層的第一部分(first portion)係摻雜有來自前述矽化物層的矽元素；去除前述矽化物層；以及在前述功函數金屬層的上方形成一塊體金屬層(bulk metal layer)。
在一個實施例中，此方法還包括在通道層上方形成一界面閘極介電層(nterfacial gate dielectric layer)，其中前述高介電常數(k)閘極介電層係形成在前述界面閘極介電層的上方。在此方法的一些實施例中，前述矽化物層包括矽化鈦(titanium silicide)、矽化鋯(zirconium silicide)、或矽化釔(yttrium silicide)。在一些實施例中，功函數金屬層的厚度在大約1nm至大約1.5nm的範圍內。
在此方法的一個實施例中，在約550℃至600℃的溫度範圍內進行前述退火。在另一實施例中，控制退火的溫度和退火的持續時間，使得前述功函數金屬層的第一部分的約1%至約10%摻雜有矽(Si)。
在此方法的一個實施例中，前述功函數金屬層包括一氮化物系的金屬材料(nitride-based metallic material)。在另一個實施例中，前述功函數金屬層包括TiN、TaN、WN、TiCN、TaCN、WCN、TiAlN、或TaAlN。在一些實施例中，前述功函數金屬層包括氮化鈦(TiN)，高介電常數(k)閘極介電層包括二氧化鉿(HfO 2)，並且前述矽化物層包括矽化鈦(titanium silicide)、矽化鋯(zirconium silicide)、或矽化釔(yttrium silicide)。
在另一個示例方面，本揭露係關於一種方法。此方法包括提供一種結構，此結構具有一基底以及在前述基底上方的第一半導體通道層(first semiconductor channel layers)和第二半導體通道層(second semiconductor channel layers)。在前述第一半導體通道層和第二半導體通道層的兩者上方沉積一高介電常數(k)閘極介電層；在前述高介電常數(k)閘極介電層上以及前述第一半導體通道層和第二半導體通道層的兩者上方形成一功函數金屬層(work function metal layer)；在功函數金屬層的上方以及第一半導體通道層和第二半導體通道層的上方形成一矽化物層(silicide layer)；圖案化前述矽化物層，使得前述矽化物層的第一部分(first portion)留在前述第一半導體通道層的上方，並且去除位在第二半導體通道的上方的前述矽化物層的第二部分(second portion)；對前述結構進行退火，以使得來自矽化物層的矽元素被驅入到與高介電常數(k)閘極介電層相接的功函數金屬層的部分之中；以及去除矽化物層的第一部分。
在此方法的一個實施例中，前述矽化物層包括矽化鈦(titanium silicide)、矽化鋯(zirconium silicide)或矽化釔(yttrium silicide)，前述功函數金屬層包括一氮化物系的金屬材料(nitride-based metallic material)，並且前述高介電常數(k)閘極介電層包括一鉿系的介電材料(hafnium-based dielectric material)。
在一些實施例中，在去除前述矽化物層的第一部分之後，此方法還包括在前述功函數金屬層的上方以及在前述第一半導體通道層和前述第二半導體通道層的上方沉積一塊狀金屬層(bulk metal layer)。
在一個實施例中，前述功函數金屬層具有在大約1nm至大約1.5nm的範圍內的厚度。在另一個實施例中，前述退火係在大約550℃至大約600℃範圍內的溫度下進行。在一些實施例中，前述矽化物層的圖案化包括形成一蝕刻遮罩(etch mask)，前述蝕刻遮罩係覆蓋前述矽化物層的第一部分，並且暴露前述矽化物層的第二部分；蝕刻前述矽化物層的第二部分；以及在蝕刻前述矽化物層的第二部分之後，去除前述蝕刻遮罩。
在又一個示例方面，本揭露係關於一種半導體結構。此半導體結構包括一基底；在前述基底上方的一第一半導體通道層(first semiconductor channel layer)；在前述第一半導體通道層上方的一高介電常數(k)閘極介電層(high-k gate dielectric layer)；在前述高介電常數閘極介電層上的一功函數金屬層(work function metal layer)，其中與前述高介電常數閘極介電層相接的前述功函數金屬層的第一部分(first portion)摻雜有第一摻雜濃度的矽；以及在前述功函數金屬層上方的一塊體金屬層(bulk metal layer)，塊體金屬層與前述功函數金屬層的第二部分(second portion)相接，且此第二部分並未摻雜矽或者是具有第二摻雜濃度的矽摻雜，第二摻雜濃度低於前述第一摻雜濃度，其中，前述塊體金屬層以及前述功函數金屬層的第一部分和第二部分係形成第一閘極電極(first gate electrode)的至少一部分。
在一個實施例中，前述半導體結構還包括設置在前述基底上方的一第二半導體通道層(second semiconductor channel layer)，其中，前述高介電常數(k)閘極介電層、前述功函數金屬層以及前述塊體金屬層也設置在此第二半導體通道層的上方，其中，功函數金屬層的一第三部分(third portion)係設置在前述第二半導體通道層上方，且此功函數金屬層的第三部分並未摻雜矽。
在一些實施例中，前述第二摻雜濃度比前述第一摻雜濃度低了至少10倍。在另一個實施例中，前述第一摻雜濃度係在1%至10%的範圍內。在一些實施例中，前述功函數金屬層包括一氮化物系的金屬材料(nitride-based metallic material)，並且高介電常數(k)閘極介電層包括一鉿系的介電材料(hafnium-based dielectric material)。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102,104,106,108,110,112,114,116,118,120:步驟 200:裝置(/多閘極裝置) 200A,200B:(全繞式閘極場效電晶體/場效電晶體)電晶體 202:基底 204A,204B:主動區域 206A,206B:閘極區域 215,215A,215B:通道層(/通道區/鰭片) 230:隔離部件 240A,240B:閘極堆疊 247:閘極間隔物 255:內部間隔物 260:源極/汲極部件 268:接觸蝕刻停止層 270:層間介電層 275:閘極溝槽 277:間隙 280:界面層(/界面閘極介電層) 282:高介電常數閘極介電層(/高介電常數介電層) 284,284A,284B:功函數金屬層 284',284”:功函數金屬層的部分 286:塊體金屬層 290:遮罩(/蝕刻遮罩) 420:矽化物層 500:退火製程 602,604,606:曲線 A1-A1,A2-A2,B1-B1,B2-B2:線 T1,T2,T3:退火溫度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖示出了根據本揭露的一半導體裝置的一部分的示意圖。 第2圖是根據本揭露的各個方面的用於製造一半導體裝置的方法的流程圖。 第3A圖是根據本揭露的各個方面的一個半導體裝置的一部分的俯視示意圖。第3B圖和第3C圖是根據本揭露的一個實施例，在第3A圖中的一個半導體裝置的一部分的剖面示意圖。第3D圖和第3E圖是根據本揭露的另一個實施例，在第3A圖中的一個半導體裝置的一部分的剖面示意圖。 第4、5、6、7、8、9、10、11、12、13、14、15A以及15B圖是根據本揭露的各個方面在各個製造階段(例如與第2圖的方法100相關)的第3A圖中的半導體裝置的一部分的剖面示意圖。 第16圖示出了根據本揭露的方面的實驗數據，此實驗數據示出了在不同的退火溫度(annealing temperature)下和時間變化對於矽摻雜的影響。
100:方法
102,104,106,108,110,112,114,116,118,120:步驟

Claims (1)

  1. 一種半導體結構的製造方法，包括： 提供一結構，結構具有一基底和在該基底上方的一通道層(channel layer)； 在該通道層上方形成一高介電常數閘極介質層(high-k gate dielectric layer)； 在該高介電常數閘極介質層上形成一功函數金屬層(work function metal layer)； 在該功函數金屬層上形成一矽化物層(silicide layer)； 對該結構進行退火，使得與該高介電常數閘極介電層相接的該功函數金屬層的一第一部分(first portion)摻雜有來自該矽化物層的矽元素； 去除該矽化物層；以及 在該功函數金屬層的上方形成一塊體金屬層(bulk metal layer)。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527622B2 (en) * 2021-01-08 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Effective work function tuning via silicide induced interface dipole modulation for metal gates
US20230162983A1 (en) * 2021-11-24 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with metal intercalated high-k capping

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
KR101678427B1 (ko) * 2010-11-11 2016-11-22 삼성전자주식회사 반도체 소자의 제조 방법
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8741717B2 (en) * 2012-07-02 2014-06-03 GlobalFoundries, Inc. Methods for fabricating integrated circuits having improved metal gate structures
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10770563B2 (en) * 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US11152477B2 (en) * 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11527622B2 (en) * 2021-01-08 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Effective work function tuning via silicide induced interface dipole modulation for metal gates

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