TW202245014A - 半導體結構的形成方法 - Google Patents

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semiconductor
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dielectric
dielectric layer
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包家豪
楊智銓
林士豪
建隆 林
李致葳
陳健源
洪若珺
詹詠翔
林祐寬
洪連嶸
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括：提供基板、虛設鰭片、多個半導體通道層的堆疊；形成包繞堆疊的每個半導體通道層的界面層；沉積高介電常數介電層，其中高介電常數介電層的第一部分沉積在界面層上方且其和高介電常數介電層的第二部分間隔第一距離；在虛設鰭片上方和半導體通道層的堆疊上方，沉積第一介電層，其中第一介電層的合併臨界尺寸大於第一距離，造成第一介電層沉積在虛設鰭片和半導體通道層的堆疊的最頂層之間的橫向空間，以提供氣隙，其垂直方向上位於半導體通道層的堆疊的相鄰的多個層之間、且水平方向上位於虛設鰭片和半導體通道層的堆疊之間。

Description

半導體結構的形成方法
本發明實施例是關於半導體裝置的形成方法，特別是關於具有全繞式閘極（gate-all-around, GAA）結構的半導體裝置的形成方法。
電子工業對於體積更小、速度更快且同時能夠支援大量更加複雜和精密的功能的電子裝置的需求不斷增長。為了滿足這些需求，積體電路（integrated circuit, IC）工業的趨勢一直在追求低製造成本、高性能、以及低功耗 IC 。到目前為止，這些目標已在很大程度上通過減小 IC 尺寸（例如，最小 IC 部件尺寸）來實現，因而提高生產效率並降低相關成本。然而，這種微縮化也增加了IC製造製程的複雜性。因此，為了持續實現 IC 裝置及其性能的進步，需要 IC 製造製程和技術相應的進步。
全繞式閘極（GAA）裝置因其更好的閘極控制能力、更低的漏電流、以及完全地鰭式場效電晶體（Fin-based field effect transistor, FinFET）裝置佈局兼容性，而成為帶領互補式金屬氧化物半導體（complementary metal-oxide semiconductor, CMOS）進入下一階段路程的有希望的候選。全繞式閘極（GAA）裝置是指具有垂直堆疊的水平方向的多通道電晶體的裝置，例如奈米線電晶體和奈米片電晶體。隨著通道（或片）之間的垂直空間變得越來越小，製造全繞式閘極（GAA）裝置面臨越來越多挑戰。製造這種如此小的全繞式閘極（GAA）裝置的一個議題在於，如何在通道之間的垂直空間中填充各種高介電常數（high-k）金屬閘極。因此，儘管現有的半導體裝置（特別是多閘極裝置）和其製造方法可以大致滿足其預期目的，但並非在所有方面都令人滿意。
本發明實施例提供一種半導體結構的形成方法，包括：提供結構，上述結構具有基板、在基板的表面上方的虛設鰭片、以及在基板的表面上方且鄰近虛設鰭片的多個半導體通道層彼此垂直間隔的堆疊，其中在上視圖中，虛設鰭片與堆疊的上述半導體通道層的長度方向 大致上平行於第一方向；形成包繞堆疊的每個半導體通道層的界面層；沉積高介電常數(high-k)介電層，其中高介電常數介電層的第一部分沉積在界面層上方並且包繞堆疊的每個半導體通道層，且高介電常數介電層的第二部分沉積在虛設鰭片的側壁上，其中在垂直於第一方向的剖面中，高介電常數介電層的第一部分和第二部分沿著水平方向彼此間隔第一距離；以及在虛設鰭片上方和上述半導體通道層的堆疊上方，沉積第一介電層，其中第一介電層的合併臨界尺寸(merge-critical-dimension)大於第一距離，造成第一介電層沉積在虛設鰭片和上述半導體通道層的堆疊的最頂層之間的橫向空間，以提供多個氣隙，其垂直方向上位於上述半導體通道層的堆疊 的相鄰的多個層之間、且水平方向上位於虛設鰭片和上述半導體通道層的堆疊之間。
本發明實施例提供一種半導體結構的形成方法，包括：提供結構，上述結構具有基板、在基板的表面上方的虛設鰭片、以及在基板的表面上方且鄰近虛設鰭片的多個半導體通道層彼此垂直間隔的堆疊，其中上述半導體通道層的堆疊的最頂層比上述半導體通道層的堆疊的其他層寬；形成包繞堆疊的每個半導體通道層的界面層；沉積高介電常數(high-k)介電層，其中高介電常數介電層的第一部分沉積在界面層上方並且包繞堆疊的每個半導體通道層，且高介電常數介電層的第二部分沉積在虛設鰭片的側壁上，其中包繞上述半導體通道層的堆疊的最頂層的高介電常數介電層的第一部分與高介電常數介電層的第二部分間隔開第一橫向距離，且包繞上述半導體通道層的堆疊的其他層的高介電常數介電層的第一部分與高介電常數介電層的第二部分間隔開第二橫向距離，第二橫向距離小於第一橫向距離；沉積金屬氧化物層在虛設鰭片上方和上述半導體通道層的堆疊上方，其中在上述半導體通道層的堆疊的最頂層上方的金屬氧化物層的第一部分與在虛設鰭片和上述半導體通道層的堆疊的最頂層之間的橫向空間中的虛設鰭片的側壁上方的金屬氧化物層的第二部分，以提供多個氣隙，其垂直方向上位於上述半導體通道層的堆疊的相鄰的多個層之間、且水平方向上位於虛設鰭片和上述半導體通道層的堆疊之間；在金屬氧化物層上形成蝕刻遮罩層；圖案化蝕刻遮罩層，以提供開口，露出金屬氧化物層並且位於上述半導體通道層的堆疊的正上方；以及經由開口蝕刻金屬氧化物層，以露出高介電常數介電層的第一部分和氣隙。
本發明實施例提供一種半導體結構，包括：基板；虛設鰭片，在基板上方；多個半導體通道層的堆疊，上述半導體通道層在基板的表面上方彼此垂直間隔並且鄰近虛設鰭片，其中上述半導體通道層的堆疊的最頂層比上述半導體通道層的堆疊的其他層寬；界面層，包繞堆疊的每個半導體通道層；高介電常數(high-k)介電層，其中高介電常數介電層的第一部分沉積在界面層上方並且包繞堆疊的每個半導體通道層，且高介電常數介電層的第二部分沉積在虛設鰭片的側壁上；功函數金屬層，在高介電常數介電層的第一部分上方，並且包繞堆疊的每個半導體通道層；以及閘極電極層，在功函數金屬層上方。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。另外，當使用「約」、「近似」和類似的用語描述數字或數字範圍時，所屬技術領域中具有通常知識者可以理解，此類用語用於涵蓋在合理範圍內的數字，合理範圍內包含所描述的數字。例如，數字的數量或範圍涵蓋了包括所描述數字的合理範圍，例如在所描述數字的+/-10％之內，除非另有規定。舉例來說，術語「約5nm」涵蓋4.5nm至5.5nm的尺寸範圍、4.0nm至5.0nm的尺寸範圍等。
本揭露總體上是關於半導體裝置，例如積體電路（integrated circuits, IC），特別是關於具有全繞式閘極（GAA）裝置（或GAA電晶體）的IC裝置。全繞式閘極（GAA）裝置是指具有垂直堆疊的水平定向的多通道的電晶體，例如奈米線電晶體和奈米片電晶體。全繞式閘極（GAA）裝置因其更好的閘極控制能力、更低的漏電流、以及完全地鰭式場效電晶體（FinFET）裝置佈局兼容性，而成為帶領互補式金屬氧化物半導體（CMOS）進入下一階段路程的有希望的候選。類似於鰭式場效電晶體（FinFET）裝置，全繞式閘極（GAA）裝置通常使用高介電常數（high-k）金屬閘極（high-k metal gate, HKMG）。為了提供具有不同臨界電壓（threshold voltage）（例如標準Vt、低Vt等）的全繞式閘極（GAA）電晶體，用於全繞式閘極（GAA）電晶體的高介電常數金屬閘極（HKMG）將會經歷圖案化製程，包括：沉積作為高介電常數金屬閘極（HKMG）的特定材料層；形成蝕刻遮罩；通過蝕刻遮罩蝕刻材料層；以及去除蝕刻遮罩。通過這樣的圖案化製程，可以形成具有不同成分的高介電常數金屬閘極（HKMG）的電晶體，以形成不同的臨界電壓Vts。
隨著半導體製造製程向更小的幾何形狀發展，全繞式閘極（GAA）電晶體的通道（或片）之間的垂直空間變得更小，且通道和鄰近的結構（例如虛設鰭片或另一個全繞式閘極（GAA）電晶體）之間的水平空間變得更小，圖案化用於全繞式閘極（GAA）裝置的高介電常數金屬閘極（HKMG）變得越來越具有挑戰性。舉例來說，形成用於圖案化高介電常數金屬閘極（HKMG）的蝕刻遮罩可能需要嚴格的製程控制。在一些方法中，形成硬遮罩層作為蝕刻遮罩的一部分。控制硬遮罩層的厚度，使其垂直方向上合併於全繞式閘極（GAA）電晶體的通道之間，與此同時，其水平方向上不合併於通道和鄰近的結構（例如虛設（介電）鰭片）之間。這種方法是可行的，但需要嚴格的製程控制。
本揭露利用一種方法，此方法比上述方法所需的製程控制更不嚴格。在本揭露的實施例中，形成全繞式閘極（GAA）電晶體的通道具有從底部通道到最頂通道增加的寬度。控制最頂通道與鄰近的虛設鰭片之間的水平距離，使其小於硬遮罩層厚度的兩倍。因此，僅沉積硬遮罩層在最頂通道的頂部以及最頂通道和鄰近的虛設鰭片之間，而不沉積硬遮罩層在通道之間的垂直空間中。這使得圖案化製程更易於實施。本揭露的製作方法及其結構的細節將參照所附圖式進行描述。
第1A和1B圖根據本揭露的各個面向，示出用於製造半導體裝置 200（或簡稱為裝置 200）的方法 100 的流程圖。在一些實施例中，方法 100 製造出包括全繞式閘極（GAA）電晶體的半導體裝置。本揭露考慮額外的製程。可以在方法 100 之前、期間、以及/或之後，提供額外的步驟，並且對於方法 100 的額外實施例，可以移動、替換或刪除下面描述的一些步驟。下面結合第2A到15圖描述方法 100。第2A圖根據本揭露的各個面向，示出半導體裝置的部分在與方法 100 相關的製造階段的示意性上視圖。第2B-15圖根據本揭露的各個面向，示出半導體裝置的部分在與方法 100 相關的製造階段的示意性剖面圖。
在本實施例中，裝置 200 是多閘極（multi-gate/ multigate）裝置，並且可以包括在微處理器、儲存器、及/或其他 IC 裝置中。在一些實施例中，裝置 200 是 IC 晶片、系統晶片（system on chip, SoC）的一部分、或者包括各種被動和主動微電子裝置的部分，例如電阻器、電容器、電感器、二極體、p型場效電晶體（p-type field effect transistor, PFET）、n型場效電晶體（n-type field effect transistor, NFET）、金屬氧化物半導體場效電晶體 （metal oxide semiconductor field effect transistor, MOSFET）、互補式金屬氧化物半導體（CMOS）電晶體、雙極性接面電晶體（bipolar junction transistor, BJT）、橫向擴散金屬氧化物半導體（LDMOS）電晶體、高壓電晶體、高頻電晶體、其他合適的元件、或其組合。在一些實施例中，裝置 200 包括在非揮發性記憶體中，例如非揮發性隨機存取記憶體（non-volatile random access memory, NVRAM）、快閃存記憶體、電子抹除式可複寫唯讀記憶體（electrically erasable programmable read only memory, EEPROM）、電子式可複寫唯讀記憶體（electrically programmable read-only memory, EPROM）、其他合適類型的記憶體、其組合。為了清楚起以更好地理解本揭露的發明概念，簡化第2A-15圖。可以在裝置 200 中增加額外的部件，並且可以在裝置 200 的其他實施例中替換、修改、或刪除下面描述的一些部件。下面結合方法 100 的實施例，描述裝置 200 的製造。
在操作 102 中，提供方法 100 裝置（第1A圖）200的初始結構，或者是方法 100 （第1A圖）提供裝置 200 的初始結構，根據一實施例，如第2A-2C圖所示。特別是，第2A圖繪示出裝置 200 包括主動區 204A、204B 和 204C 以及分別大致垂直於主動區204A、204B和204C的閘極區 206A、206B 和206C。每個主動區 204A-204C 包括一對源極/汲極（S/D）區和位於上述對源極/汲極（S/D）區之間的通道區。舉例來說，主動區 204B 包括一對源極/汲極（S/D）區 204B-1 和一對位於源極/汲極（S/D）區 204B-1 之間的通道區 204B-2。每個閘極區 206A-C 接合（engage）對應的主動區 204A-C 的通道區。舉例來說，閘極區 206B 接合主動區 204B 的通道區 204B-2。裝置 200 還包括虛設鰭片 231（或介電鰭片 231），其長度方向（沿 x 方向）大致上平行於主動區且在主動區之間。
根據一實施例，第2B圖示出裝置 200 沿著第2A圖的B—B線的剖面圖。根據一實施例，第2C圖示出裝置 200 沿著第2A圖的C—C線的剖面圖。第2B和2C圖中所繪示的實施例是奈米片電晶體（FET），其中奈米片電晶體（FET）的通道層 215 的形狀為奈米尺寸的片狀。在一些替代實施例中，通道層 215 的形狀為奈米尺寸的線狀或奈米尺的棒狀。
參照第2B圖，裝置 200 包括基板（例如晶片）202。在所描繪的實施例中，基板 202 包括矽。額外或替代地，基板 202 包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，例如矽鍺（SiGe）、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、或其組合。或者基板 202 是絕緣體上半導體基板（semiconductor-on-insulator substrate），例如絕緣體上矽（silicon-on-insulator, SOI）基板、絕緣體上矽鍺（silicon germanium-on-insulator, SGOI）基板、或絕緣體上鍺（germanium-on-insulator, GOI）基板。
裝置 200 還包括一對源極/汲極（S/D）260，每個源極/汲極（S/D）位於源極/汲極（S/D）區中。對於n型電晶體，源極/汲極（S/D）260是n型摻雜。對於p型電晶體，源極/汲極（S/D）260是p型摻雜。形成源極/汲極（S/D）260可以通過磊晶成長半導體材料（例如Si、SiGe）以填充裝置200中的溝槽，舉例來說，使用化學氣相沉積（chemical vapor deposition, CVD）的沉積技術（例如氣相磊晶（vapor phase epitaxy, VPE））、分子束磊晶、其他合適的磊晶成長製程、或其組合。源極/汲極（S/D）260摻雜有合適的n型摻雜劑及/或p型摻雜劑。舉例來說，對於n型電晶體，源極/汲極（S/D）260可以包括矽並且摻雜有碳、磷、砷、其他n型摻雜劑、或其組合；對於p型電晶體，源極/汲極（S/D）260可以包括矽鍺或鍺並且摻雜有硼、其他p型摻雜劑、或其組合。
參照第2B-2C圖，裝置 200 還包括：從基板 202 的上表面突出的半導體鰭片 215f、以及懸置於半導體鰭片 215f上方的半導體層 215 的堆疊。半導體鰭片 215f 和半導體層 215 的堆疊位於主動區 204A-C 的通道區中，並且連接對應的主動區中的一對源極/汲極（S/D）260。特別是，所描繪的實施例繪示出分別位於主動區 204A、204B 和 204C 中的半導體層 215 的三個堆疊 200A、200B 和 200C。堆疊的半導體層 215 作為各個全繞式閘極（GAA）電晶體的通道。因此，半導體層 215 被稱為通道層 215。
在所描繪的實施例中，每個堆疊 200A、200B 和  200C 都包括三個通道層 215。在替代實施例中，每個堆疊 200A、200B 和 200C可以包括多於三個通道層 215，例如最多到 10 個通道層 215。為了方便描述，通道層 215 從上至下標記為 215-1、215-2 和 215-3。第2C圖的剖面圖示出通道層 215 沿y方向橫向延伸，且它們的寬度 w3、w2、w1 隨著它們遠離基板 202 的上表面而增加（亦即，w3＜w2＜ w1）。換句話說，通道層 215-1 比通道層 215-2 寬，通道層 215-2 比通道層 215-3 寬。之後將參照第16圖進一步討論形成具有不同寬度的通道層 215 的實施例。因此，通道層 215 和鄰近的虛設鰭片 231 之間的空間隨著其遠離基板 202 的上表面而變得更窄。換句話說，通道層 215 與鄰近的虛設鰭片 231 之間的水平距離 a3、a2、a1 隨著它們遠離基板 202 的上表面而減少（亦即，a3＞a2＞a1）。如之後所討論，這種配置在執行高介電常數金屬閘極（HKMG）的圖案化製程中，提供了優勢。舉例來說，只有尺寸 a1 是要控制的關鍵尺寸，而尺寸 a2、a3 和垂直空間 277（或間隙277）變得較不關鍵。半導體鰭片 215f 和通道層 215 的長度方向延伸進入第2C圖的頁面中（其為第2B圖中的 x 方向）。
通道層 215 在閘極溝槽 275 中露出，這是由於從各個閘極區 206A-C 中去除虛設閘極所產生。通道層 215 可以包括矽晶體。或者通道層 215 可以包括鍺、矽鍺、或另一種合適的半導體材料。一開始，形成通道層 215 為包括通道層 215 和不同材料的其他半導體層的半導體層堆疊的一部分。使用一或多個微影製程，包括雙重圖案化或多重圖案化製程，圖案化半導體層堆疊成具有在基板 202 上方突出的鰭片的形狀。在形成閘極溝槽 275 之後，選擇性地蝕刻半導體層堆疊以去除其他半導體層，留下懸置於基板 202 上的通道層 215，並且連接對應的源極/汲極（S/D）260。通道層 215 彼此分開，並且藉由間隙 277 與基板 202 分開。
在一些實施例中，每個通道層 215 具有奈米尺寸的尺寸，因此可以稱為奈米結構。舉例來說，在一些實施例中，每個通道層 215 可以具有約 10nm 至約 300nm 的長度（沿「x」方向）、約 10nm 至約 50nm 的寬度（沿「y」方向）、以及約 4nm 至約 8nm 的高度（沿「z」方向）。在一些實施例中，通道層 215 之間的垂直空間 277（沿「z」方向）可以在約 7nm 至約 20nm。 因此，通道層 215 可以稱為「奈米線」或「奈米片」，其一般是指以允許高介電常數（high-k）金屬閘極實體包繞通道層的方式懸置的通道層。在一些實施例中，通道層 215 可以是圓柱形（例如，奈米線）、矩形（例如，奈米棒（nanobar））、片狀（例如，奈米片）、或者具有其他合適的形狀。
參照第2C圖，裝置 200 還包括隔離結構 230 以隔離各個區域，例如各個主動區 204A-C。 隔離結構 230 包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料（例如，包括矽、氧、氮、碳、或其他合適的隔離成分）、或其組合。隔離結構 230 可以包括不同的結構，例如淺溝槽隔離（shallow trench isolation, STI）結構、深溝槽隔離（deep trench isolation, DTI）結構、及/或矽的局部矽氧化（local oxidation of silicon, LOCOS）結構。 隔離結構 230 可以包括多層絕緣材料。
參照第2B圖，裝置 200 還包括與源極/汲極（S/D） 260 相鄰的閘極間隔物 247。閘極間隔物 247 可以包括矽、氧、碳、氮、其他合適的材料、或其組合（例如，氧化矽、氮化矽、氮氧化矽（SiON）、碳化矽、氮碳化矽（SiCN）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）。在一些實施例中，閘極間隔物 247 包括多層結構，例如包括氮化矽的第一介電層和包括氧化矽的第二介電層。裝置 200 還包括內部間隔物 255，其垂直方向上位於鄰近的通道層 215 和鄰近的源極/汲極（S/D） 260 之間。內部間隔物 255 可以包括介電材料，其包括矽、氧、碳、氮、其他合適的材料、或其組合（舉例來說，氧化矽、氮化矽、氮氧化矽、碳化矽、或氮碳氧化矽）。在一些實施例中，內部間隔物 255 包括低介電常數（low-k）介電材料。形成閘極間隔物 247 和內部間隔物 255 通過沉積（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）等）和刻蝕製程（例如乾刻蝕）。提供閘極溝槽 275 沿「x」方向在閘極間隔物 247 的相對側之間、以及在內部間隔物 255的相對側之間。
裝置 200 還包括設置在隔離結構 230、源極/汲極（S/D）260、以及閘極間隔物 247 上方的接觸蝕刻停止層（contact etch stop layer, CESL）268。接觸蝕刻停止層（CESL）268 包括矽和氮，例如氮化矽、或氮氧化矽。可以形成接觸蝕刻停止層（CESL）268 通過沉積製程，例如化學氣相沉積（CVD）或其他合適的方法。裝置 200 還包括在接觸蝕刻停止層（CESL）268 上的層間介電（inter-level dielectric, ILD）層 270。層間介電（ILD）層 270 包括介電材料，其包括例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷（TEOS）形成的氧化物、磷矽玻璃（PSG）、硼磷矽玻璃（BPSG）、低介電常數（low-k）介電材料、其他合適的介電材料、或其組合。可以形成層間介電（ILD）層 270 通過沉積製程，例如化學氣相沉積（CVD）、流動式化學氣相沉積（flowable CVD, FCVD）、或其他合適方法。
參照第2C圖，設置虛設鰭片 231在隔離結構 230 上方。在第2C圖所示的實施例中，虛設鰭片 231 包括介電襯層 232、在介電襯層 232上方的介電填充層 233 、以及在介電層 232 和 233上方的介電帽層 234。在一實施例中，介電襯層 232 包括低介電常數（low-k）介電材料，例如包括Si、O、N、和C的介電材料。示例性的低介電常數（low-k）介電材料包括 FSG、碳摻雜的氧化矽、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳、聚對二甲苯（Parylene）、苯並環丁烯（bis-benzocyclobutenes, BCB）、聚醯亞胺（polyimide）。低介電常數（low-k）介電材料一般是指具有低介電常數的介電材料，例如低於氧化矽的介電常數（k≈3.9）。可以沉積介電襯層 232 使用化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（HDPCVD）、金屬有機化學氣相沉積（MOCVD）、遠端電漿化學氣相沉積（RPCVD）、電漿化學氣相沉積（plasma enhanced CVD, PECVD）、低壓化學氣相沉積（LPCVD）、原子層學氣相沉積（ALCVD）、常壓化學氣相沈積（APCVD）、其他合適的方法、或其組合。在一實施例中，介電填充層 233 包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷（TEOS）形成的氧化物、PSG、BPSG、低介電常數（low-k）介電材料、其他合適的介電材料、或其組合。可以沉積介電填充層 233 使用流動式化學氣相沉積（FCVD）製程，其包括，舉例來說，在裝置 200 上沉積可流動材料（例如液體化合物），並通過合適的技術將可流動材料轉化為固體材料，例如熱退火及/或紫外線輻射處理。可以沉積介電填充層233使用其他類型的方法。在一實施例中，介電帽層 234 包括高介電常數（high-k）介電材料，例如HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3（BTO）、（Ba,Sr）TiO 3（BST）、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數（high-k）介電材料、或其組合。高介電常數（high-k）介電材料一般是指具有高介電常數的介電材料，例如高於氧化矽的介電常數（k≈3.9）。形成介電帽層 234 通過本揭露所述的任何製程，例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、基於氧化的沉積製程、其他合適的製程、或其組合。提供閘極溝槽275沿「y」方向在虛設鰭片 231 的相對側之間。
在操作 104 中，方法 100（第1A圖）在閘極溝槽 275 中露出的通道層 215 的表面上，形成界面閘極介電層（或簡稱為界面層）280，如第3圖所示。第3-15圖示出裝置 200 沿第2A圖中C—C線的剖面圖。請參見第3圖，界面層 280 包繞於每個通道層 215，並且部分地填充間隙 277。在本實施例中，設置界面層 280 於閘極溝槽 275 中露出的半導體表面，例如通道層 215 和半導體鰭片  215f 的表面，但不設置界面層 280 於閘極溝槽 275 中露出的介電表面上，例如隔離結構 230、閘極間隔物 247、和虛設鰭片 231 的表面。舉例來說，形成界面層 280 可以通過氧化製程（例如，熱氧化或化學氧化），其中半導體表面與氧反應以形成半導體氧化物作為界面層 280。在這樣的氧化製程中，介電表面不與氧反應，因此不會形成界面層 280 在其上。在一替代實施例中，不僅設置界面層 280 在通道層 215 和半導體鰭片 215f 上，還設置界面層 280 在隔離結構 230 、閘極間隔物 247、和虛設鰭片 231 上，例如通過使用原子層（ALD）沉積或其他合適的沉積方法。界面層 280 包括介電材料，例如SiO 2、HfSiO、SiON、其他含矽介電材料、其他合適的介電材料、或其組合。在一些實施例中，界面層 280 具有約 5 Å 至約 15Å 的厚度。如果界面層 280 太薄（例如小於5Å），在一些情況下，可能有不良的可靠性。如果界面層 280 太厚（例如大於 15Å ），在一些情況下，間隙 277 的剩餘部分可能太小而不足以在其中填充高介電常數（high-k）介電層和功函數金屬層。
在操作 106 中，方法 100 （第1A圖）在界面層 280 上方和在閘極溝槽 275 中露出的其他結構上方形成高介電常數（high-k）閘極介電層（或簡稱為高介電常數（high-k）介電層）282 ，如第4圖所示。請參見第4圖，設置高介電常數（high-k）介電層 282 在界面層 280 上方並包繞每個通道層 215。高介電常數（high-k）介電層 282 和界面層 280 共同部分地填充間隙 277。在本實施例中，還設置高介電常數（high-k）介電層 282 在隔離結構 230 、閘極間隔物 247、和虛設鰭片 231 上。舉例來說，在一實施例中，設置高介電常數（high-k）介電層 282 在隔離結構 230、閘極間隔物 247、和虛設鰭片 231 正上方。高介電常數（high-k）介電層282包括高介電常數（high-k）的介電材料，例如HfO 2、HfSiO、HfSiO 4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlO x、ZrO、ZrO 2、ZrSiO 2、AlO、AlSiO、Al 2O 3、TiO、TiO 2、LaO、LaSiO、Ta 2O 3、Ta 2O 5、Y 2O 3、SrTiO 3、BaZrO、BaTiO 3（BTO）、（Ba,Sr）TiO 3（BST）、二氧化鉿-氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數（high-k）介電材料、或其組合。形成高介電常數（high-k）介電層 282 通過本揭露所述的任何製程，例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、基於氧化的沉積製程、其他合適的製程、或其組合。在一些實施例中，高介電常數（high-k）介電層 282 具有約 1nm 至約 2nm 的厚度。
在本實施例中，高介電常數（high-k）介電層 282 在虛設鰭片 231 的側壁上的部分和高介電常數（high-k）介電層 282 在通道層 215-1、215-2、以及 215-3 上的部分分別間隔水平距離a1'、a2'和a3'。實際上，水平距離a1'、a2'和a3'比水平距離a1、a2和a3（第2C圖）小，其差距為界面層 280 的厚度和高介電常數（high-k）介電層 282 的厚度的兩倍之和。因此，在本實施例中，a1'＜a2'＜a3' 仍然成立。此外，距離 a1' 小於介電材料的合併臨界尺寸（merge-critical-dimension/ merge-CD）。換句話說，當沉積介電材料 （例如，使用化學氣相沉積（CVD））在高介電常數（high-k）介電層 282 上方時，由於距離 a1' 太小以致於設置在虛設鰭片 231 的側壁上方的介電材料和設置在通道層的堆疊 200A-C 上方的介電材料將會合併，因此不會沉積介電材料到 a2' 和 a3' 所指的空間中。在各個實施例中，每個距離 a1'、a2'、和 a3'可以各自在約 10nm 至約 16nm 的範圍。
參照第1A圖，在操作 108 中，方法 100 在高介電常數（high-k）介電層 282 上方形成介電層 286 ，根據一實施例，如第5圖所示。參照第5圖，沉積介電層 286 在虛設鰭片 231 上方和在通道層 215 的堆疊 200A-C 上方。在本實施例中，設計介電層 286 的材料、其沉積條件、以及距離 a1'，使得距離 a1' 小於介電層 286 的合併臨界尺寸（merge-CD）。如第5圖所示，在虛設鰭片 231 的側壁上的介電層286的部分和在通道層 215-1 上的介電層 286 的部分合併於 a1' 所指示的空間中。因此，不會沉積介電層 286 到空間 277 中，並且不會沉積介電層 286 到較低通道層 215-2 和 215-3 與虛設鰭片 231 在水平方向上之間的空間 285 中。垂直空間 277 和水平空間 285 共同地在介電層 286 下方形成氣隙。在一實施例中，介電層 286 包括金屬氧化物，例如氧化鋁（Al 2O 3），並且沉積使用化學氣相沉積（CVD）方法，例如電漿化學氣相沉積（PECVD）製程。在各個實施例中，介電層 286 可以包括氮化矽、氧化鑭、矽（例如多晶矽）、氮碳化矽、氮碳氧化矽、氮化鋁、氮氧化鋁、其組合、或其他合適的材料。在一些實施例中，沉積介電層 286 可以使用原子層沉積（ALD）、化學氣相沉積（CVD）、熱製程（例如爐製程）、物理氣相沉積（PVD）製程、或其他合適的製程，並且可以沉積溫度在約 100°C至約400°C 的範圍、壓力在約 1 torr 至約 100 torr的範圍。
在水平距離 a1' 大於介電層 286 的合併臨界尺寸（merge-CD）的一些方法中，沉積介電層 286 到空間 277 和 285 中。在那些情況下，可以嚴格控制上述製程，使得介電層 286 完全填充垂直空間 277 （因此之後沉積的底部抗反射塗層（bottom anti-reflective coating, BARC）不會存在於空間 277 中，否則將難以去除之），而不會完全填充水平空間 285。這些方法一般需要比本實施例更嚴格的製程控制。此外，在那些方法中，在高介電常數金屬閘極（HKMG）的圖案化製程期間，可能難以完全去除介電層 286 。舉例來說，可能難以從通道層 215-3 和半導體鰭片 215f 之間的空間 277 完全去除介電層 286，並且可能在其中殘留介電層 286 的殘餘物，而導致製造缺陷。相較之下，在本實施例中，由於水平距離 a1' 小於介電層 286 的合併臨界尺寸（merge-CD），不會沉積介電層 286 到空間 277 和 285 中，避免了嚴格的製程控制以及與其他方法相關的潛在製造缺陷。
在操作 110 中，方法 100 （第1A圖）在裝置 200 上方，特別是在介電層 286 上方，形成蝕刻遮罩層 288，根據一實施例，如第6圖所示。舉例來說，蝕刻遮罩層 288 可以包括底部抗反射塗層（BARC）材料，上述材料提供用於光阻塗佈和圖案化光阻的平台，以及提供相對於介電層 286 的蝕刻選擇性。在一個實施例中，形成蝕刻遮罩層 288，通過在介電層 286 上旋轉塗佈（spin coating）底部抗反射塗層（BARC）材料，並烘烤底部抗反射塗層（BARC）材料（例如，溫度在約 100℃ 至約 200℃ 的範圍），以造成底部抗反射塗層（BARC）材料中的交聯。
在操作 112 中，方法 100 （第1A圖）圖案化蝕刻遮罩層 288，以在一些堆疊 200A-C 上方形成開口 289。在第7圖所示的示例中，形成開口 289 在堆疊 200B 上方，而蝕刻遮罩層 288的其餘部分仍然覆蓋堆疊 200A 和 200C。換句話說，開口 289 露出位於堆疊 200B 上方的介電層 286 。在一實施例中，操作 112 施加微影製程，包括：形成阻抗（或光阻）層在蝕刻遮罩層 288 上，通過旋轉塗佈、執行曝光前烘烤製程；執行曝光製程；執行曝光後烘烤製程；以及在顯影液中顯影曝光的阻抗層。在顯影之後，阻抗層成為與光罩對應的阻抗圖案。實施曝光製程可以使用光罩或使用無遮罩微影製程，例如電子束寫入（e-beam writing）、離子束寫入（ion-beam writing）、或其組合。使用阻抗圖案作為蝕刻遮罩，操作 112 蝕刻蝕刻遮罩層 288， （例如，使用非等向性蝕刻製程）以形成開口 289。
在操作 114 中，方法 100 （第1A圖）經由開口 289 蝕刻介電層 286。根據一實施例，所得的結構示出於第8圖中。如圖所示，從堆疊 200B 和從虛設鰭片 231 去除在開口 289 中露出的介電層 286，以露出虛設鰭片 231 之間的氣隙（或空間）277 和285。露出在通道層 215 的堆疊 200B 上的高介電常數（high-k）介電層 282。相對於介電層 286 的蝕刻選擇性，蝕刻製程提供高介電常數（high-k）介電層 282 高蝕刻選擇性。蝕刻製程可以實施濕蝕刻、乾蝕刻、或其組合。在蝕刻介電層 286 之後，操作 114 去除圖案化的蝕刻遮罩層 288，舉例來說，使用剝離（stripping）或灰化（ashing）。根據一實施例，所得的結構在示出於第9圖中。
在操作 116 中，方法 100 （第1A圖） 形成功函數金屬層 284，根據一實施例，如第10圖所示。沉積功函數金屬層 284 在通道層 215 的堆疊 200B 上方的高介電常數（high-k）介電層 282 上方。在一實施例中，功函數金屬層 284 完全填充位於堆疊 200B的鄰近的通道層 215 之間的空間 277。在另一實施例中，功函數金屬層 284 不會完全填堆疊 200B的鄰近的通道層 215 之間的空間 277。功函數金屬層 284 也沉積在虛設鰭片 231 上方和介電層 286 上方。在一些實施例中，功函數金屬層 284 包括用於n型電晶體的n型功函數金屬，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料、或其組合。在一些實施例中，功函數金屬層 284 包括用於p型電晶體的p型功函數金屬，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、 ZrSi 2、MoSi 2、TaSi 2、NiSi 2、其他p型功函數材料、或其組合。在一些實施例中，功函數金屬層 284 具有約 1nm 至約 4nm 的厚度。可以沉積功函數金屬層 284 使用原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、或其他合適的製程。
在操作 118 中，方法 100 （第1B圖）在裝置 200 上方（特別是，在功函數金屬層 284 上方）形成另一個蝕刻遮罩層 290 ，並圖案化蝕刻遮罩層 290 以提供開口 291。形成和圖案化蝕刻遮罩層 290 的方式可以類似於蝕刻遮罩層 288。如第11圖所示，圖案化的蝕刻遮罩層 290 覆蓋堆疊 200B，且開口 291 在堆疊 200A 和 200C 的正上方露出功函數金屬層 284。
在操作 120 中，方法 100 （第1B圖）經由開口 291 蝕刻功函數金屬層 284 和介電層 286，以露出位於通道層215的堆疊 200A 和 200C 上方的高介電常數（high-k）介電層 282，如第12所示。實際上，操作 120 露出包繞通道層 215 的堆疊 200A 和 200C 的氣隙 277 和 285。可以蝕刻功函數金屬層 284 和介電層 286，使用一種或多種蝕刻製程，其可以為濕蝕刻、乾蝕刻、或其他蝕刻技術。設計蝕刻製程為對功函數金屬層 284 和介電層 286 的材料具有選擇性，而幾乎不蝕刻高介電常數（high-k）介電層 282。在蝕刻功函數金屬層 284 和介電層 286 之後，去除圖案化的蝕刻遮罩層 290，舉例來說，使用剝離或灰化。根據一實施例，所得的結構示出於第13圖。
在操作 122 中，方法 100 （第1B圖）形成另一功函數金屬層 294，根據一實施例，如第14圖所示。沉積功函數金屬層 294 在通道層 215 的堆疊 200A 和 200C 上方的高介電常數（high-k）介電層 282 上方。在一實施例中，功函數金屬層 294 完全填充位於堆疊 200A 的鄰近的通道層之間、堆疊 200C 的鄰近的通道層之間的空間 277。在另一實施例中，功函數金屬層 294 不會完全填充堆疊 200A 和 200C 的鄰近的通道層之間的空間 277。功函數金屬層 294 也沉積在虛設鰭片 231 上方和功函數金屬層 284 上方。在一些實施例中，功函數金屬層 294 包括用於n型電晶體的n型功函數金屬，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他 n 型功函數材料、或其組合。在一些實施例中，功函數金屬層 294 包括用於p型電晶體的p型功函數金屬，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、其他p型功函數材料、或其組合。在一些實施例中，功函數金屬層 294 具有約 1nm 至約 4nm 的厚度。可以沉積功函數金屬層 294 使用原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、或其他合適的製程。在一實施例中，設計功函數金屬層 284 和功函數金屬層 294 以提供不同的功函數。舉例來說，功函數金屬層 284 可以是n型功函數金屬，且功函數金屬層 294 可以是p型功函數金屬，反之亦然。
在操作 124 中，方法 100（第1B圖）在功函數金屬層 284 和功函數金屬層 294 上方形成閘極電極層 350，根據一實施例，如第15圖所示。可以沉積閘極電極層 350使用原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍、或其他合適的製程，以填充閘極溝槽 275 的任何剩餘部分。閘極電極層 350 包括合適的導電材料，例如Al、W、及/或Cu。閘極電極層 350 可以額外地或共同地包括其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或其組合。在一些實施方式中，在形成閘極電極層 350 之前，可選地（例如，通過原子層沉積（ALD））在功函數金屬層 284 和 294 上方形成阻擋層（未示出），使得閘極電極層 350 設置在阻擋層上。在沉積閘極電極層 350 之後，可以執行平坦化製程以從裝置 200 去除多餘的閘極電極材料。舉例來說，執行化學機械拋光（chemical mechanical polishing, CMP）製程直到露出虛設鰭片 231 的頂面。
在操作 126 中，方法 100（第1B圖）對裝置 200 執行進一步的製造。舉例來說，方法 100 可以形成電性連接到源極/汲極（S/D） 260 （第2B圖）的源極/汲極（S/D）接觸件；形成與閘極電極層 350 電性連接的閘極導孔；以及形成連接裝置 200 中的電晶體和其他元件的多層互連，以形成完整的IC。
第16圖示出操作 102 的實施例的流程圖。如圖所示，操作 102 包括操作（或子操作）152、154、156、158、160、162、和 164。本揭露考慮額外的製程。可以在第16圖所示的操作之前、期間、以及/或之後，提供額外的步驟，並且對於第16圖所示的操作的額外實施例，可以移動、替換或刪除下面描述的一些步驟。下面結合第17A到22C圖描述第16圖。特別是，第17A、18A、19A、20A、21A、和22A圖示出裝置 200 的示意性透視圖。第17B、18B、19B、20B、21B、和22B圖示出裝置 200 在 x-z 平面的示意性剖面圖。第17C、18C、19C、20C、21C、和22C圖示出裝置 200 在 y-z 平面的示意性剖面圖。
參照第17A-C圖，操作 152（第16圖）在基板 202 上方形成半導體層 210 和半導體層 215 的堆疊。半導體層 210 和半導體層 215 從基板 202 的表面以交錯（interleaving）或交替（alternating）的方式垂直（例如，沿z方向）堆疊。在一些實施例中，半導體層 210 和半導體層 215 以所描繪的交錯和交替的方式磊晶成長。舉例來說，磊晶成長第一半導體層 210 在基板 202 上，在第一半導體層 210 上磊晶成長第一半導體層 215，在第一半導體層 215 上磊晶成長第二半導體層 210，依此類推，直到半導體層堆疊具有所需數量的半導體層 210 和半導體層 215。在一些實施例中，實現磊晶成長半導體層 210 和半導體層 215 通過分子束磊晶（molecular beam epitaxy, MBE）製程、化學氣相沉積（CVD）製程、金屬有機化學氣相沉積（MOCVD）製程、其他合適的磊晶成長製程、或其組合。
半導體層 210 的組成不同於半導體層 215 的組成以在後續製程期間，實現蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層 210 和半導體層 215 可以包括不同的材料、不同的組成原子百分比、不同組成重量百分比、及/或其他特性，以在蝕刻製程期間實現期望的蝕刻選擇性，例如，實施蝕刻製程以在裝置 200 的通道區中形成懸置的通道層。舉例來說，在半導體層 210 包括矽鍺，且半導體層 215 包括矽的情況下，半導體層 215 的矽蝕刻率小於半導體層 210 的矽鍺蝕刻率。在一些實施例中，半導體層 210 和半導體層 215 可以包括相同的材料，但具有不同的組成原子百分比，以實現蝕刻選擇性及/或不同的氧化速率。舉例來說，半導體層 210 和半導體層 215 可以包括矽鍺，其中半導體層 210 具有第一矽原子百分比、及/或第一鍺原子百分比，且半導體層215具有不同於第一矽原子百分比的第二矽原子百分比、及/或不同於第一鍺原子百分比的第二鍺原子百分比。本揭露考慮半導體層 210 和半導體層 215 包括可以提供期望的蝕刻選擇性、期望的氧化速率差異、及/或期望的性能特性（例如，極大化電流的材料）的半導體材料的任何組合，包括本揭露所描述任何半導體材料。
在一實施例中，半導體層 215 包括晶體矽，且半導體層 210 包括矽鍺。此外，在半導體層 210 之中，設計不同的Ge原子百分比（atom%）。舉例來說，最頂半導體層 210 中的鍺原子百分比低於其他半導體層 210。在進一步的實施例中，半導體層 210 中的鍺原子百分比隨著其遠離基板 202 的上表面，而逐漸降低，例如，最底半導體層 210 可以具有在約 25 atom% 至約 30 atom%的範圍的Ge原子百分比，中間半導體層 210 可以具有在約23 atom% 至約 30 atom%的範圍的Ge原子百分比。最頂半導體層  210 可以具有在約 20 atom% 至約 23 atom%的範圍的Ge原子百分比。隨著半導體層 210 的形成（例如，磊晶成長），可以控制半導體層 210 之中不同的Ge原子百分比。在各個後續製程期間，一些Ge原子可以從半導體層 210 擴散到半導體層 215。因此，與半導體層 210 直接交界的半導體層 215 的部分也具有一些具有低Ge濃度（或低Ge原子百分比）的矽鍺。為方便說明，將這些部分稱為Ge擴散部分。值得注意的是，最底半導體層215中的Ge擴散部分略厚於中間半導體層215中的Ge擴散部分，中間半導體層215中的Ge擴散部分略厚於最頂部半導體層215中的Ge擴散部分。如之後所討論，半導體層 215 中不同的Ge擴散部分在隨後的蝕刻製程期間有助於形成不同寬度的通道層 215 （如第2C圖所示）。
如第17A-C圖所示，進一步提供裝置 200 具有：在半導體層 210 和 215 的堆疊上方的披覆（cladding）層 213（例如具有SiGe）、在披覆層 213 上方的襯氧化物層 212、以及在襯氧化物層 212 上方的氮化矽層 206。
參照第18A-C圖所示，操作 154（第16圖）通過圖案化半導體層 210 和 215 以及基板 202 的堆疊，以形成鰭片結構 218。操作 154 可以使用任何合適的方法，例如一或多個微影製程，包括包括雙重圖案化或多重圖案化製程。
隨後，在操作 156（第16圖）在基板 202 上方形成各個隔離結構，並且隔離鰭片結構 218。如第19A-C圖所示，形成隔離結構 230 在基板 202 上方及/或之中以隔離裝置 200 的各個區域。舉例來說，隔離結構 230 包繞鰭片結構 218 的底部以將其彼此分開。在一實施例中，形成隔離結構 230 通過使用一或多種絕緣材料填充鰭片結構 218 之間的溝槽；執行化學機械拋光（CMP）製程以去除過多的絕緣材料；以及回蝕絕緣材料。在一些實施例中，隔離結構 230 包括多層結構，例如設置在熱氧化物襯層上方的氮化矽層。在形成鰭片結構 218 和隔離結構 230 的製程期間，去除墊氧化物層 212 和氮化矽層 206。
參照第20A-C圖所示，在鰭片結構 218 和隔離結構  230 上方，沉積披覆氧化物層 236。如第21A-C圖所示，在披覆氧化物層 236上，沉積披覆SiGe層 237（例如具有非晶SiGe）。如第22A-C圖所示，形成虛設鰭片 231 在隔離結構 230 上方以及位於相對的鰭片結構 218 上的披覆SiGe層 237 之間。再者，沉積虛設閘極介電層 235 在半導體層 210 和 215 的堆疊以及虛設鰭片231的上方。
接著，操作 158（第16圖）在虛設閘極介電層 235 上方形成虛設閘極堆疊（未示出）。舉例來說，虛設閘極堆疊設置在第2A圖的閘極區 206A-C 中。然後，操作 160（第16圖）形成內部間隔物 255、源極/汲極 260、接觸蝕刻停止層（CESL）268 和層間介電（ILD）層 270（第2B圖）。隨後，操作 162（第16圖）從閘極區 206A-C 去除虛設閘極堆疊以形成閘極溝槽。然後，操作 164（第16圖）經由閘極溝槽 275 去除半導體層 210 和披覆SiGe層 237，以執行通道釋放製程。在通道釋放製程期間，半導體層 210 通過蝕刻製程從閘極溝槽 275（第2B圖）去除，上述蝕刻製程選擇性地蝕刻半導體層 210 ，而極少（甚至沒有）蝕刻半導體層 215。上述蝕刻也部分地或完全地去除半導體層  215 的Ge擴散部分。由於最頂層半導體層 215中的Ge擴散部分比在其他半導體層 215 中的少，相對於其他半導體層 215，蝕刻較少的最頂層半導體層 215。因此，最頂半導體層 215 的剩餘部分比其他半導體層 215 的剩餘部分較寬。在一些實施例中，最頂半導體層 215 的剩餘部分也比其他半導體層 215 的剩餘部分厚。類似地，中間半導體層 215 的剩餘部分比最底半導體層 215 的剩餘部分寬。在一些實施例中，中間半導體層 215 的剩餘部分也比最底半導體層 215 的剩餘部分厚。半導體層 215 的剩餘部分成為第2B-2C圖所示的通道層 215。
第23圖根據替代實施例，示出在製造階段的裝置 200。相較於第7圖所示的實施例，本實施例的每個堆疊 200A-C 中的通道層 215 具有相同的寬度。因此，距離a1'、a2'、和 a3' 大致相同，且均小於介電層 286 的合併臨界尺寸（merge-CD）。類似於第7圖所示的實施例，沉積介電層 286 在空間 285 和 277 上方。
第24圖根據又一替代實施例，示出在製造階段的裝置 200。相較於第7圖所示的實施例，在本實施例中，不同堆疊 200A-C 的通道層 215 具有不同的寬度變化。舉例來說，堆疊 200A 的通道層 215 具有大約相同的寬度（亦即，在堆疊 200A 中幾乎沒有寬度變化），而堆疊 200B 和 200C 的通道層 215 具有隨著通道層 215進一步遠離基板 202 的上表面，而逐漸增加的寬度。此外，堆疊 200B 中的兩相鄰通道層之間寬度的增加小於堆疊 200C 中的兩相鄰通道層之間寬度的增加。然而，對於每個堆疊 200A-C，距離a1'小於介電層 286 的合併臨界尺寸（merge-CD）。類似於第7圖所示的實施例，沉積介電層 286 在空間 285 和 277 上方。
本揭露的一或多個實施例為半導體裝置及其形成提供了許多益處，且不意圖將本揭露作出範圍之外的限制。舉例來說，使用本揭露的實施例，高介電常數金屬閘極（HKMG）的圖案化製程變得更容易控制，且更簡單。例如，通過留下比介電層的合併臨界尺寸（merge-CD）較窄的空間，在高介電常數金屬閘極（HKMG）的圖案化製程期間，不會沉積介電層在其垂直方向上位於通道層之間的空間中，以更容易去除介電層。本實施例可以輕易地整合至現有的互補式金屬氧化物半導體（CMOS）製造製程中。
在一示例性面向，本揭露關於一種方法。上述方法包括：提供結構，結構具有基板、在基板的表面上方的虛設鰭片、以及在基板的表面上方且鄰近虛設鰭片的多個半導體通道層彼此垂直間隔的堆疊，其中在上視圖中，虛設鰭片與堆疊的上述半導體通道層的長度方向大致上平行於第一方向。上述方法還包括：形成包繞堆疊的每個半導體通道層的界面層；以及沉積高介電常數（high-k）介電層，其中高介電常數介電層的第一部分沉積在界面層上方並且包繞堆疊的每個半導體通道層，且高介電常數介電層的第二部分沉積在虛設鰭片的側壁上，其中在垂直於第一方向的剖面中，高介電常數介電層的第一部分和第二部分沿著水平方向彼此間隔第一距離。上述方法還包括：在虛設鰭片上方和上述半導體通道層的堆疊上方，沉積第一介電層，其中第一介電層的合併臨界尺寸（merge-critical-dimension）大於第一距離，造成第一介電層沉積在虛設鰭片和上述半導體通道層的堆疊的最頂層之間的橫向空間，以提供氣隙，其垂直方向上位於上述半導體通道層的堆疊的相鄰的多個層之間、且水平方向上位於虛設鰭片和上述半導體通道層的堆疊之間。
在上述方法的一實施例中，在水平方向上，上述半導體通道層的堆疊的最頂層比上述半導體通道層的堆疊的其他層寬。在另一實施例中，在水平方向上，上述半導體通道層的堆疊的多個層隨著遠離基板的表面變寬。
在一實施例中，上述方法還包括：在第一介電層上方形成蝕刻遮罩層；圖案化蝕刻遮罩層，以提供開口，露出第一介電層並且位於上述半導體通道層的堆疊的正上方；以及經由開口蝕刻第一介電層，以露出高介電常數介電層的第一部分和氣隙。在一進一步的實施例中，上述方法包括：在高介電常數介電層的第一部分上方，形成功函數金屬層，包繞堆疊的每個半導體通道層；以及在功函數金屬層上，形成金屬填充層。
在上述方法的一實施例中，提供結構的步驟包括：以交替堆疊一層在另一層之上的方式，形成第一半導體層和第二半導體層，其中第一半導體層和第二半導體層包括不同的材料，其中第一半導體層在蝕刻劑中的蝕刻速率隨著第一半導體層遠離基板的表面而降低，其中堆疊的上述半導體通道層是第一半導體層的多個部分。在一進一步的實施例中，第一半導體層包括矽晶體，第二半導體層包括矽鍺，且隨著第二半導體層遠離基板的表面，上述矽鍺中鍺的原子百分比降低。在另一進一步的實施例中，提供上述結構包括：圖案化第一半導體層和第二半導體層，以形成包括第一半導體鰭片的半導體鰭片；以及通過一或多個蝕刻製程去除第一半導體鰭片中的第二半導體層，其中通過上述一或多個蝕刻製程部分地蝕刻第一半導體鰭片中的第一半導體層，以形成上述半導體通道層的堆疊，其中在水平方向上，堆疊的上述半導體通道層隨著遠離基板的表面變寬。
在另一示例性面向，本揭露關於一種方法。上述方法包括：提供結構，結構具有基板、在基板的表面上方的虛設鰭片、以及在基板的表面上方且鄰近虛設鰭片的多個半導體通道層彼此垂直間隔的堆疊，其中上述半導體通道層的堆疊的最頂層比上述半導體通道層的堆疊的其他層寬。上述方法還包括：形成包繞堆疊的每個半導體通道層的界面層；以及沉積高介電常數（high-k）介電層，其中高介電常數介電層的第一部分沉積在界面層上方並且包繞堆疊的每個半導體通道層，且高介電常數介電層的第二部分沉積在虛設鰭片的側壁上，其中包繞上述半導體通道層的堆疊的最頂層的高介電常數介電層的第一部分與高介電常數介電層的第二部分間隔開第一橫向距離，且包繞上述半導體通道層的堆疊的其他層的高介電常數介電層的第一部分與高介電常數介電層的第二部分間隔開一第二橫向距離，第二橫向距離小於第一橫向距離。上述方法還包括：沉積金屬氧化物層在虛設鰭片上方和上述半導體通道層的堆疊上方，其中在上述半導體通道層的堆疊的最頂層上方的金屬氧化物層的第一部分與在虛設鰭片和上述半導體通道層的堆疊的最頂層之間的一橫向空間中的虛設鰭片的側壁上方的金屬氧化物層的一第二部分，以提供多個氣隙，其垂直方向上位於上述半導體通道層的堆疊的相鄰的多個層之間、且水平方向上位於虛設鰭片和上述半導體通道層的堆疊之間。上述方法還包括：在金屬氧化物層上形成蝕刻遮罩層；以及圖案化蝕刻遮罩層，以提供開口，露出金屬氧化物層並且位於上述半導體通道層的堆疊的正上方；以及經由開口蝕刻金屬氧化物層，以露出高介電常數介電層的第一部分和氣隙。
在上述方法的一實施例中，上述提供結構包括：以交替堆疊一層在另一層之上的方式，形成第一半導體層和第二半導體層，其中第一半導體層和第二半導體層包括不同的材料，其中第一半導體層的最頂層在蝕刻劑中的蝕刻速率小於第一半導體層的其他層在蝕刻劑中的蝕刻速率；圖案化第一導體層和第二半導體層，以形成包括第一半導體鰭片的半導體鰭片；在基板的表面上方以及在第一半導體鰭片的鄰近，形成虛設鰭片；以及通過一或多個蝕刻製程去除第一半導體鰭片中的第二半導體層，其中通過上述一或多個蝕刻製程部分地蝕刻第一半導體鰭片中的第一半導體層，以形成上述半導體通道層的堆疊。
在上述方法的一實施例中，上述堆疊的半導體通道層隨著遠離基板的表面變寬。在另一實施例中，第一橫向距離、第二橫向距離各自約10nm至約16nm。在另一實施例中，堆疊的每個半導體通道層具有約10nm至約50nm的寬度。在又一實施例中，上述沉積金屬氧化物層使用化學氣相沉積技術。
在一實施例中，上述方法還包括：在高介電常數介電層的第一部分上方，形成功函數金屬層，包繞堆疊的每個半導體通道層；以及在功函數金屬層上，形成金屬填充層。
在又一示例性面向，本揭露關於一種半導體結構。上述半導體結構包括：基板；虛設鰭片，在基板上方；多個半導體通道層的堆疊，上述半導體通道層在基板的表面上方彼此垂直間隔並且鄰近虛設鰭片，其中上述半導體通道層的堆疊的一最頂層比上述半導體通道層的堆疊的其他層寬；界面層，包繞堆疊的每個半導體通道層；高介電常數（high-k）介電層，其中高介電常數介電層的第一部分沉積在界面層上方並且包繞堆疊的每個半導體通道層，且高介電常數介電層的第二部分沉積在虛設鰭片的側壁上；功函數金屬層，在高介電常數介電層的第一部分上方，並且包繞堆疊的每個半導體通道層；以及閘極電極層，在功函數金屬層上方。
在上述半導體結構的一實施例中，上述半導體通道層的堆疊包括三或更多個半導體通道層，其中堆疊的上述半導體通道層隨著遠離基板的表面變寬。在進一步的實施例中，堆疊的每個半導體通道層具有在約10nm至約50nm的寬度。
在上述半導體結構的另一實施例中，包繞上述半導體通道層的堆疊的最頂層的高介電常數介電層的第一部分與高介電常數介電層的第二部分間隔開第一橫向距離，且包繞上述半導體通道層的堆疊的其他層的高介電常數介電層的第一部分與高介電常數介電層的第二部分間隔開小於第一橫向距離的第二橫向距離。在進一步的實施例中，第一橫向距離、第二橫向距離各自約10nm至約16nm。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102, 104, 106, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126, 154, 156, 158, 160, 162, 164:操作 200:裝置 200A, 200B, 200C:堆疊 202:基板 204A, 204B, 204C:主動區 204B-1, 204B-2:通道區 206:氮化矽層 206A, 206B, 206C:閘極區 210:半導體層 212:墊氧化物層 215, 215-1, 215-2, 215-3:半導體層、通道層 215f:鰭片 218:鰭片結構 230:隔離結構 231:鰭片 232:介電襯層 233:介電填充層 234:介電帽層 235:閘極介電層 236:披覆氧化物層 237:披覆SiGe層 247:閘極間隔物 255:內部間隔物 260:源極/汲極 268:接觸蝕刻停止層 275:溝槽 277, 285:間隙、空間 282:高介電常數介電層 284, 294:功函數金屬層 286:介電層 288, 290:蝕刻遮罩層 289, 291:開口 350:閘極電極層 a1, a2, a3, a1', a2', a3':寬度 w1, w2, w3:寬度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1A和1B圖根據本揭露的各個面向，示出用於製造半導體裝置的方法的流程圖。 第2A圖根據本揭露的各個面向面，示出半導體裝置的部分的示意性上視圖。第2B和2C圖根據本揭露的實施例，示出半導體裝置的部分的示意性剖面圖。 第3、4、5、6、7、8、9、10、11、12、13、14和15圖根據本揭露的各個面向面，示出半導體裝置的部分在各個製造階段（例如，與第1A和1B圖中的方法相關）的示意性剖面圖。 第16圖根據本揭露的各個面向，示出用於製造半導體裝置的流程圖。 第17A、18A、19A、20A、21A和22A圖根據本揭露的各個面向面，示出半導體裝置的部分在各個製造階段（例如，與第16圖中的方法相關）的示意性透視圖。 第17B、17C、18B、18C、19B、19C、20B、20C、21B、21C、22B和22C圖根據本揭露的各個面向面，示出半導體裝置的部分在各個製造階段（例如，與第16圖中的方法相關）的示意性剖面圖。 第23和24圖根據本揭露的替代實施例，示出半導體裝置的部分的示意性剖面圖。
200:裝置
200A,200B,200C:堆疊
202:基板
215f:鰭片
230:隔離結構
282:高介電常數介電層
286:介電層
288:蝕刻遮罩層
289:開口
a1',a2',a3':寬度

Claims (1)

  1. 一種半導體結構的形成方法，包括： 提供一結構，該結構具有一基板、在該基板的表面上方的一虛設鰭片、以及在該基板的表面上方且鄰近該虛設鰭片的多個半導體通道層彼此垂直間隔的一堆疊，其中在一上視圖中，該虛設鰭片與該堆疊的上述半導體通道層的長度方向大致上平行於一第一方向； 形成包繞該堆疊的每個半導體通道層的一界面層； 沉積一高介電常數(high-k)介電層，其中該高介電常數介電層的一第一部分沉積在該界面層上方並且包繞該堆疊的每個半導體通道層，且該高介電常數介電層的一第二部分沉積在該虛設鰭片的側壁上，其中在垂直於該第一方向的一剖面中，該高介電常數介電層的該第一部分和該第二部分沿著一水平方向彼此間隔一第一距離；以及 在該虛設鰭片上方和上述半導體通道層的該堆疊上方，沉積一第一介電層，其中該第一介電層的合併臨界尺寸(merge-critical-dimension)大於該第一距離，造成該第一介電層沉積在該虛設鰭片和上述半導體通道層的該堆疊的一最頂層之間的一橫向空間，以提供複數個氣隙，其垂直方向上位於上述半導體通道層的該堆疊的相鄰的多個層之間、且水平方向上位於該虛設鰭片和上述半導體通道層的該堆疊之間。
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