JP6973647B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
半導体装置の小型化と高性能化の要求に応えるために、半導体装置を構成する電極又は配線等の微細化が進められてきた。特に、化合物半導体の分野では、材料が持つ優れた高周波特性を活かすために、ゲート電極を細くすることが強く求められてきた。しかし、ゲート電極を細くすることで狭い領域に電場が集中するため、短チャネル効果等に代表される微細化の弊害もあった。この問題を解決する手段の一つとして、ゲート電極をソース電極側に寄せて、電圧を印加するドレイン電極との間隔を広げたオフセットゲート構造が有効である。
日本特開平１１−１２６７８２号公報
従来技術はリセス形成用のレジストとゲート電極形成用のレジストをそれぞれ別々にパターニングしていた。しかし、１度目と２度目のパターニングで合わせズレが生じるため、リセス内でのゲート電極の位置がばらつく。従って、特性が変動し、製品の歩留まりが低下する。また、２回のパターニングが必要であるため、工程数が増大して製造コストが上昇する。
また、大小２つの開口を形成したレジストを用いてリセスを形成し、小さい方の開口を絶縁膜で閉塞して大きい方の開口を介してリセスにゲート電極を形成する方法も提案されている（例えば、特許文献１参照）。しかし、絶縁膜をドライエッチングする際にゲート電極直下の半導体にダメージを与えてしまう。従って、キャリアが減少し、欠陥とトラップが増加するため、信頼性が低下するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は製品の歩留まりと信頼性を向上し、製造コストを低減できる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、半導体基板の上にレジストを塗布し、前記レジストに第１の開口と前記第１の開口より幅が細い第２の開口を形成する工程と、前記レジストをマスクとして用いて前記半導体基板をウェットエッチングして前記第１及び第２の開口の下に連続した１つのリセスを形成する工程と、前記リセスを形成した後、シュリンク材を前記レジストと架橋反応させて前記第１の開口を閉塞させずに前記第２の開口を閉塞させる工程と、前記第２の開口を閉塞させた後、前記第１の開口を介して前記リセスにゲート電極を形成する工程とを備えることを特徴とする。
本発明では、半導体基板をウェットエッチングしてレジストの第１及び第２の開口の下に連続した１つのリセスを形成する。次に、シュリンク材をレジストと架橋反応させてレジストをパターシュリンクして、幅が広い第１の開口は閉塞させず、幅が細い第２の開口を完全に閉塞させる。次に、第１の開口の形成領域においてリセス内にゲート電極を形成する。これにより、リセス内でのゲート電極の位置がばらつくことがなくなるため、製品の歩留まりが向上する。また、レジストをパターニングする工程数が減り、製造コストを低減できる。また、ゲート電極直下の半導体にダメージを与えることも無いため、信頼性が向上する。
実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係るレジストの第１の開口と第２の開口を示す平面図である。 図９のＩ−ＩＩに沿った断面図である。 実施の形態１に係るレジストの第１の開口と第２の開口を示す平面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態３に係る半導体装置の製造方法を示す断面図である。 実施の形態４に係る半導体装置の製造方法を示す断面図である。 実施の形態４に係る半導体装置の製造方法を示す断面図である。 実施の形態４に係る半導体装置の製造方法を示す断面図である。 実施の形態４に係る半導体装置の製造方法を示す断面図である。
実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１から図４は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、半導体基板１の上にソース電極２及びドレイン電極３を形成する。半導体基板１はＧａＡｓ等からなる。ソース電極２及びドレイン電極３はＴｉ／Ｐｔ／Ａｕ等からなる。
半導体基板１、ソース電極２及びドレイン電極３の上にレジスト４を塗布する。レジスト４は例えば住友化学工業社製スミレジスト等である。フォトリソグラフィ等によりレジスト４に第１の開口５と第１の開口５より幅が細い第２の開口６を形成する。ここで、第１の開口５をソース電極２側、第２の開口６をドレイン電極３側に形成する。第１の開口５の幅は０．２〜０．６μｍである。第２の開口６の幅は０．１〜０．５μｍである。第１の開口５と第２の開口６の間隔は０．１〜０．２μｍである。
レジスト４をマスクとして用いて半導体基板１をリン酸又はクエン酸に数秒〜数分浸漬してウェットエッチングして第１の開口５と第２の開口６の下に連続した１つのリセス７を形成する。リセス７は、第１の開口５と第２の開口６の下方だけでなく、両者の間のレジスト４の下方にも形成されて一続きになっている。
次に、図２に示すように、レジスト４にシュリンク材８を塗布する。シュリンク材８はＡＺエレクトロニックマテリアルズ社製ＲＥＬＡＣＳ等である。シュリンク材８を適温に加熱してレジスト４と架橋反応させてレジスト４をパターシュリンクさせる。これにより、幅が広い第１の開口５は閉塞させず、幅が細い第２の開口６を完全に閉塞させる。
次に、図３に示すように、スパッタ又は真空蒸着により全面に金属膜９を形成する。金属膜９は、レジスト４及びシュリンク材８の上面に形成されるだけでなく、第１の開口５を介してリセス７の底面に達する。金属膜９の上にレジスト１０を形成する。フォトリソグラフィ等により、第１の開口５の上方で第１の開口５より広い幅でレジスト１０を残し、それ以外のレジスト１０を除去する。レジスト１０をマスクとして用いたドライエッチングにより金属膜９をパターニングする。その後、レジスト４，１０及びシュリンク材８を除去する。これにより、図４に示すように、第１の開口５の形成部分においてリセス７内にＴ字型のゲート電極１１を形成する。ドライエッチングは、例えばＡｒガス等を使用した数秒〜数十分のイオンミリング等である。なお、リフトオフプロセスでゲート電極１１を形成してもよい。
続いて、本実施の形態の効果を比較例と比較して説明する。図５から図８は比較例に係る半導体装置の製造方法を示す断面図である。比較例では、図５に示すように、レジスト１２に開口１３を１つだけ形成する。このレジスト１２をマスクとして用いて半導体基板１をウェットエッチングして開口１３の下にリセス７を形成する。次に、図６に示すように、レジスト１２を除去する。次に、図７に示すように、全面にレジスト１４を形成し、リセス７内においてレジスト１４に開口１５を形成する。次に、図８に示すように、開口１５の形成部分においてリセス７内にゲート電極１１を形成する。その後、レジスト１４を除去する。比較例では、１度目と２度目のレジストのパターニングで合わせズレが生じるため、リセス７内でのゲート電極１１の位置がばらつく。従って、特性が変動し、製品の歩留まりが低下する。また、２回のパターニングが必要であるため、工程数が増大して製造コストが上昇する。
一方、本実施の形態では、半導体基板１をウェットエッチングしてレジスト４の第１の開口５と第２の開口６の下に連続した１つのリセス７を形成する。次に、シュリンク材８をレジスト４と架橋反応させてレジスト４をパターシュリンクして、幅が広い第１の開口５は閉塞させず、幅が細い第２の開口６を完全に閉塞させる。次に、第１の開口５の形成領域においてリセス７内にゲート電極１１を形成する。これにより、リセス７内でのゲート電極１１の位置がばらつくことがなくなるため、製品の歩留まりが向上する。また、レジストをパターニングする工程数が減り、製造コストを低減できる。また、ゲート電極１１直下の半導体にダメージを与えることも無いため、信頼性が向上する。
また、第１の開口５をソース電極２の側に形成し、第２の開口６をドレイン電極３の側に形成する。これにより、ゲート電極１１をソース電極２側へずらしたオフセットゲート構造を実現して高周波特性を向上させることができる。また、ゲート電極１１を形成した後にレジスト４とシュリンク材８を除去する。これによりゲート容量が低減するため、高周波特性が向上する。
実施の形態２．
図９は、実施の形態２に係るレジストの第１の開口と第２の開口を示す平面図である。図１０は図９のＩ−ＩＩに沿った断面図である。第２の開口６は互いに離間した複数の開口６ａ，６ｂ，６ｃを有する。複数の開口６ａ，６ｂ，６ｃの間に開口しない箇所４ａ，４ｂが存在する。
続いて、本実施の形態の効果を実施の形態１と比較して説明する。図１１は、実施の形態１に係るレジストの第１の開口と第２の開口を示す平面図である。実施の形態１では第２の開口６は１つの細長い開口である。このため、第１の開口５と第２の開口６の間隔が狭いと、両者の間のレジスト４が崩れる可能性がある。一方、本実施の形態では、複数の開口６ａ，６ｂ，６ｃの間に開口しない箇所４ａ，４ｂが存在するため、レジスト４を補強することができる。これにより、安定したパターン形成が可能となり、製品の歩留まりが向上する。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図１２から図１５は、実施の形態３に係る半導体装置の製造方法を示す断面図である。リセス７を形成し、シュリンク材８をレジスト４と架橋反応させるまでの工程は実施の形態１と同様である。次に、図１２に示すように、第１の開口５を介してリセス７の底面に薄いＰｔ膜１６をスパッタ又は蒸着により形成する。次に、図１３に示すように、アッシングで第１の開口５の開口幅を僅かに広げる。
次に、図１４に示すように、開口幅を広げた第１の開口５を介してリセス７の底面に達する金属膜９をスパッタ又は蒸着により形成する。実施の形態１と同様にレジスト１０をマスクとして用いたドライエッチングにより金属膜９をパターニングする。金属膜９はＰｔ膜１６とは異なる金属からなる。その後、レジスト４及びシュリンク材８を除去する。
次に、図１５に示すように、熱処理により半導体基板１とＰｔ膜１６を反応させてＰｔ膜１６を半導体基板１に沈み込ませる。ゲート電極１１は、半導体基板１に沈み込んだＰｔ膜１６と、Ｐｔ膜１６とは異なる金属からなりＰｔ膜１６よりも幅が広くＰｔ膜１６の上にオーバーラップした金属膜９とを有する。
一般的にトランジスタではゲート電極のドレイン側の下端部に電界が集中する。これに対して、本実施の形態では、電場が集中しやすいゲート電極１１の下端部が階段状になっている。このため、電場強度が集中する箇所を分散できる。従って、オフセットゲートの効果とあわせて短チャネル効果を抑制して高周波特性が向上する。
また、第１の開口５を介してＰｔ膜１６を形成した後、アッシングで開口幅を広げた第１の開口５を介して金属膜９を形成し、熱処理によりＰｔ膜１６を半導体基板１に沈み込ませる。これにより、下端部が階段状になったゲート電極１１を容易に形成することができる。
実施の形態４．
図１６及び図１９は、実施の形態４に係る半導体装置の製造方法を示す断面図である。リセス７を形成するまでの工程は実施の形態１と同様である。次に、図１６に示すように、シュリンク材８をレジスト４と架橋反応させてシュリンク材８がリセス７の底面に達するまでパターンシュリンクを行なう。
次に、図１７に示すように、レジスト４及びシュリンク材８をマスクとして用いてリセス７の底面をエッチングして、第１の開口５の下方に第１の凹部１７ａを形成し、第２の開口６の下方に第２の凹部１７ｂを形成する。ここで、シュリンク材８がリセス７の底面に達しているため、第１の開口５及び第２の開口６の部分だけがエッチングされる。そして、エッチングレートはパターンの開口寸法に依存するため、第１の凹部１７ａの深さは第２の凹部１７ｂの深さより深くなる。
次に、図１８に示すように、スパッタ又は真空蒸着により全面に金属膜９を形成する。金属膜９は、レジスト４及びシュリンク材８の上面に形成されるだけでなく、それぞれ第１の開口５及び第２の開口６を介して第１の凹部１７ａ及び第２の凹部１７ｂに達する。レジスト１２をマスクとして用いたドライエッチングにより金属膜９をパターニングする。その後、レジスト４，１０及びシュリンク材８を除去する。これにより、図１９に示すように、第１の開口５を介して第１の凹部１７ａにＴ字型の第１のゲート電極１１ａを形成し、第２の開口６を介して第２の凹部１７ｂにＴ字型の第２のゲート電極１１ｂを形成する。なお、リフトオフプロセスで第１のゲート電極１１ａ及び第２のゲート電極１１ｂを形成してもよい。
上記のように第１の凹部１７ａと第２の凹部１７ｂは深さが異なるため、第１の凹部１７ａに形成された第１のゲート電極１１ａと、第２の凹部１７ｂに形成された第２のゲート電極１１ｂは閾値が異なる。よって、同じリセス内に異なる閾値電圧を持ったトランジスタを形成することができる。そして、実施の形態１と同様にリセス７内での第１のゲート電極１１ａ及び第２のゲート電極１１ｂの位置がばらつくことがなくなるため、製品の歩留まりが向上する。また、レジストをパターニングする工程数が減り、製造コストを低減できる。
１ 半導体基板、２ ソース電極、３ ドレイン電極、４ レジスト、５ 第１の開口、６ 第２の開口、６ａ，６ｂ，６ｃ 複数の開口、７ リセス、８ シュリンク材、９ 金属膜、１１ ゲート電極、１１ａ 第１のゲート電極、１１ｂ 第２のゲート電極、１６ Ｐｔ膜（金属薄膜）、１７ａ 第１の凹部、１７ｂ 第２の凹部

Claims (6)

  1. 半導体基板の上にレジストを塗布し、前記レジストに第１の開口と前記第１の開口より幅が細い第２の開口を形成する工程と、
    前記レジストをマスクとして用いて前記半導体基板をウェットエッチングして前記第１及び第２の開口の下に連続した１つのリセスを形成する工程と、
    前記リセスを形成した後、シュリンク材を前記レジストと架橋反応させて前記第１の開口を閉塞させずに前記第２の開口を閉塞させる工程と、
    前記第２の開口を閉塞させた後、前記第１の開口を介して前記リセスにゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記半導体基板の上にソース電極及びドレイン電極を形成する工程を更に備え、
    前記第１の開口を前記ソース電極の側に形成し、前記第２の開口を前記ドレイン電極の側に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート電極を形成した後に前記レジストと前記シュリンク材を除去する工程を更に備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２の開口は互いに離間した複数の開口を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記ゲート電極は、前記半導体基板に沈み込んだ金属薄膜と、前記金属薄膜とは異なる金属からなり前記金属薄膜よりも幅が広く前記金属薄膜の上にオーバーラップした金属膜とを有し、
    前記ゲート電極の下端部が階段状になっていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記第２の開口を閉塞させた後、前記第１の開口を介して前記リセスの底面に前記金属薄膜を形成する工程と、
    前記金属薄膜を形成した後に、アッシングで前記第１の開口の開口幅を広げる工程と、
    開口幅を広げた前記第１の開口を介して前記リセスの底面に達する前記金属膜を形成する工程と、
    熱処理により前記半導体基板と前記金属薄膜を反応させて前記金属薄膜を前記半導体基板に沈み込ませる工程とを備えることを特徴とする請求項５に記載の半導体装置の製造方法。
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