JPS63261873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63261873A JPS63261873A JP62097087A JP9708787A JPS63261873A JP S63261873 A JPS63261873 A JP S63261873A JP 62097087 A JP62097087 A JP 62097087A JP 9708787 A JP9708787 A JP 9708787A JP S63261873 A JPS63261873 A JP S63261873A
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 abstract description 7
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 16
- 238000000151 deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、第１導電型の半導体基体の表面に垂直な方向
へチャネルが延びる様に第２導電型の不純物領域が前記
半導体基体内に埋設されている半導体装置の製造方法に
関するものである。
へチャネルが延びる様に第２導電型の不純物領域が前記
半導体基体内に埋設されている半導体装置の製造方法に
関するものである。
本発明は、上記の様な半導体装置の製造方法において、
半導体基体内へ不純物をイオン注入して不純物領域を半
導体基体内に埋設することによって、工程が簡単である
にも拘らず特性の均質な半導体装置を製造することがで
きる様にしたものである。
半導体基体内へ不純物をイオン注入して不純物領域を半
導体基体内に埋設することによって、工程が簡単である
にも拘らず特性の均質な半導体装置を製造することがで
きる様にしたものである。
半導体装置については、高集積化が常に追求されている
。このうちＭＯＳ−３ＲＡＭについて、本出願人は、フ
リップフロップを構成しているＭＯＳ）ランジスタのチ
ャネルが半導体基体の表面に垂直な方向へ延びる半導体
装置を、特願昭６１−２３１６９９号として先に提案し
た。
。このうちＭＯＳ−３ＲＡＭについて、本出願人は、フ
リップフロップを構成しているＭＯＳ）ランジスタのチ
ャネルが半導体基体の表面に垂直な方向へ延びる半導体
装置を、特願昭６１−２３１６９９号として先に提案し
た。
従ってこの半導体装置では、半導体基体と異なる導電型
を有する不純物領域が、半導体基体内に埋設されている
。
を有する不純物領域が、半導体基体内に埋設されている
。
そしてこの半導体装置では、半導体基体上にまず第１の
エピタキシャル層を形成し、この第１のエピタキシャル
層の表面に不純物領域を形成し、第１のエピタキシャル
層上に更に第２のエピタキシャル層を形成することによ
って、不純物領域を半導体基体内に埋設する様にしてい
る。
エピタキシャル層を形成し、この第１のエピタキシャル
層の表面に不純物領域を形成し、第１のエピタキシャル
層上に更に第２のエピタキシャル層を形成することによ
って、不純物領域を半導体基体内に埋設する様にしてい
る。
つまりこの半導体装置では、第２のエピタキシャル層の
厚さによって、チャネルの長さが決定されていた。
厚さによって、チャネルの長さが決定されていた。
ところが、エピタキシャル層の厚さの精密な制御は容易
ではない。このために、チャネルの長さを正確に制御す
ることができなくて、特性の均質な半導体装置を製造す
ることができなかった。
ではない。このために、チャネルの長さを正確に制御す
ることができなくて、特性の均質な半導体装置を製造す
ることができなかった。
また、エピタキシャル層を２回に分けて形成しているの
で、工程が煩雑になるのみならず、エピタキシャル層間
に酸化膜が形成されてしまうこともある。従って、この
ことによっても特性の均質な半導体装置を製造すること
ができなかった。
で、工程が煩雑になるのみならず、エピタキシャル層間
に酸化膜が形成されてしまうこともある。従って、この
ことによっても特性の均質な半導体装置を製造すること
ができなかった。
本発明による半導体装置の製造方法は、第１導電型の半
導体基体１１．１２の表面に垂直な方向へチャネルが延
びる様に第２導電型の不純物領域１３が前記半導体基体
１１．１２内に埋設されている半導体装置の製造方法に
おいて、第２導電型の不純物を前記半導体基体１１．１
２内へイオン注入することによって前記埋設を行う様に
している。
導体基体１１．１２の表面に垂直な方向へチャネルが延
びる様に第２導電型の不純物領域１３が前記半導体基体
１１．１２内に埋設されている半導体装置の製造方法に
おいて、第２導電型の不純物を前記半導体基体１１．１
２内へイオン注入することによって前記埋設を行う様に
している。
本発明による半導体装置の製造方法では、半導体基体１
１．１２内へ不純物をイオン注入することによって、不
純物領域１３を半導体基体１１．１２内に埋設する様に
している。
１．１２内へ不純物をイオン注入することによって、不
純物領域１３を半導体基体１１．１２内に埋設する様に
している。
従って、イオン注入のエネルギを制御し、半導体基体１
１．１２内の正確な深さの位置に不純物領域１３を埋設
することによって、チャネルの長さを正確に制御するこ
とができる。
１．１２内の正確な深さの位置に不純物領域１３を埋設
することによって、チャネルの長さを正確に制御するこ
とができる。
また、不純物領域１３の深さの位置を境界にして半導体
基体１１．１２を２回に分けて形成する必要がない。
基体１１．１２を２回に分けて形成する必要がない。
以下、抵抗負荷型のＭＯＳ −Ｓ ＲＡＭの製造に適用
した本発明の第１〜第３実施例を第１図〜第５図を参照
しながら説明する。
した本発明の第１〜第３実施例を第１図〜第５図を参照
しながら説明する。
第１図が第１実施例を示しており、第２図及び第３図が
この第１実施例によって製造したＭＯ３−３ＲＡＭのメ
モリセルを示している。この第１実施例で製造したメモ
リセルの１個は、第３図に示す様に、スイッチングトラ
ンジスタ１．２、ドライバトランジスタ３．４及び抵抗
素子５．６を有している。
この第１実施例によって製造したＭＯ３−３ＲＡＭのメ
モリセルを示している。この第１実施例で製造したメモ
リセルの１個は、第３図に示す様に、スイッチングトラ
ンジスタ１．２、ドライバトランジスタ３．４及び抵抗
素子５．６を有している。
この第１実施例では、第１Ａ図に示す様に、Ｎ型の半導
体基板１１上に厚さが５μｍ程度のＰ型の工、ピタキシ
ャル層１２をまず成長させる。
体基板１１上に厚さが５μｍ程度のＰ型の工、ピタキシ
ャル層１２をまず成長させる。
次に、フォトリソグラフィでレジスト（図示せず）をパ
ターニングし、このレジストをマスクにしてＡｓ”イオ
ンを５００ｋｅＶのエネルギでイオン注入する。
ターニングし、このレジストをマスクにしてＡｓ”イオ
ンを５００ｋｅＶのエネルギでイオン注入する。
Ａｓ”イオンを５００ｋｅＶのエネルギでイオン注入し
たときのプロジェクションレンジは３μｍ程度であるの
で、第１Ｂ図に示す様に、Ｎ＋型の不純物領域１３がエ
ピタキシャル層１２の表面から２．５〜３．５ μｍの
深さの位置に埋設される。この不純物領域１３は、後に
ドライバトランジスタ３．４の一方のソース・ドレイン
領域となり、接地される。
たときのプロジェクションレンジは３μｍ程度であるの
で、第１Ｂ図に示す様に、Ｎ＋型の不純物領域１３がエ
ピタキシャル層１２の表面から２．５〜３．５ μｍの
深さの位置に埋設される。この不純物領域１３は、後に
ドライバトランジスタ３．４の一方のソース・ドレイン
領域となり、接地される。
次に、エピタキシャル１１１２の表面を選択的に酸化す
ることによって、第１Ｂ図に示す様に、素子分離領域１
４を形成する。なお、不純物領域１３と素子分離領域１
４との形成順序は、互いに逆であってもよい。
ることによって、第１Ｂ図に示す様に、素子分離領域１
４を形成する。なお、不純物領域１３と素子分離領域１
４との形成順序は、互いに逆であってもよい。
次に、第１Ｃ図に示す様に、不純物領域１３を貫通して
半導体基板１１にまで達する穴１５ａを形成する。この
穴１５ａは後にドライバトランジスタ３を形成するため
に用いるが、第２図に示す様にトライバトランジスタ４
用の同様な穴１５ｂも同時に形成する。つまり、１個の
メモリセル当９２個の穴１５ａ、１５ｂを形成する。
半導体基板１１にまで達する穴１５ａを形成する。この
穴１５ａは後にドライバトランジスタ３を形成するため
に用いるが、第２図に示す様にトライバトランジスタ４
用の同様な穴１５ｂも同時に形成する。つまり、１個の
メモリセル当９２個の穴１５ａ、１５ｂを形成する。
次に、第１Ｄ図及び第２図に示す様に、穴１５ａ、１５
ｂの内壁面にゲート絶縁膜１６ａ、１６ｂを形成し、穴
１５ａ、１５ｂの底面のゲート絶縁膜１６ａ、１６ｂの
みを除去する。そしてこの状態で、不純物領域１３の近
傍まで多結晶Ｓｔによって穴１５ａ、１５ｂを埋める。
ｂの内壁面にゲート絶縁膜１６ａ、１６ｂを形成し、穴
１５ａ、１５ｂの底面のゲート絶縁膜１６ａ、１６ｂの
みを除去する。そしてこの状態で、不純物領域１３の近
傍まで多結晶Ｓｔによって穴１５ａ、１５ｂを埋める。
これらの多結晶Ｓｉは、電源に接続される半導体基板１
１と導通しており、抵抗素子５．６となる。
１と導通しており、抵抗素子５．６となる。
次に、第１Ｅ図に示す様に、エピタキシャル層１２の表
面にゲート絶縁膜１７を形成し、このゲート絶縁膜１７
のうちで穴ｔｓａ、ｔｓｂに対応する部分を除去する。
面にゲート絶縁膜１７を形成し、このゲート絶縁膜１７
のうちで穴ｔｓａ、ｔｓｂに対応する部分を除去する。
そしてこの状態で、不純物を含有している多結晶Ｓｉを
堆積させ且つパターニングする。
堆積させ且つパターニングする。
これによって、スイッチングトランジスタ１．２のゲー
ト電極を兼用しているワード線２１を形成すると共に、
エピタキシャル層１２の表面まで穴１５ａ、１５ｂを埋
める。エピタキシャルＮ１２の表面まで穴１５ａ、１５
ｂを埋めた多結晶Ｓｉは、ドライバトランジスタ３．４
のゲート電極２２ａ、２２ｂとなる。
ト電極を兼用しているワード線２１を形成すると共に、
エピタキシャル層１２の表面まで穴１５ａ、１５ｂを埋
める。エピタキシャルＮ１２の表面まで穴１５ａ、１５
ｂを埋めた多結晶Ｓｉは、ドライバトランジスタ３．４
のゲート電極２２ａ、２２ｂとなる。
その後、ワード線２１等をマスクとしてＡｓ”イオン等
をイオン注入することによって、エピタキシャルＪｉ１
２の表面に不純物領域２３ａ〜２３ｄを形成する。不純
物領域２３ａ、２３ｃはスイッチングトランジスタ１．
２の夫々の一方のソース・ドレイン領域となり、不純物
領域２３ｂ、２３ｄはスイッチングトランジスタ１．２
及びドライバトランジスタ３．４の夫々の他方の共通の
ソース・ドレイン領域となる。
をイオン注入することによって、エピタキシャルＪｉ１
２の表面に不純物領域２３ａ〜２３ｄを形成する。不純
物領域２３ａ、２３ｃはスイッチングトランジスタ１．
２の夫々の一方のソース・ドレイン領域となり、不純物
領域２３ｂ、２３ｄはスイッチングトランジスタ１．２
及びドライバトランジスタ３．４の夫々の他方の共通の
ソース・ドレイン領域となる。
次に、第１Ｆ図に示す様に、ＣＶＤで５ｉＯ１を堆積さ
せることによって眉間絶縁膜２４を形成し、この眉間絶
縁膜２４及びゲート絶縁膜１７のうちでゲート電極２２
ａ、２２ｂ及び不純物領域２３ｂ、２３ｄに対応する部
分に夫々開口２５ａ、２５ｂ及び２５Ｃ，２５ｄを形成
する。
せることによって眉間絶縁膜２４を形成し、この眉間絶
縁膜２４及びゲート絶縁膜１７のうちでゲート電極２２
ａ、２２ｂ及び不純物領域２３ｂ、２３ｄに対応する部
分に夫々開口２５ａ、２５ｂ及び２５Ｃ，２５ｄを形成
する。
そして、多結晶Ｓｔを堆積させ且つパターニングするこ
とによって、開口２５ａ、２５ｄを接続する導線２６−
と開口２５ｂ、２５Ｃを接続する導線２７とを形成する
。
とによって、開口２５ａ、２５ｄを接続する導線２６−
と開口２５ｂ、２５Ｃを接続する導線２７とを形成する
。
次に、第１Ｇ図に示す様に、ＣＶＤで５ｉＯ１を堆積さ
せることによって眉間絶縁膜３１を形成する。
せることによって眉間絶縁膜３１を形成する。
そして、層間ｍ縁膜３１．２４及びゲート絶縁膜１７を
貫通する開口３２ａ、３２ｂを不純物領域２３ａ、２３
Ｃに対応する位置に形成する。第２図は、この状態のメ
モリセルを示している。その後、ＡＩでデータ線３３．
３４を形成する。、第４図は、第２実施例の一部を示し
ている。この第２実施例は、第４Ａ図に示す様にエピタ
キシャル層１２及び半導体基板１１に穴１５ａ、１５ｂ
を形成してから、第４Ｂ図に示す様にイオン注入によっ
て不純物領域１３を形成することを除いて、上述の第１
実施例と実質的に同様の工程を有している。
貫通する開口３２ａ、３２ｂを不純物領域２３ａ、２３
Ｃに対応する位置に形成する。第２図は、この状態のメ
モリセルを示している。その後、ＡＩでデータ線３３．
３４を形成する。、第４図は、第２実施例の一部を示し
ている。この第２実施例は、第４Ａ図に示す様にエピタ
キシャル層１２及び半導体基板１１に穴１５ａ、１５ｂ
を形成してから、第４Ｂ図に示す様にイオン注入によっ
て不純物領域１３を形成することを除いて、上述の第１
実施例と実質的に同様の工程を有している。
この様な第２実施例でも、上述の第１実施例と実質的に
同様の抵抗負荷型ＭＯ３−３ＲＡＭを製造することがで
きる。
同様の抵抗負荷型ＭＯ３−３ＲＡＭを製造することがで
きる。
第５図は、第３実施例の一部を示している。この第３実
施例は、第５Ａ図に示す様に穴１５ａ：１５ｂ及びゲー
ト絶縁膜１６ａ、１７ａを形成し且つ抵抗素子５．６及
びゲート電極２２を形成してから、第５Ｂ図に示す様に
イオン注入によって不純物領域１３を形成することを除
いて、既述の第１実施例と実質的に同様の工程を有して
いる。
施例は、第５Ａ図に示す様に穴１５ａ：１５ｂ及びゲー
ト絶縁膜１６ａ、１７ａを形成し且つ抵抗素子５．６及
びゲート電極２２を形成してから、第５Ｂ図に示す様に
イオン注入によって不純物領域１３を形成することを除
いて、既述の第１実施例と実質的に同様の工程を有して
いる。
、 この様な第３実施例でも、既述の第３実施例と実
質的に同様の抵抗負荷型ＭＯ３−３ＲＡＭを製造するこ
とが・できる。
質的に同様の抵抗負荷型ＭＯ３−３ＲＡＭを製造するこ
とが・できる。
なお、以上の何れの実施例においてもゲート電極２２ａ
、２２ｂ及び抵抗素子５．６の全部をエピタキシャル層
１２及び半導体基板１１内に埋設したが、ゲート電極２
２ａ、２２ｂのみを埋設し、抵抗素子５．６をエピタキ
シャル層１２の表面上に形成してもよい。
、２２ｂ及び抵抗素子５．６の全部をエピタキシャル層
１２及び半導体基板１１内に埋設したが、ゲート電極２
２ａ、２２ｂのみを埋設し、抵抗素子５．６をエピタキ
シャル層１２の表面上に形成してもよい。
本発明による半導体装置の製造方法では、チャネルの長
さを正確に制御することができるので、特性の均質な半
導体装置を製造することができる。
さを正確に制御することができるので、特性の均質な半
導体装置を製造することができる。
また、半導体基体を２回に分けて形成する必要がないの
で、工程が簡単であるにも拘らず、均質な半導体基体を
形成することができ、このことによっても特性の均質な
半導体装置を製造することができる。
で、工程が簡単であるにも拘らず、均質な半導体基体を
形成することができ、このことによっても特性の均質な
半導体装置を製造することができる。
第１図は本発明の第１実施例を順次に示す側断面図、第
２図は第１実施例によって製造したメモリセルの平面図
、第３図は本発明を適用し得るメモリセルの回路図、第
４図及び第５図は本発明の夫々第２及び第３実施例の一
部を示す側断面図である。 １１・・−・−・・−・・・−・半導体基板１２−・−
−−−−−−−・−−−−一−・エピタキシャル層１３
−−−−−−−−−−−−−−−−・・不純物領域であ
る。
２図は第１実施例によって製造したメモリセルの平面図
、第３図は本発明を適用し得るメモリセルの回路図、第
４図及び第５図は本発明の夫々第２及び第３実施例の一
部を示す側断面図である。 １１・・−・−・・−・・・−・半導体基板１２−・−
−−−−−−−・−−−−一−・エピタキシャル層１３
−−−−−−−−−−−−−−−−・・不純物領域であ
る。
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基体の表面に垂直な方向へチャネ
ルが延びる様に第２導電型の不純物領域が前記半導体基
体内に埋設されている半導体装置の製造方法において、 第２導電型の不純物を前記半導体基体内へイオン注入す
ることによって前記埋設を行う様にした半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097087A JPS63261873A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62097087A JPS63261873A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63261873A true JPS63261873A (ja) | 1988-10-28 |
Family
ID=14182856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62097087A Pending JPS63261873A (ja) | 1987-04-20 | 1987-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63261873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194460A (ja) * | 1988-01-29 | 1989-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1987
- 1987-04-20 JP JP62097087A patent/JPS63261873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194460A (ja) * | 1988-01-29 | 1989-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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