JP2628101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2628101B2 JP2628101B2 JP2285442A JP28544290A JP2628101B2 JP 2628101 B2 JP2628101 B2 JP 2628101B2 JP 2285442 A JP2285442 A JP 2285442A JP 28544290 A JP28544290 A JP 28544290A JP 2628101 B2 JP2628101 B2 JP 2628101B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に、半導体回路素子間
の分離領域およびその形成方法の改善に関するものであ
る。
の分離領域およびその形成方法の改善に関するものであ
る。
［従来の技術］ 第3A図ないし第3F図は、従来の選択酸化を利用して分
離領域を形成する過程が断面図で示されている。
離領域を形成する過程が断面図で示されている。
第3A図を参照して、Si基板21上に厚さ約500ÅのSiO2
膜22が熱酸化によって形成される。SiO2膜22は、CVD
（化学気相析出）によって約3000Åの厚さに堆積された
Si3N4膜23によって覆われる。
膜22が熱酸化によって形成される。SiO2膜22は、CVD
（化学気相析出）によって約3000Åの厚さに堆積された
Si3N4膜23によって覆われる。
第3B図を参照して、Si3N4膜23上にはレジスト層が形
成され、このレジスト層をパターンニングすることによ
ってレジストパターン24が形成される。
成され、このレジスト層をパターンニングすることによ
ってレジストパターン24が形成される。
第3C図を参照して、Si3N4膜23はレジストパターン24
をマスクとしてエッチングされ、Si3N4膜パターン23aが
形成される。その後、Si3N4膜パターン23aとレジストパ
ターン24をマスクとして、矢印25で示されているような
イオン照射によって、Si基板21の表面層中に不純物領域
26が形成される。このとき基板21がp-導電型である場
合、通常は、ボロンイオンが20〜30keVの加速電圧にお
いて１×1013cm-2のドース割合で注入される。
をマスクとしてエッチングされ、Si3N4膜パターン23aが
形成される。その後、Si3N4膜パターン23aとレジストパ
ターン24をマスクとして、矢印25で示されているような
イオン照射によって、Si基板21の表面層中に不純物領域
26が形成される。このとき基板21がp-導電型である場
合、通常は、ボロンイオンが20〜30keVの加速電圧にお
いて１×1013cm-2のドース割合で注入される。
第3D図を参照して、レジストパターン24が除去され
る。
る。
第3E図を参照して、Si3N4膜パターン23aをマスクとし
て、Si基板21が熱的に選択酸化され、約5000Åの厚さの
フィールド酸化膜22aが形成される。このとき、Si3N4膜
23aの開口部の端部から拡散によって横方向にも酸素が
供給されるので、フィールド酸化膜22aから約0.3〜0.5
μｍだけ横方向に延びたバーズビーク22bが形成され
る。さらに、選択酸化の間に、矢印27で示されているよ
うに、不純物領域26が拡散によって深さ方向のみならず
横方向にも拡大し、バーズビーク22bのエッジを越えて
約0.2μｍだけ横方向に拡がったチャンネルストッパ26a
になる。
て、Si基板21が熱的に選択酸化され、約5000Åの厚さの
フィールド酸化膜22aが形成される。このとき、Si3N4膜
23aの開口部の端部から拡散によって横方向にも酸素が
供給されるので、フィールド酸化膜22aから約0.3〜0.5
μｍだけ横方向に延びたバーズビーク22bが形成され
る。さらに、選択酸化の間に、矢印27で示されているよ
うに、不純物領域26が拡散によって深さ方向のみならず
横方向にも拡大し、バーズビーク22bのエッジを越えて
約0.2μｍだけ横方向に拡がったチャンネルストッパ26a
になる。
フィールド酸化膜22a上に導体線（図示せず）が形成
されるとき、寄生のMOS（金属・酸化物・半導体）トラ
ンジスタが活性化するのを防止するためには、フィール
ド酸化膜22aはできるだけ厚いことが好ましい。しか
し、フィールド酸化膜22aが厚くなれば、バーズビーク2
2bの幅も広くなる。したがって、半導体ICの電源電圧が
5Vの場合に、寄生MOSトランジスタのしきい値電圧を10V
以上にしかつバーズビーク22bがあまり広くならないよ
うにするために、通常フィールド酸化膜22aは約5000Å
の厚さに形成される。
されるとき、寄生のMOS（金属・酸化物・半導体）トラ
ンジスタが活性化するのを防止するためには、フィール
ド酸化膜22aはできるだけ厚いことが好ましい。しか
し、フィールド酸化膜22aが厚くなれば、バーズビーク2
2bの幅も広くなる。したがって、半導体ICの電源電圧が
5Vの場合に、寄生MOSトランジスタのしきい値電圧を10V
以上にしかつバーズビーク22bがあまり広くならないよ
うにするために、通常フィールド酸化膜22aは約5000Å
の厚さに形成される。
第3F図を参照して、Si3N4膜パターン23aが除去され
る。その後、たとえばFET（電界効果型トランジスタ）
のソース／ドレイン領域29を形成するために、フィール
ド酸化膜22a、22bをマスクとして、矢印28で示されてい
るようにイオン注入される。このとき、チャンネルスト
ッパ26aはバーズビーク22bのエッジを超えて横方向に延
びているので、チャンネルストッパ26aはソース／ドレ
イン領域29内に侵入していることになる。
る。その後、たとえばFET（電界効果型トランジスタ）
のソース／ドレイン領域29を形成するために、フィール
ド酸化膜22a、22bをマスクとして、矢印28で示されてい
るようにイオン注入される。このとき、チャンネルスト
ッパ26aはバーズビーク22bのエッジを超えて横方向に延
びているので、チャンネルストッパ26aはソース／ドレ
イン領域29内に侵入していることになる。
寄生MOSトランジスタが活性化するのを防止するため
には、チャンネルストッパ26aの不純物濃度が高いこと
が好ましい。しかし、チャンネルストッパ26aの不純物
ノードが高くなりすぎれば、チャンネルストッパ26aと
接しているソース／ドレイン領域の接合耐圧が低下す
る。したがって、第3C図と関連して述べられたように、
ボロンイオン25は約１×1013cm-2のドース割合で注入さ
れる。
には、チャンネルストッパ26aの不純物濃度が高いこと
が好ましい。しかし、チャンネルストッパ26aの不純物
ノードが高くなりすぎれば、チャンネルストッパ26aと
接しているソース／ドレイン領域の接合耐圧が低下す
る。したがって、第3C図と関連して述べられたように、
ボロンイオン25は約１×1013cm-2のドース割合で注入さ
れる。
第4A図を参照して、選択酸化を利用して形成されたフ
ィールド酸化膜を含むメモリセルアレイの一例が上面図
で示されている。この第4A図の上半分において、図面の
明瞭化のためにビット線BLが省略されている。細長い半
導体回路素子領域30内には、その長手方向に沿って並ん
だ３つのソース／ドレイン領域（図示せず）が形成され
ている。これら３つのソース／ドレイン領域は１対のFE
Tを構成しており、中央のソース／ドレイン領域はそれ
ら２つのFETに共用されていて、コンタクトホール31を
介してビット線BLに接続されている。各FETは、対応す
るワード線WLによってオン状態またはオフ状態にされ
る。
ィールド酸化膜を含むメモリセルアレイの一例が上面図
で示されている。この第4A図の上半分において、図面の
明瞭化のためにビット線BLが省略されている。細長い半
導体回路素子領域30内には、その長手方向に沿って並ん
だ３つのソース／ドレイン領域（図示せず）が形成され
ている。これら３つのソース／ドレイン領域は１対のFE
Tを構成しており、中央のソース／ドレイン領域はそれ
ら２つのFETに共用されていて、コンタクトホール31を
介してビット線BLに接続されている。各FETは、対応す
るワード線WLによってオン状態またはオフ状態にされ
る。
フィールド酸化膜22aによって囲まれた半導体素子領
域30内にはその周囲から幅約0.3μｍのバーズビーク22b
が拡がっており、半導体素子領域30の有効幅が狭くなっ
ている。
域30内にはその周囲から幅約0.3μｍのバーズビーク22b
が拡がっており、半導体素子領域30の有効幅が狭くなっ
ている。
第4B図を参照して、第4A図中の線4B−4Bに沿った断面
が拡大されて示されている。Si基板21上にはフィールド
酸化膜22aが形成されており、幅約0.3μｍのバーズビー
ク22bが半導体素子領域30内に拡がっている。さらに、S
iO2膜22a、22bの底面に接してSi基板内に形成されてい
るチャンネルストッパ26aは、バーズビーク22bのエッジ
を超えて約0.2μｍの幅だけ半導体素子領域30内に延び
ている。向かい合ったバーズビーク22bのエッジの間に
おいて、Si基板21の表面上にゲート酸化膜32が形成され
ており、ゲート酸化膜32上にはワード線WLが形成されて
いる。
が拡大されて示されている。Si基板21上にはフィールド
酸化膜22aが形成されており、幅約0.3μｍのバーズビー
ク22bが半導体素子領域30内に拡がっている。さらに、S
iO2膜22a、22bの底面に接してSi基板内に形成されてい
るチャンネルストッパ26aは、バーズビーク22bのエッジ
を超えて約0.2μｍの幅だけ半導体素子領域30内に延び
ている。向かい合ったバーズビーク22bのエッジの間に
おいて、Si基板21の表面上にゲート酸化膜32が形成され
ており、ゲート酸化膜32上にはワード線WLが形成されて
いる。
［発明が解決しようとする課題］ 第4A図と第4B図から明らかなように、半導体素子領域
30の幅が１μｍ以上である場合には、半導体素子領域30
がバーズビーク22bによって完全に覆われてしまうこと
がなく、半導体素子領域30内の全域にチャンネルストッ
パ26aが拡がることもない。すなわち、半導体素子領域3
0の幅が１μｍ以上である場合には、半導体素子領域30
の周囲から内側に向けて拡がったバーズビーク22bやチ
ャンネルストッパ26aのさらに内側に、FETを形成するた
めの領域が残存する。
30の幅が１μｍ以上である場合には、半導体素子領域30
がバーズビーク22bによって完全に覆われてしまうこと
がなく、半導体素子領域30内の全域にチャンネルストッ
パ26aが拡がることもない。すなわち、半導体素子領域3
0の幅が１μｍ以上である場合には、半導体素子領域30
の周囲から内側に向けて拡がったバーズビーク22bやチ
ャンネルストッパ26aのさらに内側に、FETを形成するた
めの領域が残存する。
しかし、半導体素子領域30の幅が１μｍに近付けば、
FETを形成するための有効領域が狭くなり、FETの電流値
の低下やコンタクトホール31内のコンタクト抵抗の増大
などが生じて、半導体ICの性能が劣化する。特に、１μ
ｍ以下のチャンネル幅を有する微細なFETにおいては、
ソース／ドレイン領域内にチャンネルストッパ26aが侵
入することによって、しきい値電圧が変動させられるな
どのいわゆるショートチャンネル効果を生じる。
FETを形成するための有効領域が狭くなり、FETの電流値
の低下やコンタクトホール31内のコンタクト抵抗の増大
などが生じて、半導体ICの性能が劣化する。特に、１μ
ｍ以下のチャンネル幅を有する微細なFETにおいては、
ソース／ドレイン領域内にチャンネルストッパ26aが侵
入することによって、しきい値電圧が変動させられるな
どのいわゆるショートチャンネル効果を生じる。
また、半導体素子領域30の幅が１μｍ以下にされた場
合には、半導体素子領域30内の全域にチャンネルストッ
パ26aが拡がることになり、FETの形成が困難となる。さ
らに、半導体素子領域30の幅が0.6μｍ以下になれば、
半導体素子領域30全体がバーズビーク22bによって覆わ
れることになり、FETの形成が不可能になる。
合には、半導体素子領域30内の全域にチャンネルストッ
パ26aが拡がることになり、FETの形成が困難となる。さ
らに、半導体素子領域30の幅が0.6μｍ以下になれば、
半導体素子領域30全体がバーズビーク22bによって覆わ
れることになり、FETの形成が不可能になる。
したがって、本発明の目的は、半導体ICの性能を劣化
させることなく集積度を向上させることができる分離領
域とその形成方法を提供することにある。
させることなく集積度を向上させることができる分離領
域とその形成方法を提供することにある。
［課題を解決するための手段］ 本発明の１つの態様による半導体装置の製造方法は、
半導体基板の１主面上に第１絶縁体膜を形成し、実質的
に垂直な側壁を有する分離絶縁体膜を形成するように第
１絶縁体膜を異方性エッチングによってパターニング
し、基板内において分離絶縁体膜と基板との界面から所
定深さまでの第１不純物領域を形成するとともに、分離
絶縁体膜によって互いに分離されていて半導体回路素子
が形成されるべき複数の半導体素子領域内において前述
の１主面から所定の深さの位置に第２不純物領域を形成
するためにイオン注入し、このとき、第２不純物領域は
半導体回路素子のパンチスルーを防止するように配置さ
れ、分離絶縁体膜および前述の第１主面を覆うように第
２絶縁体膜を形成し、分離絶縁体膜の垂直な側壁上に側
壁絶縁体膜を残すように第２絶縁体膜を異方性エッチン
グし、基板内において第２不純物領域より浅い位置に第
３不純物領域を形成するようにイオン注入し、そして、
第３不純物領域は第１不純物領域から隔てられているこ
とを特徴としている。
半導体基板の１主面上に第１絶縁体膜を形成し、実質的
に垂直な側壁を有する分離絶縁体膜を形成するように第
１絶縁体膜を異方性エッチングによってパターニング
し、基板内において分離絶縁体膜と基板との界面から所
定深さまでの第１不純物領域を形成するとともに、分離
絶縁体膜によって互いに分離されていて半導体回路素子
が形成されるべき複数の半導体素子領域内において前述
の１主面から所定の深さの位置に第２不純物領域を形成
するためにイオン注入し、このとき、第２不純物領域は
半導体回路素子のパンチスルーを防止するように配置さ
れ、分離絶縁体膜および前述の第１主面を覆うように第
２絶縁体膜を形成し、分離絶縁体膜の垂直な側壁上に側
壁絶縁体膜を残すように第２絶縁体膜を異方性エッチン
グし、基板内において第２不純物領域より浅い位置に第
３不純物領域を形成するようにイオン注入し、そして、
第３不純物領域は第１不純物領域から隔てられているこ
とを特徴としている。
［作用］ 本発明によれば、実質的に垂直な側壁を有する分離絶
縁体膜がフォトリソグラフィを利用して形成されるの
で、半導体素子領域が精度よく規定され得る。また、分
離絶縁体膜を貫通するイオン注入によって、チャンネル
ストッパとして働く第１不純物領域が形成されるので、
これと同時にいわゆるパンチスルー防止層として働く第
２不純物領域が形成され得る。さらに、側壁絶縁体膜は
異方性エッチングによって約0.1μｍ以下の幅に形成さ
れ得るので、半導体素子領域の幅を小さくすることがで
きる。またさらに、たとえばFETのソース／ドレインの
ような不純物層は、分離絶縁体膜のみならず側壁絶縁体
膜をもマスクとしてイオン注入することによって形成さ
れるので、ソース／ドレイン領域とチャンネルストッパ
とが重なる部分が生じない。したがって、チャンネルス
トッパがFETの特性を劣化させることがない。
縁体膜がフォトリソグラフィを利用して形成されるの
で、半導体素子領域が精度よく規定され得る。また、分
離絶縁体膜を貫通するイオン注入によって、チャンネル
ストッパとして働く第１不純物領域が形成されるので、
これと同時にいわゆるパンチスルー防止層として働く第
２不純物領域が形成され得る。さらに、側壁絶縁体膜は
異方性エッチングによって約0.1μｍ以下の幅に形成さ
れ得るので、半導体素子領域の幅を小さくすることがで
きる。またさらに、たとえばFETのソース／ドレインの
ような不純物層は、分離絶縁体膜のみならず側壁絶縁体
膜をもマスクとしてイオン注入することによって形成さ
れるので、ソース／ドレイン領域とチャンネルストッパ
とが重なる部分が生じない。したがって、チャンネルス
トッパがFETの特性を劣化させることがない。
［実施例］ 第1A図ないし第1F図は、本発明の一実施例による分離
領域を形成する過程を断面図で示している。
領域を形成する過程を断面図で示している。
第1A図を参照して、たとえばp-導電型の半導体（たと
えばシリコン）基板１上に厚さ約4000Åの第１絶縁体
（たとえばSiO2）膜２がCVDなどによって堆積させられ
る。第１絶縁体膜２上にはフォトレジスト層３が塗布さ
れる。フォトレジスト層３は、フォトマスク（図示せ
ず）を透過した光４によって露光される。
えばシリコン）基板１上に厚さ約4000Åの第１絶縁体
（たとえばSiO2）膜２がCVDなどによって堆積させられ
る。第１絶縁体膜２上にはフォトレジスト層３が塗布さ
れる。フォトレジスト層３は、フォトマスク（図示せ
ず）を透過した光４によって露光される。
第1B図を参照して、フォトレジスト層３が現像されて
レジストパターン3aが形成される。レジストパターン3a
をマスクとして第１絶縁体膜２が異方性エッチングさ
れ、実質的に垂直な側壁を有する分離絶縁体膜2aが形成
される。
レジストパターン3aが形成される。レジストパターン3a
をマスクとして第１絶縁体膜２が異方性エッチングさ
れ、実質的に垂直な側壁を有する分離絶縁体膜2aが形成
される。
第1C図を参照して、たとえば160keVの加速エネルギに
おいて１×1013cm-2のドース割合でボロンイオン５が注
入される。その結果、分離絶縁体膜2a下でチャンネルス
トッパとして働く厚さ約2000Åの第１不純物領域６が形
成されるとともに、分離絶縁体膜2aによって互いに分離
された半導体素子領域内において半導体基板１の表面か
ら約4000Åの深さの位置に厚さ約2000Åの第２不純物領
域７が形成される。この第２不純物領域７は、後で半導
体素子領域内に形成されるFETのパンチスルーを防止す
るように働く。
おいて１×1013cm-2のドース割合でボロンイオン５が注
入される。その結果、分離絶縁体膜2a下でチャンネルス
トッパとして働く厚さ約2000Åの第１不純物領域６が形
成されるとともに、分離絶縁体膜2aによって互いに分離
された半導体素子領域内において半導体基板１の表面か
ら約4000Åの深さの位置に厚さ約2000Åの第２不純物領
域７が形成される。この第２不純物領域７は、後で半導
体素子領域内に形成されるFETのパンチスルーを防止す
るように働く。
第1D図を参照して、分離絶縁体膜パターン2aと半導体
基板１の表面を覆うように第２絶縁体（たとえばSiO2）
膜８がCVDなどによって1000〜2000Åの範囲内の厚さに
堆積される。この第２絶縁体膜８は、分離絶縁体膜2aと
異なる材料で形成されてもよい。
基板１の表面を覆うように第２絶縁体（たとえばSiO2）
膜８がCVDなどによって1000〜2000Åの範囲内の厚さに
堆積される。この第２絶縁体膜８は、分離絶縁体膜2aと
異なる材料で形成されてもよい。
第1E図を参照して、マスクを用いることなく、第２絶
縁体膜８が上方から異方性エッチングされる。その結
果、分離絶縁体膜2aの垂直な側壁上に側壁絶縁体膜8aが
残される。側壁絶縁体膜8aの幅は第２絶縁体膜８の厚さ
に依存して変化し、約0.1μｍの小さな幅の側壁絶縁体
膜8aが形成され得る。すなわち、側壁絶縁体膜8aは、従
来のバーズビークの幅よりかなり小さな幅で精度よく成
形され得る。
縁体膜８が上方から異方性エッチングされる。その結
果、分離絶縁体膜2aの垂直な側壁上に側壁絶縁体膜8aが
残される。側壁絶縁体膜8aの幅は第２絶縁体膜８の厚さ
に依存して変化し、約0.1μｍの小さな幅の側壁絶縁体
膜8aが形成され得る。すなわち、側壁絶縁体膜8aは、従
来のバーズビークの幅よりかなり小さな幅で精度よく成
形され得る。
第1F図を参照して、たとえばFETのソース／ドレイン
領域９を形成するために、分離絶縁体膜2aと側壁絶縁体
膜8aとをマスクとして、たとえば砒素イオン9aが50keV
のエネルギにおいて５×1015cm-2のドース割合で注入さ
れる。このとき、ソース／ドレイン領域９は、側壁絶縁
体膜8aの幅に相当する約0.1μｍの距離だけチャンネル
ストッパ領域６から隔てられている。すなわち、チャン
ネルストッパ領域６がソース／ドレイン領域９内に侵入
することによってFETが悪影響を受けるということがな
い。なお、ソース／ドレイン領域９の厚さは、イオンの
加速エネルギによって制御するこができ、通常は1000〜
3000Åの範囲内の厚さに形成される。
領域９を形成するために、分離絶縁体膜2aと側壁絶縁体
膜8aとをマスクとして、たとえば砒素イオン9aが50keV
のエネルギにおいて５×1015cm-2のドース割合で注入さ
れる。このとき、ソース／ドレイン領域９は、側壁絶縁
体膜8aの幅に相当する約0.1μｍの距離だけチャンネル
ストッパ領域６から隔てられている。すなわち、チャン
ネルストッパ領域６がソース／ドレイン領域９内に侵入
することによってFETが悪影響を受けるということがな
い。なお、ソース／ドレイン領域９の厚さは、イオンの
加速エネルギによって制御するこができ、通常は1000〜
3000Åの範囲内の厚さに形成される。
第2A図を参照して、本発明による分離領域を含むメモ
リセルアレイの一例が上面図で示されている。この第2A
図の上半分において、図面の明瞭化のためにビット線BL
が省略されている。細長い半導体素子領域10内には、そ
の長手方向に沿って並んだ３つのソース／ドレイン領域
（図示せず）が形成されている。これら３つのソース／
ドレイン領域は１対のFETを形成しており、中央のソー
ス／ドレイン領域はそれら２つのFETに共用されてい
て、コンタクトホール11を介してビット線BLに接続され
ている。各FETは、対応するワード線WLによってオン状
態またはオフ状態にされる。
リセルアレイの一例が上面図で示されている。この第2A
図の上半分において、図面の明瞭化のためにビット線BL
が省略されている。細長い半導体素子領域10内には、そ
の長手方向に沿って並んだ３つのソース／ドレイン領域
（図示せず）が形成されている。これら３つのソース／
ドレイン領域は１対のFETを形成しており、中央のソー
ス／ドレイン領域はそれら２つのFETに共用されてい
て、コンタクトホール11を介してビット線BLに接続され
ている。各FETは、対応するワード線WLによってオン状
態またはオフ状態にされる。
分離絶縁体膜2aによって囲まれた半導体素子領域10の
内周に沿って幅約0.1μｍの側壁絶縁体膜8aが形成され
ている。従来技術によるバーズビーク22bは約0.3〜0.5
μｍの広い幅を有しており、しかもその幅の精密な制御
は困難である。他方、側壁絶縁体膜8aの幅はより精密に
制御することができ、わずか0.1μｍの幅の側壁絶縁体
膜8aを形成することができる。したがって、半導体素子
領域10の有効幅は、側壁絶縁体膜8aによってわずかに減
じられるだけである。
内周に沿って幅約0.1μｍの側壁絶縁体膜8aが形成され
ている。従来技術によるバーズビーク22bは約0.3〜0.5
μｍの広い幅を有しており、しかもその幅の精密な制御
は困難である。他方、側壁絶縁体膜8aの幅はより精密に
制御することができ、わずか0.1μｍの幅の側壁絶縁体
膜8aを形成することができる。したがって、半導体素子
領域10の有効幅は、側壁絶縁体膜8aによってわずかに減
じられるだけである。
第2B図を参照して、第2A図中の線2B−2Bに沿った断面
が拡大されて示されている。半導体基板１上には分離絶
縁体膜2aが形成されており、分離絶縁体膜2aの直下には
チャンネルストッパ６が形成されている。異方性エッチ
ングを用いるフォトリソグラフィによって正確にパター
ンニングされた分離絶縁体膜2aの垂直な側壁によって規
定される半導体素子領域10内において、パンチスルー防
止用の不純物領域７が形成されている。分離絶縁体膜2a
の垂直な側壁上には約0.1μｍの側壁絶縁体膜8aが形成
されている。向かい合った側壁絶縁体膜8aの間におい
て、半導体基板１の表面上にゲート絶縁体膜12が形成さ
れており、ゲート絶縁体膜12上にはワード線WLが形成さ
れている。
が拡大されて示されている。半導体基板１上には分離絶
縁体膜2aが形成されており、分離絶縁体膜2aの直下には
チャンネルストッパ６が形成されている。異方性エッチ
ングを用いるフォトリソグラフィによって正確にパター
ンニングされた分離絶縁体膜2aの垂直な側壁によって規
定される半導体素子領域10内において、パンチスルー防
止用の不純物領域７が形成されている。分離絶縁体膜2a
の垂直な側壁上には約0.1μｍの側壁絶縁体膜8aが形成
されている。向かい合った側壁絶縁体膜8aの間におい
て、半導体基板１の表面上にゲート絶縁体膜12が形成さ
れており、ゲート絶縁体膜12上にはワード線WLが形成さ
れている。
［発明の効果］ 以上のように、本発明によれば、実質的に垂直な側壁
を有する分離絶縁体膜がフォトリソグラフィを利用して
形成されるので半導体素子領域が精度よく規定され得
る。また、分離絶縁体膜を貫通するイオン注入によっ
て、チャンネルストッパとして働く第１不純物領域が形
成されるので、これと同時にいわゆるパンチスルー防止
層として働く第２不純物領域が形成され得る。さらに、
側壁絶縁体膜は異方性エッチングによって約0.1μｍ以
下の幅に精度よく形成され得るので、半導体素子領域の
幅を小さくすることができる。またさららに、たとえば
FETのソース／ドレインのような不純物層は、分離絶縁
体膜のみならず側壁絶縁体膜をもマスクとしてイオン注
入によって形成されるので、ソース／ドレイン領域とチ
ャンネルストッパとが重なる部分が生じない。したがっ
て、チャンネルストッパがFETの特性を劣化させること
はない。
を有する分離絶縁体膜がフォトリソグラフィを利用して
形成されるので半導体素子領域が精度よく規定され得
る。また、分離絶縁体膜を貫通するイオン注入によっ
て、チャンネルストッパとして働く第１不純物領域が形
成されるので、これと同時にいわゆるパンチスルー防止
層として働く第２不純物領域が形成され得る。さらに、
側壁絶縁体膜は異方性エッチングによって約0.1μｍ以
下の幅に精度よく形成され得るので、半導体素子領域の
幅を小さくすることができる。またさららに、たとえば
FETのソース／ドレインのような不純物層は、分離絶縁
体膜のみならず側壁絶縁体膜をもマスクとしてイオン注
入によって形成されるので、ソース／ドレイン領域とチ
ャンネルストッパとが重なる部分が生じない。したがっ
て、チャンネルストッパがFETの特性を劣化させること
はない。
第1A図ないし第1F図は、本発明の一実施例による分離領
域を形成する過程を示す概略的な断面図である。 第2A図は、本発明による分離領域を含むメモリセルアレ
イを示す概略的な上面図である。 第2B図は、第2A図中の線2B−2Bに沿った拡大断面図であ
る。 第3A図ないし第3F図は、先行技術によるフィールド酸化
膜の形成過程を示す概略的な断面図である。 第4A図は、先行技術によるフィールド酸化膜を含むメモ
リセルアレイを示す概略的な上面図である。 第4B図は、第4A図中の線4B−4Bに沿った拡大断面図であ
る。 図において、１は半導体基板、２は第１絶縁体層、３は
フォトレジスト層、４は光、2aは分離絶縁体膜、3aはレ
ジストパターン、５はイオン照射、６はチャンネルスト
ッパ、７はパンチスルー防止層、８は第２絶縁体層、8a
は側壁絶縁体膜、９はソース／ドレイン領域、そして、
9aはイオン照射を表わす。 なお各図において、同一符号は同一内容または相当部分
を示す。
域を形成する過程を示す概略的な断面図である。 第2A図は、本発明による分離領域を含むメモリセルアレ
イを示す概略的な上面図である。 第2B図は、第2A図中の線2B−2Bに沿った拡大断面図であ
る。 第3A図ないし第3F図は、先行技術によるフィールド酸化
膜の形成過程を示す概略的な断面図である。 第4A図は、先行技術によるフィールド酸化膜を含むメモ
リセルアレイを示す概略的な上面図である。 第4B図は、第4A図中の線4B−4Bに沿った拡大断面図であ
る。 図において、１は半導体基板、２は第１絶縁体層、３は
フォトレジスト層、４は光、2aは分離絶縁体膜、3aはレ
ジストパターン、５はイオン照射、６はチャンネルスト
ッパ、７はパンチスルー防止層、８は第２絶縁体層、8a
は側壁絶縁体膜、９はソース／ドレイン領域、そして、
9aはイオン照射を表わす。 なお各図において、同一符号は同一内容または相当部分
を示す。
Claims (1)
- 【請求項１】半導体基板の一主面上に第１絶縁体膜を形
成し、 実質的に垂直な側壁を有する分離絶縁体膜を形成するよ
うに前記第１絶縁体膜を異方性エッチングによってパタ
ーニングし、 前記基板内において前記分離絶縁体膜と前記基板との界
面から所定深さまでの第１不純物領域を形成するととも
に、前記分離絶縁体膜によって互いに分離されていて半
導体回路素子が形成されるべき複数の半導体素子領域内
において前記一主面から所定の深さの位置に第２不純物
領域を形成するようにイオン注入し、このとき、前記第
２不純物領域は前記半導体回路素子のパンチスルーを防
止するように配置され、 前記分離絶縁体膜および前記一主面を覆うように第２絶
縁体膜を形成し、 前記分離絶縁体膜の垂直な側壁上に側壁絶縁体膜を残す
ように前記第２絶縁体膜を異方性エッチングし、 前記基板内において前記第２不純物領域より浅い位置に
第３不純物領域を形成し、これにより、前記第３不純物
領域は前記第１不純物領域から隔てられることを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285442A JP2628101B2 (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の製造方法 |
| KR1019910018030A KR950014683B1 (ko) | 1990-10-22 | 1991-10-14 | 반도체장치 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285442A JP2628101B2 (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04158579A JPH04158579A (ja) | 1992-06-01 |
| JP2628101B2 true JP2628101B2 (ja) | 1997-07-09 |
Family
ID=17691572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285442A Expired - Lifetime JP2628101B2 (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2628101B2 (ja) |
| KR (1) | KR950014683B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0148296B1 (ko) * | 1994-07-28 | 1998-12-01 | 문정환 | 반도체 소자의 격리방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527462B2 (ja) * | 1972-11-08 | 1980-07-21 | ||
| JPS59181062A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPS63257245A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1990
- 1990-10-22 JP JP2285442A patent/JP2628101B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-14 KR KR1019910018030A patent/KR950014683B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04158579A (ja) | 1992-06-01 |
| KR950014683B1 (ko) | 1995-12-13 |
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