JPS63174354A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63174354A JPS63174354A JP62004846A JP484687A JPS63174354A JP S63174354 A JPS63174354 A JP S63174354A JP 62004846 A JP62004846 A JP 62004846A JP 484687 A JP484687 A JP 484687A JP S63174354 A JPS63174354 A JP S63174354A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係り、特にソフトエラーに強
く、かつ、高集積であるスタティック型ランダムアクセ
スメモリに関する。
く、かつ、高集積であるスタティック型ランダムアクセ
スメモリに関する。
メモリが微細化されるに従い、ソフトエラーの問題が深
刻になってきている。これは、微細化に伴いメモリセル
の容量が小さくなり、α線などによって基板中に発生し
た雑音電荷によりメモリセルに蓄積されている電荷がキ
ャンセルされて情報が破壊されやすくなってきているた
めである。このソフトエラーに対する信頼性を高くし、
集積度を高くするには、メモリセル面積を縮小し、しか
も、メモリセル容量は大きくするという、相反する要求
を満たさなければならない。
刻になってきている。これは、微細化に伴いメモリセル
の容量が小さくなり、α線などによって基板中に発生し
た雑音電荷によりメモリセルに蓄積されている電荷がキ
ャンセルされて情報が破壊されやすくなってきているた
めである。このソフトエラーに対する信頼性を高くし、
集積度を高くするには、メモリセル面積を縮小し、しか
も、メモリセル容量は大きくするという、相反する要求
を満たさなければならない。
スタティック型ランダムセスメモリ（ＳＲＡＭ）のメモ
リセルの等価回路を第２図断面図を第３図に示す。高抵
抗負荷型ＳＲＡＭメモリセルは、２個の高抵抗素子ＨＲ
と、フリップフロップを構成する２個のドライバＭＯＳ
ＦＥＴ Ｑ １ 、 Ｑ ｚと、情報伝達用の２個のト
ランスファＭＯＳＦＥＴＱａ 、 Ｑｌで構成されてい
る０通常、これらの４個のＮ０５ＦＥＴは。
リセルの等価回路を第２図断面図を第３図に示す。高抵
抗負荷型ＳＲＡＭメモリセルは、２個の高抵抗素子ＨＲ
と、フリップフロップを構成する２個のドライバＭＯＳ
ＦＥＴ Ｑ １ 、 Ｑ ｚと、情報伝達用の２個のト
ランスファＭＯＳＦＥＴＱａ 、 Ｑｌで構成されてい
る０通常、これらの４個のＮ０５ＦＥＴは。
半導体基板表面に薄いゲート酸化膜１，２を介してゲー
ト電極３，４を設け、このゲート電極をマスクとして高
濃度のｎ型の不純物を拡散して、ソース５，６・ドレイ
ン７．８としている。
ト電極３，４を設け、このゲート電極をマスクとして高
濃度のｎ型の不純物を拡散して、ソース５，６・ドレイ
ン７．８としている。
α線によるソフトエラーを防ぐ対策としては、特開昭５
８−７８６０号公報、特開昭５８−２２５６６６号公報
に記載のように、半導体基板内に電源電圧Ｖｃｃなどの
ある一定の電圧をバイアスしたｎ型不純物の埋込層１１
を設けることが考えられている。α線が入射することに
より発生した電子をｎ型埋込層１１に集めてしまうこと
により、メモリの情報をｖＳ積しているドライバＭＯ３
ＦＥ！ＴＱ１のドレイン７には雑音電子が集まらないよ
うにしてソフトエラーを起きにくくするものである。
８−７８６０号公報、特開昭５８−２２５６６６号公報
に記載のように、半導体基板内に電源電圧Ｖｃｃなどの
ある一定の電圧をバイアスしたｎ型不純物の埋込層１１
を設けることが考えられている。α線が入射することに
より発生した電子をｎ型埋込層１１に集めてしまうこと
により、メモリの情報をｖＳ積しているドライバＭＯ３
ＦＥ！ＴＱ１のドレイン７には雑音電子が集まらないよ
うにしてソフトエラーを起きにくくするものである。
上記従来技術は、ソフトエラー率を改善する効果はある
が、メモリセル面積の縮小の点については配慮がされて
おらず、集積度は高くできない。
が、メモリセル面積の縮小の点については配慮がされて
おらず、集積度は高くできない。
本発明の目的は、ソフトエラーに強く、かつ。
メモリセル面積の小さいＳＲＡＭメモリセルを提供する
ことにある。
ことにある。
上記目的は、ｐ型基板内に設けたｎ型高不純物濃度の埋
込層にグランド電位を供給してドライバＭＯＳＦＥＴの
ソースとし、ドライバＭＯＳＦＥＴのドレインは基板表
面のｎ型高不純物濃度層とし、ドライバＭＯＳＦＥＴの
ドレイン領域の一部に前記埋込層までとどくような溝を
掘り、溝の内部を薄い絶縁膜でおおってゲート絶縁膜と
し、その内側にはポリシリコンなどの低抵抗の材料を埋
め込みドライバＭＯＳＦＥＴのゲート電極とすることに
より、達成される。
込層にグランド電位を供給してドライバＭＯＳＦＥＴの
ソースとし、ドライバＭＯＳＦＥＴのドレインは基板表
面のｎ型高不純物濃度層とし、ドライバＭＯＳＦＥＴの
ドレイン領域の一部に前記埋込層までとどくような溝を
掘り、溝の内部を薄い絶縁膜でおおってゲート絶縁膜と
し、その内側にはポリシリコンなどの低抵抗の材料を埋
め込みドライバＭＯＳＦＥＴのゲート電極とすることに
より、達成される。
従来、基板表面に形成していたドライバＭＯＳＦＥＴの
ソースを基板内の埋込層で形成したため、表面のソース
領域やソースへの電位の供給配線がいらなくなり、その
ため、メモリセルの面積を縮小できる。また、埋込層は
常にグランド電位に固定されるため、埋込層の中や下で
発生した雑音電荷はこの埋込層に吸収され、表面の情報
蓄積領域まで達することはなく、ソフトエラーにも強い
。
ソースを基板内の埋込層で形成したため、表面のソース
領域やソースへの電位の供給配線がいらなくなり、その
ため、メモリセルの面積を縮小できる。また、埋込層は
常にグランド電位に固定されるため、埋込層の中や下で
発生した雑音電荷はこの埋込層に吸収され、表面の情報
蓄積領域まで達することはなく、ソフトエラーにも強い
。
以下、本発明の第一実施例を第１図により説明する。
第１図は本発明によるＳＲＡＭメモリセルの断面図であ
る。ｐ型基板１ｏ内に設けたｎ型の高不純物濃度埋込Ｍ
Ｃｎ＋埋込層）１０３にグランド電位を供給してドライ
バＭＯＳＦＥＴ Ｑ １のソースとしている。これは第
２図のメモリセルの等価回路のＳ工に当たる。このｎ十
埋込層１０３は、ｐ型基板１０の表面にｎ型の不純物を
高濃度にイオン打込みし、しかる後に、エピタキシャル
成長によりｎ中層の上にシリコン単結晶を積み上げるこ
とにより形成できる。また、高エネルギーイオン打込み
により、ｐ型基板１０の内部にｎ型不純物を打込むこと
によっても形成できる。このｎ十埋込層は、ドライバＭ
ＯＳＦＥＴＱｚのドレイン領域７の下のみに形成すれば
よいが、本実施例ではメモリセル全面に形成しており、
Ｑｌと対になるドライバＭＯＳＦＥＴ Ｑ ｚや他のメ
モリセルのドライバＭＯＳＦＥＴのソースと共通として
、グランド電位の配線も兼ねている。ｎ十埋込層１０３
は不純物濃度が高く充分低抵抗であるため、メモリセル
が複数個集まって形成されるメモリセルアレイ内で数ケ
所表面からｎ十埋込層１０３までとどくようなｎ型の高
不純物濃度層（ｎ中層）を設けて電位を固定すればよい
、第２図のＤｉに相当するドライバＭＯ９ＦＥＴ Ｑ
１のドレイン領域７は第２図の８８に相当するトランス
ファＭＯＳＦＥＴＱ３のソース領域６と共通であり、ゲ
ート酸化膜１を介して表面に形成した第２図の０８に相
当するゲート電極４をマスクとして自己整合的にｎ型不
純物をイオン打込みして第２図のＤ８に相当するトラン
スファに０５ＦＥＴＱａのドレイン領域８と同時にｎ十
埋込層の上のｐ型不純物層であるｐウェル９内に形成す
る。第２図の０１に相当するドライバＭＯＳＦＥＴ Ｑ
１のゲート電極１０２は、ドライバＭＯＳＦＥＴ Ｑ
１のドレイン領域７内にｎ＋埋込層１０３にとどくよ
うな溝を掘り、溝の側面及び底面に薄いゲート酸化膜１
０１をっけ、その内側にポリシリコンなどの低抵抗の材
料を埋め込み形成する。溝の深さはｎ÷埋込層１０３を
つきぬけてもよい、実際のメモリセルは、第２図の等価
回路で示すように、Ｑｚ 、Ｑｓと対になるドライバＭ
ＯＳＦＥＴＱｚ 、 トランスファＭＯＳＦＥＴＱａの
４つのＭＯＳＦＥＴで構成されている。ゲート電極１０
２は、対になるドライバＭＯＳＦＥＴ Ｑ ＊のドレイ
ン領域と電気的に接続し、ドレイン領域７は対になるド
ライバＭＯＳＦＥＴ Ｑ ｚのゲート電極と電気的に接
続してフリッププロップを構成する１本実施例では、ゲ
ート電極１０２はドレイン領域７とフィールド酸化膜１
２との境界に作っているが、ドレイン領域の中央部に作
ることも可能である０本実施例の場合、ゲート電極１０
２とｐ型不純物層１０４との間に寄性容量ができ、情報
を蓄積する容量が増え、ソフトエラーに強くなる。この
寄性容量を大きくするためには、できるだけｐ型不純物
層１０４の不純物濃度を高くしてなるべくゲート電極１
０２から空乏層が延びないようにすることが望ましい。
る。ｐ型基板１ｏ内に設けたｎ型の高不純物濃度埋込Ｍ
Ｃｎ＋埋込層）１０３にグランド電位を供給してドライ
バＭＯＳＦＥＴ Ｑ １のソースとしている。これは第
２図のメモリセルの等価回路のＳ工に当たる。このｎ十
埋込層１０３は、ｐ型基板１０の表面にｎ型の不純物を
高濃度にイオン打込みし、しかる後に、エピタキシャル
成長によりｎ中層の上にシリコン単結晶を積み上げるこ
とにより形成できる。また、高エネルギーイオン打込み
により、ｐ型基板１０の内部にｎ型不純物を打込むこと
によっても形成できる。このｎ十埋込層は、ドライバＭ
ＯＳＦＥＴＱｚのドレイン領域７の下のみに形成すれば
よいが、本実施例ではメモリセル全面に形成しており、
Ｑｌと対になるドライバＭＯＳＦＥＴ Ｑ ｚや他のメ
モリセルのドライバＭＯＳＦＥＴのソースと共通として
、グランド電位の配線も兼ねている。ｎ十埋込層１０３
は不純物濃度が高く充分低抵抗であるため、メモリセル
が複数個集まって形成されるメモリセルアレイ内で数ケ
所表面からｎ十埋込層１０３までとどくようなｎ型の高
不純物濃度層（ｎ中層）を設けて電位を固定すればよい
、第２図のＤｉに相当するドライバＭＯ９ＦＥＴ Ｑ
１のドレイン領域７は第２図の８８に相当するトランス
ファＭＯＳＦＥＴＱ３のソース領域６と共通であり、ゲ
ート酸化膜１を介して表面に形成した第２図の０８に相
当するゲート電極４をマスクとして自己整合的にｎ型不
純物をイオン打込みして第２図のＤ８に相当するトラン
スファに０５ＦＥＴＱａのドレイン領域８と同時にｎ十
埋込層の上のｐ型不純物層であるｐウェル９内に形成す
る。第２図の０１に相当するドライバＭＯＳＦＥＴ Ｑ
１のゲート電極１０２は、ドライバＭＯＳＦＥＴ Ｑ
１のドレイン領域７内にｎ＋埋込層１０３にとどくよ
うな溝を掘り、溝の側面及び底面に薄いゲート酸化膜１
０１をっけ、その内側にポリシリコンなどの低抵抗の材
料を埋め込み形成する。溝の深さはｎ÷埋込層１０３を
つきぬけてもよい、実際のメモリセルは、第２図の等価
回路で示すように、Ｑｚ 、Ｑｓと対になるドライバＭ
ＯＳＦＥＴＱｚ 、 トランスファＭＯＳＦＥＴＱａの
４つのＭＯＳＦＥＴで構成されている。ゲート電極１０
２は、対になるドライバＭＯＳＦＥＴ Ｑ ＊のドレイ
ン領域と電気的に接続し、ドレイン領域７は対になるド
ライバＭＯＳＦＥＴ Ｑ ｚのゲート電極と電気的に接
続してフリッププロップを構成する１本実施例では、ゲ
ート電極１０２はドレイン領域７とフィールド酸化膜１
２との境界に作っているが、ドレイン領域の中央部に作
ることも可能である０本実施例の場合、ゲート電極１０
２とｐ型不純物層１０４との間に寄性容量ができ、情報
を蓄積する容量が増え、ソフトエラーに強くなる。この
寄性容量を大きくするためには、できるだけｐ型不純物
層１０４の不純物濃度を高くしてなるべくゲート電極１
０２から空乏層が延びないようにすることが望ましい。
また、ゲート電極１０２とｎ◆埋込層１０３との間にも
容量ができるので、ゲート電極１０２を埋め込む溝の深
さは深ければ深いほど情報蓄積容量が増加し、ソフトエ
ラーにも強くなる。
容量ができるので、ゲート電極１０２を埋め込む溝の深
さは深ければ深いほど情報蓄積容量が増加し、ソフトエ
ラーにも強くなる。
本実施例によれば、ｎ十埋込層１０３やその下のｐ基板
１０に発生した雑音電荷はすべてｎ十埋込層１０３に吸
収されて、情報蓄積領域であるドライバＭＯ５Ｆ［ＥＴ
のドレイン領域まで達せず、また、容量増加の効果もあ
るため、ソフトエラーに強くなる。また、ドライバＭＯ
ＳＦＥＴのソース領域を基板内に埋め込んだため表面に
ソース領域やグランド電位の配線領域がいらず、面積の
小さいメモリセルが得られる。
１０に発生した雑音電荷はすべてｎ十埋込層１０３に吸
収されて、情報蓄積領域であるドライバＭＯ５Ｆ［ＥＴ
のドレイン領域まで達せず、また、容量増加の効果もあ
るため、ソフトエラーに強くなる。また、ドライバＭＯ
ＳＦＥＴのソース領域を基板内に埋め込んだため表面に
ソース領域やグランド電位の配線領域がいらず、面積の
小さいメモリセルが得られる。
第４図に本発明によるメモリセルの第二の実施例を示す
、第４図には１ビツト分のメモリセルのレイアウト図を
示している。実際のメモリは１ビツトのメモリセルを基
本単位として多数のメモリセルが繰り返されて大容量の
メモリとなる。
、第４図には１ビツト分のメモリセルのレイアウト図を
示している。実際のメモリは１ビツトのメモリセルを基
本単位として多数のメモリセルが繰り返されて大容量の
メモリとなる。
６．１６，８，１８がトランスファＭＯＳＦＥＴのソー
ス及びドレイン領域、７．１７がドライバＭＯＳＦＥＴ
のドレイン領域である。ドライバＭＯＳＦＥＴのソース
領域は基板内に埋め込まれている。１０２゜１１２はド
ライバ？ｌ０５ＦＥＴのゲート電極であり、基ｉ板肉に
掘った溝内に形成されている。４．１４はトランスファ
ＭＯＳＦＥＴのゲート電極である。ゲート電極は、ポリ
シリコンまたはポリシリコン上にタングステン等の高融
点金属のシリサイド層を付加したいわゆるポリサイドな
どの充分低抵抗な材料で形成されている。２３〜２５は
上記ゲート電極とソース・ドレイン領域とのコンタクト
である。
ス及びドレイン領域、７．１７がドライバＭＯＳＦＥＴ
のドレイン領域である。ドライバＭＯＳＦＥＴのソース
領域は基板内に埋め込まれている。１０２゜１１２はド
ライバ？ｌ０５ＦＥＴのゲート電極であり、基ｉ板肉に
掘った溝内に形成されている。４．１４はトランスファ
ＭＯＳＦＥＴのゲート電極である。ゲート電極は、ポリ
シリコンまたはポリシリコン上にタングステン等の高融
点金属のシリサイド層を付加したいわゆるポリサイドな
どの充分低抵抗な材料で形成されている。２３〜２５は
上記ゲート電極とソース・ドレイン領域とのコンタクト
である。
２６は電源電圧の供給配線であり、ポリシリコンにｎ型
の不純物をドープして低抵抗化している。
の不純物をドープして低抵抗化している。
２１．２２はポリシリコン配線２６とゲート電極及びソ
ース・ドレイン領域とのコンタクト穴である。２７．２
８はポリシリコン配線２６の一部分に形成された高抵抗
素子であり、この部分にだけｎ型不純物をドープしない
ことにより高抵抗化する。２９．３０はデータを供給す
るデータ線であり、充分低抵抗な金属材料で配線されて
いる。
ース・ドレイン領域とのコンタクト穴である。２７．２
８はポリシリコン配線２６の一部分に形成された高抵抗
素子であり、この部分にだけｎ型不純物をドープしない
ことにより高抵抗化する。２９．３０はデータを供給す
るデータ線であり、充分低抵抗な金属材料で配線されて
いる。
１９．２０はデータ線２９．３０とドレイン領域８．１
８とのコンタクト穴である。
８とのコンタクト穴である。
本実施例では、埋込ゲート電極１０２，１１２はドレイ
ン領域７，１７の端部に形成しているが。
ン領域７，１７の端部に形成しているが。
ドレイン領域７，１７の中央部に形成して、ゲート電極
のまわ″りをドレイン領域で囲うようなレイアウトも可
能である。その場合、実効的にゲート幅が広くなるので
溝の幅や長さを短くできる。
のまわ″りをドレイン領域で囲うようなレイアウトも可
能である。その場合、実効的にゲート幅が広くなるので
溝の幅や長さを短くできる。
本実施例によれば、表面にはドライバＭＯＳＦＥＴのソ
ース領域やグランド配線が不要のため、従来のメモリセ
ルの約８５％に面積を縮小できる。
ース領域やグランド配線が不要のため、従来のメモリセ
ルの約８５％に面積を縮小できる。
本発明の実施例においては、ｎチャンネルＭＯＳＦＥＴ
により構成されるスタティック型ランダムアクセスメモ
リについて説明したが、これに限定されず、Ｐとｎを入
れ換えたｐチャンネルＭＯＳＦＥＴにより構成されるス
タティック型ランダムアクセスメモリに適用することも
可能である。また、メモリセルのレイアウトについても
１本発明の実施例に限定されず、種々の変形が可能であ
る。
により構成されるスタティック型ランダムアクセスメモ
リについて説明したが、これに限定されず、Ｐとｎを入
れ換えたｐチャンネルＭＯＳＦＥＴにより構成されるス
タティック型ランダムアクセスメモリに適用することも
可能である。また、メモリセルのレイアウトについても
１本発明の実施例に限定されず、種々の変形が可能であ
る。
以上述べたように、本発明によれば、ドライバＭＯＳＦ
ＥＴのソース領域が基板内に埋め込まれ、グランド電位
の配線も省略でき、基板内で発生した電荷は埋込層に吸
収して情報蓄積領域まで達しないようにすることができ
るので、ソフトエラーに強く、かつ、セル面積の小さい
メモリセルを得ることができる。
ＥＴのソース領域が基板内に埋め込まれ、グランド電位
の配線も省略でき、基板内で発生した電荷は埋込層に吸
収して情報蓄積領域まで達しないようにすることができ
るので、ソフトエラーに強く、かつ、セル面積の小さい
メモリセルを得ることができる。
第１図は本発明の第一の実施例のメモリセルの断面図、
第２図はスタティック型ランダムアクセスメモリのメモ
リセルの等価回路図、第３図は従来例によるメモリセル
の断面図、第４図は第二の実施例によるメモリセルのレ
イアウト図である。 １．２，１０１・・・ゲート酸化膜、３，４．１４・・
・ゲート電極、５・・・ドライバＭＯＳＦＥＴのソース
、６゜１６・・・トランスファＭＯＳＦＥＴのソース、
７，１７・・・ドライバＭＯＳＦＥＴのドレイン、８，
１８・・・トランスファＭＯＳＦＥＴのドレイン、９・
・・ｐウェル、１０・・・ｐ基板、１１・・・ｎ埋込層
、１２・・・フィールド酸化膜、１９〜２２・・・コン
タクト穴、２３〜２５・・・ゲート電極とドライバＭＯ
ＳＦＥＴのドレインとのコンタクト、２６・・・ポリシ
リコン配線、２７．２８・・・高抵抗素子、２９．３０
・・・データ線、１０２．１１２・［込みゲート電極、
１ｏ３・・・ドライバＭＯＳＦＥＴの埋込みソース領域
、１０４・・・ｐ型不純物拡散領域、 ＱＩＱ２・・・
ド・ライバＭＯＳＦＥＴ、 Ｑｓ 、 Ｑ４・・・トラ
ンスファＭＯＳＦＥＴ、ＨＲ・・・高抵抗素子、Ｄ、Ｄ
・・・データ線、Ｗ・・・ワード線、Ｖｃｃ・・・電源
電圧、８１〜Ｓ４・・・・ＭＯＳＦＥＴのソース電極、
Ｇｉ〜Ｇ４・・・ＭＯＳＦＥＴのゲート電極、ＤＩ ”
Ｄ４・・・ＭＯ５ＦＩＥＴのドレイン電極。
第２図はスタティック型ランダムアクセスメモリのメモ
リセルの等価回路図、第３図は従来例によるメモリセル
の断面図、第４図は第二の実施例によるメモリセルのレ
イアウト図である。 １．２，１０１・・・ゲート酸化膜、３，４．１４・・
・ゲート電極、５・・・ドライバＭＯＳＦＥＴのソース
、６゜１６・・・トランスファＭＯＳＦＥＴのソース、
７，１７・・・ドライバＭＯＳＦＥＴのドレイン、８，
１８・・・トランスファＭＯＳＦＥＴのドレイン、９・
・・ｐウェル、１０・・・ｐ基板、１１・・・ｎ埋込層
、１２・・・フィールド酸化膜、１９〜２２・・・コン
タクト穴、２３〜２５・・・ゲート電極とドライバＭＯ
ＳＦＥＴのドレインとのコンタクト、２６・・・ポリシ
リコン配線、２７．２８・・・高抵抗素子、２９．３０
・・・データ線、１０２．１１２・［込みゲート電極、
１ｏ３・・・ドライバＭＯＳＦＥＴの埋込みソース領域
、１０４・・・ｐ型不純物拡散領域、 ＱＩＱ２・・・
ド・ライバＭＯＳＦＥＴ、 Ｑｓ 、 Ｑ４・・・トラ
ンスファＭＯＳＦＥＴ、ＨＲ・・・高抵抗素子、Ｄ、Ｄ
・・・データ線、Ｗ・・・ワード線、Ｖｃｃ・・・電源
電圧、８１〜Ｓ４・・・・ＭＯＳＦＥＴのソース電極、
Ｇｉ〜Ｇ４・・・ＭＯＳＦＥＴのゲート電極、ＤＩ ”
Ｄ４・・・ＭＯ５ＦＩＥＴのドレイン電極。
Claims (1)
- 【特許請求の範囲】 １、２個の駆動用ＭＯＳＦＥＴのドレインとゲート電極
を互いに交差接続したフリップフロップ構成をとり、前
記駆動用ＭＯＳＦＥＴの各々のドレインに高抵抗素子を
介して電源電圧を供給し、前記各々のドレインを情報伝
達用ＭＯＳＦＥＴを介して各々のデータ線に接続し、前
記各々の情報伝達用 ＭＯＳＦＥＴのゲート電極を共通のワード線に接続した
スタティック型ランダムアクセスメモリのメモリセルに
おいて、前記駆動用ＭＯＳＦＥＴのドレインを第１導電
型の半導体領域内の表面に設けられた第２導電型の半導
体領域とし、前記駆動用ＭＯＳＦＥＴのソースを前記第
１半導体領域内に前記ドレイン領域に接しない深さに埋
め込んだ第２導電型半導体領域とし、前記ドレイン領域
内の表面から少なくとも前記ソース領域に達する深さの
溝に絶縁膜を介して前記駆動用ＭＯＳＦＥＴのゲート電
極を設けたことを特徴とする半導体記憶装置。 ２、前記ソース領域をある一定の電位にバイアスしたこ
とを特徴とする特許請求の範囲第１項記載の半導体記憶
装置。 ３、前記ソース領域が前記メモリセルの領域全体にわた
つていることを特徴とする特許請求の範囲第１項または
第２項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004846A JPS63174354A (ja) | 1987-01-14 | 1987-01-14 | 半導体記憶装置 |
| KR1019880000096A KR880009441A (ko) | 1987-01-14 | 1988-01-09 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004846A JPS63174354A (ja) | 1987-01-14 | 1987-01-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174354A true JPS63174354A (ja) | 1988-07-18 |
Family
ID=11595045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62004846A Pending JPS63174354A (ja) | 1987-01-14 | 1987-01-14 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63174354A (ja) |
| KR (1) | KR880009441A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055904A (en) * | 1989-03-20 | 1991-10-08 | Hitachi, Ltd. | Semiconductor device |
| US5780906A (en) * | 1995-06-21 | 1998-07-14 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858755A (ja) * | 1982-09-06 | 1983-04-07 | Hitachi Ltd | 半導体回路装置 |
| JPS60239052A (ja) * | 1984-05-14 | 1985-11-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-01-14 JP JP62004846A patent/JPS63174354A/ja active Pending
-
1988
- 1988-01-09 KR KR1019880000096A patent/KR880009441A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858755A (ja) * | 1982-09-06 | 1983-04-07 | Hitachi Ltd | 半導体回路装置 |
| JPS60239052A (ja) * | 1984-05-14 | 1985-11-27 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055904A (en) * | 1989-03-20 | 1991-10-08 | Hitachi, Ltd. | Semiconductor device |
| US5780906A (en) * | 1995-06-21 | 1998-07-14 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US6140685A (en) * | 1995-06-21 | 2000-10-31 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
| US6404018B1 (en) | 1995-06-21 | 2002-06-11 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880009441A (ko) | 1988-09-15 |
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