CN113497117A - 高压集成电路结构 - Google Patents

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Abstract

本发明提供了一种高压集成电路结构，包括：衬底，具有第一导电类型；外延层设置于衬底上，其中外延层具有与第一导电类型不同的第二导电类型；源极区和漏极区，设置于外延层中，且具有第二导电类型；第一隔离结构和第二隔离结构，设置于外延层上，并分别位于漏极区的相对两侧，其中第一隔离结构位于源极区与漏极区之间；第一导电类型隔离区，位于第二隔离结构下的外延层中，包括：空槽区，设置于第一导电类型隔离区的中心区，且由外延层所构成；以及第一导电类型高压阱区，设置于空槽区的相对两侧。

Description

高压集成电路结构
技术领域
本发明是关于半导体装置，特别是关于一种高压集成电路结构。
背景技术
高压集成电路(high voltage integrated circuit,HVIC)技术适用于高电压与高功率的集成电路领域。传统高压半导体装置，例如垂直式扩散金属氧化物半导体(vertically diffused metal oxide semiconductor,VDMOS)晶体管及水平扩散金属氧化物半导体(laterally diffused metal oxide semiconductor,LDMOS)晶体管，主要用于12V以上的元件应用领域。高压装置技术的优点在于符合成本效益，且易相容于其它工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域中。
虽然现有的高压集成电路已大致满足它们原有的用途，但它们并非在各方面皆令人满意。举例来说，击穿电压(breakdown voltage)和侧向穿通电压(lateral punch-through voltage)需要进一步的提高。因此，关于高压集成电路和制造技术仍有一些问题需要克服。
发明内容
一种高压集成电路结构，包括：衬底，具有第一导电类型；外延层设置于衬底上，其中外延层具有与第一导电类型不同的第二导电类型；源极区和漏极区，设置于外延层中，且具有第二导电类型；第一隔离结构和第二隔离结构，设置于外延层上，并分别位于漏极区的相对两侧，其中第一隔离结构位于源极区与漏极区之间；第一导电类型隔离区，位于第二隔离结构下的外延层中，包括：空槽区，设置于第一导电类型隔离区的中心区，且由外延层所构成；以及第一导电类型高压阱区，设置于空槽区的相对两侧；第一埋层，设置于衬底内且具有第一导电类型，其中第一埋层位于第一导电类型隔离区下，并邻接空槽区；以及第二埋层，设置于衬底内且具有第二导电类型，其中第二埋层位于漏极区与第一导电类型隔离区之间，且第一埋层与第二埋层彼此分隔开。
附图说明
以下将配合所附图式详述本揭露的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本揭露的特征。
图1是根据本发明的一些实施例绘示了高压半导体集成电路结构的剖面示意图。
图2是根据本发明的一些实施例绘示了高压集成电路电压和埋层间隔距离之间关联性的曲线图。
图3是根据本发明的一些实施例绘示了高压集成电路电压和埋层长度之间关联性的曲线图。
附图标记：
10:高压集成电路结构
100:衬底
10A:第一区域
10B:第二区域
102:外延层
104:第一埋层
106:第二埋层
108:第三埋层
110:第四埋层
112:第一导电类型隔离区
114:空槽区
116:第一导电类型高压阱区
118:第二导电类型微阱区
120:第一高压阱区
122:第二高压阱区
124:第一阱区
126:第二阱区
128:第三阱区
130a:第一隔离结构
130b:第二隔离结构
130c:第三隔离结构
130d:第四隔离结构
130e:第五隔离结构
132:栅极结构
134:漏极区
136:源极区
138:掺杂区
140:层间介电层
142a,142b,142c,142d:过孔
144:漏极电极
146:源极电极
148:衬底电极
150:第五埋层
152:第三高压阱区
154:高压掺杂区
156:高压隔离电极
20:高压集成电路电压-间隔距离曲线图
30:高压集成电路电压-长度曲线图
G:间隔距离
L:埋层长度
具体实施方式
以下揭露提供了许多的实施例或范例，用于实施本发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明可在各种范例中重复元件符号及/或字母。除非另外指定，相似元件符号引用于相似元件上，以相同或相似材料，使用相同或相似方法来形成。
再者，此处可使用空间上相关的用语，如「在…之下」、「下方的」、「低于」、「在…上方」、「上方的」和类似用语可用于此，以便描述如图所示一元件或部件和其他元件或部件之间的关系。这些空间用语企图包括使用或操作中的装置的不同方位。当装置被转至其他方位(旋转90°或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
本发明提供了高压半导体装置的实施例，特别是水平扩散金属氧化物半导体(laterally diffused metal oxide semiconductor,LDMOS)晶体管的实施例。在现有的技术中，通常通过在工艺中调整水平扩散金属氧化物半导体的阱区的掺杂浓度，使得水平扩散金属氧化物半导体产生特定的击穿电压(breakdown voltage)，以符合不同产品应用的需求。然而，在实际的工艺，例如整合式的双载流子-互补式金属氧化物半导体-双扩散式金属氧化物半导体(bipolar complementary metal oxide semiconductor-doublediffused metal oxide semiconductor,BCD)的工艺中，调整阱区的掺杂浓度将会需要在工艺中添加额外的掩膜，使得整体的工艺成本也跟着提高。
为了提高水平扩散金属氧化物半导体晶体管的击穿电压和侧向穿通电压(lateral punch-through voltage)，本发明的实施例在水平扩散金属氧化物半导体晶体管中，在漏极区远离源极区的一侧设置第一导电类型隔离区、第一埋层和第二埋层，其中第一导电类型隔离区、第一埋层和第二埋层相连形成L形的结构，且L形的水平部分朝向源极区的方向延伸。通过L形结构的设置，可同时增加垂直辅助耗尽层(vertically assisteddepletion layer,VADL)和水平辅助耗尽层(laterally assisted depletion layer,LADL)，进而提升装置的击穿电压和侧向穿通电压。拥有高击穿电压和侧向穿通电压的水平扩散金属氧化物半导体晶体管还可被广泛地作为电平转换器(level shifter)应用于照明、平板显示、音响、开关模式电源、动力控制等领域中。
图1是根据本发明的一些实施例绘示了高压集成电路(high voltage integratedcircuit,HVIC)结构10的剖面示意图。高压集成电路结构10可包括衬底100。衬底100可以是半导体衬底，如掺杂或未掺杂的硅，或绝缘层上半导体(semiconductor-on-insulator,SOI)衬底的主动层。衬底100可包括其他半导体材料，如锗(germanium)。在一些实施例中，衬底100可包括化合物半导体如碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、氮化镓(gallium nitride)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)。在一些实施例中，衬底100可包括合金半导体包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP、或其组合。也可使用其他衬底，如多层式或梯度衬底。
在一些实施例中，衬底100可为轻掺杂的第一导电类型衬底或第二导电类型衬底，其中衬底100的掺杂浓度介于约1×1014原子/cm3和1×1016原子/cm3之间的范围，例如约5×1014原子/cm3和5×1015原子/cm3之间。在以下的实施例中，是以第一导电类型为P型，而第二导电类型为N型为例进行说明，本领域技术人员亦可以第一导电类型为N型，而第二导电类型为P型。在本发明的实施例中，衬底100为第一导电类型(例如P型)，其内部具有P型杂质(例如硼(boron))。在本发明的实施例中，后续于衬底100上形成的高压半导体装置10可包括第二导电类型(例如N型)的水平扩散金属氧化物半导体晶体管。
高压集成电路结构10可包括设置于衬底100上的外延层102。在本发明的实施例中，外延层102为与衬底100具有相反型态的第二导电类型(例如N型)。外延层102所用的材料可包括硅、硅锗、碳化硅，其中外延层102的掺杂浓度介于约5×1014原子/cm3和5×1016原子/cm3之间的范围，例如约7×1014原子/cm3和7×1015原子/cm3之间。
此外，如图1所示，高压集成电路结构10包括设置在衬底100内和外延层102内的多个埋层(buried layer)，例如第一埋层104、第二埋层106、第三埋层108、第四埋层110和第五埋层150。由于上述具有相同导电类型的埋层皆可由同一块掩膜和同一道工艺所形成于同一层别中，因此多个埋层配置不会影响工艺成本或周期。在本发明的实施例中，第一埋层104和第三埋层108具有第一导电类型(例如P型)，而第二埋层106、第四埋层110和第五埋层150具有第二导电类型(例如N型)。根据一些实施例，在集成电路的操作中，P型部件和N型部件之间的电荷会相互补偿，以达到电荷平衡的状态。通过交叉配置P型埋层和N型埋层于衬底100内和外延层102之间，可进一步提高电荷平衡的状态，而预期的耗尽区(depletionregion)将会被“耗尽”的更加完整。根据一些实施例，更完整的耗尽区可降低漏电流，而提高集成电路的击穿电压和侧向穿通电压。根据一些实施例，第一埋层104、第二埋层106、第三埋层108、第四埋层110和第五埋层150的掺杂浓度介于约1×1016原子/cm3和1×1020原子/cm3之间的范围，例如约1×1017原子/cm3和1×1019原子/cm3之间。
在一些实施例中，第一埋层104、第二埋层106、第三埋层108、第四埋层110和第五埋层150的形成方法可包括在形成外延层102之前，在衬底100内离子注入P型杂质(例如硼(boron))或N型杂质(例如磷(phosphorus)或砷(arsenic))，进行热处理将注入的离子扩散入(drive in)衬底100内，然后才在衬底100上形成外延层102。在一些实施例中，由于外延层102是在高温的条件下形成，故注入的离子会扩散进入外延层102内。如图1所示，第一埋层104、第二埋层106、第三埋层108、第四埋层110和第五埋层150位于衬底100和外延层102的界面附近，且具有一部分在衬底100内，以及另一部分在外延层102内。
继续参考图1，高压集成电路结构10可包括于外延层102中的第一导电类型隔离区112、第一高压阱区120、第二高压阱区122和第三高压阱区152。根据本发明的实施例，第一导电类型隔离区112置于第一埋层104上。根据本发明的实施例，第一导电类型隔离区112更包括空槽区114、第一导电类型高压阱区116和第二导电类型微阱(micro-well)区118。在本发明的实施例中，空槽区114设置于第一导电类型隔离区112的中心区，且空槽区(slotregion)114下方邻接第一埋层104。根据本发明的实施例，空槽区114由外延层102所构成；亦即，并未针对外延层102中预定形成空槽区114的区域内进行额外的注入工艺，因此空槽区114具有与外延层102相同的第二导电类型(例如N型)与掺杂浓度。在一特定实施例中，空槽区114至少具有约2μm的水平长度，例如介于约2μm和10μm之间的范围。调整空槽区114于适当的水平长度并不会影响整体高压集成电路的性能。然而，增长空槽区114会使整体高压集成电路结构10的体积更加庞大。在现今的市场中，过大的集成电路结构会影响应用上的弹性，因此并不合适。上述尺寸会随工艺技术差异而有所不同，因此本发明的实施例不以此为限。
根据本发明的实施例，在空槽区114的相对两侧形成第一导电类型高压阱区116。在一特定实施例中，于空槽区114两侧的第一导电类型高压阱区116可个别具有约2μm的水平长度。因此，在一特定实施例中，第一导电类型隔离区112的整体结构具有约6μm的总水平长度。第一导电类型高压阱区116具有与第一埋层104相同的导电类型，例如P型。第一导电类型高压阱区116的形成方法包括离子注入工艺和热扩散(drive in)工艺。在一些实施例中第一导电类型高压阱区116的掺杂浓度介于约5×1015原子/cm3和5×1018原子/cm3之间的范围，例如约5×1016原子/cm3和1×1018原子/cm3之间。
通过配置N型的空槽区114于P型的第一导电类型高压阱区116之间，可增加异质结的数量和总面积。异质结促使P型部件和N型部件之间的电荷相互补偿，达到电荷更加平衡的状态。等效的电荷平衡让所形成的耗尽区更完整，可避免漏电流的产生，进而提高击穿电压和侧向穿通电压。因此，在本发明的实施例中，配置空槽区114于第一导电类型高压阱区116的正中间(例如第一导电类型隔离区112的中心区)，可使得第一导电类型隔离区112得到均匀的“耗尽”。举例来说，若在第一导电类型隔离区112的空槽区114过度偏向某一侧，则另一侧可能被“耗尽”的不够完整，致使其耗尽区可能造成漏电流，而影响高压集成电路的击穿电压和侧向穿通电压的表现。
如上述，第一埋层104设置于第一导电类型隔离区112下，并邻接空槽区114。第一埋层104(P型)除了可与第二埋层106(N型)彼此电荷补偿以外，也可与空槽区114(N型)产生电荷补偿。另外，由于第一埋层104位于外延层102的底部，介于外延层102的底面和衬底100的顶面之间，因此第一埋层104的配置可使耗尽区接近外延层102底面的部分“耗尽”的更完整，进而改善外延层102底部的漏电流问题。
根据本发明的实施例，可于第一导电类型隔离区112内形成第二导电类型微阱区118来完成第一导电类型隔离区112的整体结构。第二导电类型微阱区118邻接下方的空槽区114，并邻接左右两侧的第一导电类型高压阱区116。在一特定实施例中，第二导电类型微阱区118可具有约2μm的水平长度。在一特定实施例中，第二导电类型微阱区118为N型，且第二导电类型微井区118的掺杂浓度大于空槽区114的掺杂浓度，其掺杂浓度介于约1×1016原子/cm3和1×1019原子/cm3之间的范围，例如约1×1017原子/cm3和5×1018原子/cm3之间。
根据一些实施例，由于第一导电类型高压阱区116的掺杂浓度(P型)高于空槽区114(N型)的掺杂浓度，将空槽区114上的第二导电类型微阱区118设定为N型(而非P型)能够使得耗尽区位于第一导电类型隔离区112的部分得到更平衡的“耗尽”。另外，由于第二导电类型微阱区118和外延层102的顶面实质上在同一水平面，因此第二导电类型微阱区118的配置可使耗尽区接近外延层102顶面的部分“耗尽”的更完整，进而改善外延层102表面的漏电流问题。
继续参考图1，外延层102中另外可包括第一高压阱区120、第二高压阱区122和第三高压阱区152。第一高压阱区120与第二埋层106、第四埋层110和第五埋层150具有相同的导电类型，而第二高压阱区122与第一埋层104和第三埋层108具有相同的导电类型。在本发明的实施例中，第一高压阱区120和第三高压阱区152为N型，而第二高压阱区122为P型。在一些实施例中，第一高压阱区120、第二高压阱区122和第三高压阱区152的掺杂浓度可低于或等于第一导电类型高压阱区116的掺杂浓度，举例来说，可介于约1×1015原子/cm3和5×1017原子/cm3之间的范围，例如约1×1016原子/cm3和5×1017原子/cm3之间。
在形成第一高压阱区120之后，在第一高压阱区120内形成第一阱区124。第一阱区124和第一高压阱区120具有相同的导电类型。在本发明的实施例中，第一阱区124为N型。第一阱区124的形成方法包括离子注入工艺和热扩散工艺。在一些实施例中，第一阱区124的掺杂浓度高于第一导电类型高压阱区116的掺杂浓度，举例来说，可介于约1×1016原子/cm3和5×1018原子/cm3之间的范围，例如约1×1017原子/cm3和5×1018原子/cm3之间。
在形成第二高压阱区122之后，在第二高压阱区122内形成第二阱区126和第三阱区128。第二阱区126和第三阱区128与第二高压阱区122具有相同的导电类型。在本发明的实施例中，第二阱区126和第三阱区128为P型。第二阱区126和第三阱区128的形成方法包括离子注入工艺和热扩散工艺。在一些实施例中，第二阱区126和第三阱区128的掺杂浓度高于第一导电类型高压阱区116的掺杂浓度，举例来说，可介于约1×1016原子/cm3和5×1018原子/cm3之间的范围，例如约1×1017原子/cm3和5×1018原子/cm3之间。
继续参考图1，高压集成电路结构10可包括设置于外延层102上的第一隔离结构130a、第二隔离结构130b、第三隔离结构130c、第四隔离结构130d和第五隔离结构130e。明确而言，第一隔离结构130a、第二隔离结构130b、第三隔离结构130c、第四隔离结构130d和第五隔离结构130e的一部分嵌入外延层102内。在一些实施例中，第一隔离结构130a、第二隔离结构130b、第三隔离结构130c、第四隔离结构130d和第五隔离结构130e可由氧化硅制成，且为通过热氧化法所形成的硅局部氧化(local oxidation of silicon,LOCOS)隔离结构。在其他实施例中，第一隔离结构130a、第二隔离结构130b、第三隔离结构130c、第四隔离结构130d和第五隔离结构130e可通过刻蚀、氧化和沉积工艺所形成的浅沟槽隔离(shallowtrench isolation,STI)结构。
在一些实施例中，在形成第一隔离结构130a、第二隔离结构130b、第三隔离结构130c、第四隔离结构130d和第五隔离结构130e之后，在外延层102上形成栅极结构132。如图1所示，栅极结构132从第二阱区126延伸至第一隔离结构130a上，且栅极结构132覆盖第二阱区126、第二高压阱区122的一部分和第一高压阱区120的一部分。
栅极结构132包括栅极介电层(未绘示)以及设置于栅极介电层上的栅极电极(未绘示)。根据一些实施例，可在外延层102上先依序毯覆性沉积(blanket deposition)介电材料层和在介电材料层上的导电材料层，分别用来形成栅极介电层和在栅极介电层上的栅极电极。然后，通过光刻工艺和刻蚀工艺将介电材料层及导电材料层分别图案化以形成包括栅极介电层及栅极电极的栅极结构132。
上述介电材料层所用的材料(即栅极介电层的材料)可包括氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)的介电材料、上述的组合或其他合适的材料。在一些实施例中，介电材料层可通过化学气相沉积(chemical vapor deposition,CVD)或旋转涂布(spin-oncoating)来形成。上述导电材料层的材料(即栅极电极的材料)可为非晶硅、多晶硅、一或多种金属、金属氮化物、金属硅化物、导电金属氧化物、上述的组合或其他合适的材料。
如图1所示，高压集成电路结构10可包括多个掺杂区域(doped region)，例如漏极区134、源极区136、掺杂区138和高压掺杂区154。根据本发明的实施例，漏极区134介于第一隔离结构130a和第二隔离结构130b之间，并位于第一阱区124内。漏极区134与第一阱区124可具有相同的导电类型。在本发明的实施例中，漏极区134为N型。漏极区134的形成方法包括离子注入工艺和热扩散工艺。在一些实施例中，漏极区134的掺杂浓度可高于第一阱区124的掺杂浓度，举例来说，可介于约1×1019原子/cm3和5×1020原子/cm3之间的范围，例如约5×1019原子/cm3和5×1020原子/cm3之间。
根据本发明的实施例，源极区136介于栅极结构132和第三隔离结构130c之间，并位于第二阱区126内。源极区136与第二阱区126可具有不同的导电类型。在本发明的实施例中，源极区136为N型。源极区136的形成方法包括离子注入工艺和热扩散工艺。在一些实施例中，源极区136的掺杂浓度可高于第二阱区126的掺杂浓度，举例来说，可介于约1×1019原子/cm3和5×1020原子/cm3之间的范围，例如约5×1019原子/cm3和5×1020原子/cm3之间。
根据本发明的实施例，掺杂区138介于第三隔离结构130c和第四隔离结构130d之间，并位于第三阱区128内。掺杂区138与第三阱区128内可具有相同的导电类型。在本发明的实施例中，掺杂区138为P型。掺杂区138的形成方法包括离子注入工艺和热扩散工艺。在一些实施例中，掺杂区138的掺杂浓度可高于第三阱区128的掺杂浓度，举例来说，可介于约1×1019原子/cm3和5×1020原子/cm3之间的范围，例如约5×1019原子/cm3和5×1020原子/cm3之间。
根据本发明的实施例，高压掺杂区154介于第二隔离结构130b和第五隔离结构130e之间，并位于第三高压阱区152内。高压掺杂区154与第三高压阱区152可具有相同的导电类型。在本发明的实施例中，高压掺杂区154为N型。高压掺杂区154的形成方法包括离子注入工艺和热扩散工艺。在一些实施例中，高压掺杂区154的掺杂浓度可高于第三高压阱区152的掺杂浓度，举例来说，可介于约1×1019原子/cm3和5×1020原子/cm3之间的范围，例如约5×1019原子/cm3和5×1020原子/cm3之间。在一些实施例中，在形成栅极结构132之后，形成漏极区134、源极区136、掺杂区138和高压掺杂区154。
继续参考图1，高压集成电路结构10可包括设置于外延层102上的层间介电层(interlayer dielectric,ILD)140。根据一些实施例，可以例如氧化硅、氮化硅、碳氮化硅、碳化硅、氮化钛、四乙基正硅酸盐氧化物(tetraethyl orthosilicate oxide,TEOS oxide)作为前驱物(precursor)、磷硅酸玻璃(phospho-silicate glass,PSG)、硼硅酸玻璃(boro-silicate glass,BSG)、硼掺杂磷硅酸玻璃(boron-doped phospho-silicate glass,BPSG)或其他类似材料来形成层间介电层140。
高压集成电路结构10可包括设置于外延层102上和层间介电层140内的多个过孔(via)，例如过孔142a、142b、142c和142d。另外，高压集成电路结构10也可包括设置在过孔142a上的漏极电极144，在过孔142b上的源极电极146、在过孔142c上的衬底电极148和在过孔142d上的高压隔离电极156。在本发明的实施例中，漏极电极144通过过孔142a与漏极区134电连接，源极电极146通过过孔142b与源极区136电连接，衬底电极148通过过孔142c与掺杂区138电连接，高压隔离电极156通过过孔142d与高压掺杂区154电连接。
在一些实施例中，过孔142a、142b、142c、142d、漏极电极144、源极电极146、衬底电极148和高压隔离电极156可包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、碳化钽(TaC)、硅氮化钽(TaSiN)、碳氮化钽(TaCN)、铝化钛(TiAl)、铝氮化钛(TiAlN)、上述组合或其他合适的材料。在一些实施例中，可使用光刻工艺(例如涂布光刻胶、软烤(soft baking)、曝光、曝光后烘烤、显影、其他合适的技术或上述的组合)和刻蚀工艺(例如湿法刻蚀工艺、干法刻蚀工艺、其他合适的方法、或上述的组合)、其他合适的工艺或其组合在层间介电层140中形成多个开口(未绘示)。接着，在开口中填充上述材料来形成过孔142a、142b、142c和142d。
在一些实施例中，填充上述材料于过孔142a、142b、142c和142d之前，可于开口的侧壁和底部形成阻障层(barrier layer)(未绘示)，以防止过孔142a、142b、142c和142d的导电材料扩散至层间介电层140中。阻障层的材料可为氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、其他合适的材料或其组合。在一些实施例中，可使用物理气相沉积、原子层沉积、电镀法、其他合适的工艺、或其组合来形成阻障层。
在一些实施例中，可使用光刻工艺(例如涂布光刻胶、软烤、曝光、曝光后烘烤、显影、其他合适的技术或上述的组合)在层间介电层140上形成图案化的光刻胶(未绘示)。接着，可以与形成过孔142a、142b、142c和142d相同的材料，使用物理气相沉积、原子层沉积、电镀法、其他合适的工艺或其组合来形成漏极电极144、源极电极146、衬底电极148和高压隔离电极156。根据一些实施例，高压隔离电极156的形成可允许在隔离结构中施加高压电压。根据一些实施例，衬底电极148的形成可允许高压集成电路结构10由顶部或由底部接地。根据本发明的实施例，在形成漏极电极144、源极电极146、衬底电极148和高压隔离电极156之后，完成高压集成电路结构10的工艺。根据一些实施例，高压集成电路结构10可分为第一区域10A以及第二区域10B。第一区域10A从第一导电类型隔离区112往第一高压阱区120的方向延伸至第二高压阱区122。第二区域10B从第一导电类型隔离区112往相对于第一高压阱区120的反方向延伸至第三高压阱区152。根据一些实施例，第一区域10A可作为高压集成电路结构10的电平转换器，而第二区域10B则可作为高压集成电路结构10的高压区域(high-side region)。
如图1所示，根据一些实施例，本发明的高压集成电路结构10包括衬底100，具有第一导电类型(例如P型)，于衬底100上设置外延层102，其中外延层102具有与第一导电类型不同的第二导电类型(例如N型)，于外延层102中设置源极区136和漏极区134，其具有第二导电类型，于外延层102上设置第一隔离结构130a和第二隔离结构130b，其分别位于漏极区134的相对两侧，其中第一隔离结构130a位于源极区136与漏极区134之间，第一导电类型隔离区112位于第二隔离结构130b下的外延层102中，包括：于第一导电类型隔离区112的中心区设置空槽区114，且由外延层102所构成，以及于空槽区114的相对两侧设置第一导电类型高压阱区116，于衬底100内设置第一埋层104，其具有第一导电类型，其中第一埋层104位于第一导电类型隔离区112下，并邻接空槽区114，以及于衬底100内设置第二埋层106，其具有第二导电类型，其中第二埋层106位于漏极区134与第一导电类型隔离区112之间，且第一埋层104与第二埋层106彼此分隔开。根据一些实施例，高压集成电路结构10更包括第二导电类型微阱区118，设置于空槽区114上，并邻接第二隔离结构130b。根据一些实施例，于外延层102中设置第一高压阱区120，其具有第二导电类型，其中漏极区134设置于第一高压阱区120内，其中第一高压阱区120邻接第一导电类型隔离区112和第二埋层106。
根据一些实施例，于第一高压阱区120内设置第一阱区124，其具有第二导电类型，其中第一阱区124位于第一隔离结构130a与第二隔离结构130b之间，且漏极区134位于第一阱区124内。根据一些实施例，于衬底100内设置第三埋层108，其具有第一导电类型，其中第三埋层108位于第一高压阱区120下，并位于源极区136与第二埋层106之间，且第二埋层106与第三埋层108彼此分隔开。根据一些实施例，于外延层102中设置第二高压阱区122，其具有第一导电类型，其中源极区136设置于第二高压阱区122内，其中第二高压阱区122邻接第一高压阱区120。根据一些实施例，于第二高压阱区122内设置第二阱区126，其具有第一导电类型，其中源极区136位于第二阱区126内。根据一些实施例，于衬底100内设置第四埋层110，其具有第二导电类型，其中第四埋层110位于第二高压阱区122下，其中第三埋层108与第四埋层110彼此分隔开。根据一些实施例，于外延层102上设置栅极结构132，其自第二阱区126延伸至第一隔离结构130a上。根据一些实施例，于外延层102上设置第三隔离结构130c，其中源极区136位于第一隔离结构130a和第三隔离结构130c之间。根据一些实施例，于第二高压阱区122内设置第三阱区128和掺杂区138，其具有第一导电类型，其中掺杂区138位于第三阱区128内，第三隔离结构130c位于掺杂区138与源极区136之间，且掺杂区138与衬底100电连接。根据一些实施例，于外延层102中设置第三高压阱区152，其具有第二导电类型，其中第三高压阱区152邻接第一导电类型隔离区112相对于第一高压阱区120的另一侧。根据一些实施例，于衬底100内设置第五埋层150，其具有第二导电类型，其中第五埋层150位于第三高压阱区152下，其中第一埋层104与第五埋层150彼此分隔开。根据一些实施例，于第三高压阱区152内设置高压掺杂区154，其具有第二导电类型。根据一些实施例，高压集成电路结构10为电平转换器以及高压区域(high-side region)。
根据一些实施例，第一导电类型隔离区112和第二导电类型微阱区118的顶面可邻接第二隔离结构130b的底面。第二隔离结构130b可完全覆盖第一导电类型隔离区112和第二导电类型微阱区118。再者，第二埋层106可设置于第一高压阱区120下，并位于第二隔离结构130b的投影范围之下。根据本发明的实施例，第一埋层104和第二埋层106可彼此分隔开。第三埋层108可同样设置于第一高压阱区120下，并可从第二隔离结构130b的投影范围之下延伸至第一阱区124、第一隔离结构130a和栅极结构132的投影范围下方。在其他实施例中，第三埋层108可不位于第二隔离结构130b的投影范围之下，或者，第三埋层108可不延伸至第一隔离结构130a及/或栅极结构132的投影范围下方。根据本发明的实施例，第二埋层106和第三埋层108可彼此分隔开。根据本发明的实施例，第四埋层110可设置于第二高压阱区122下，并可从栅极结构132的投影范围之下延伸至第二阱区126、和第三隔离结构130c的投影范围下方。在其他实施例中，第四埋层110可不位于第三隔离结构130c的投影范围下方。根据本发明的实施例，第三埋层108和第四埋层110可彼此分隔开。根据本发明的实施例，第五埋层150可设置于第三高压阱区152下，其中第一埋层104和第五埋层150可彼此分隔开。
为了提高高压集成电路结构10的击穿电压和侧向穿通电压，本发明的实施例通过在漏极区134远离源极区136的一侧设置第一导电类型隔离区112、第一埋层104和第二埋层106。将第一导电类型隔离区112、第一埋层104和第二埋层106配置成L形的结构，且L形的水平部分朝向源极区136的方向延伸。通过L形结构的设置，当对水平扩散金属氧化物半导体晶体管的漏极端施加反向电压时，可增加耗尽区的大小和完整性，进而提升装置的击穿电压和侧向穿通电压。相较于未配置在第一导电类型隔离区112中的空槽区114和第二导电类型微阱区118的实施例，本发明实施例的高压集成电路结构10的击穿电压和侧向穿通电压可分别增加10％至15％和2％至5％。拥有高击穿电压和高侧向穿通电压的水平扩散金属氧化物半导体晶体管可被广泛地应用于高压集成电路的电平转换器。根据本发明的实施例，由于减少表面电场区(reduced surface field region,RESURF region)位于栅极结构132下的N型的第一高压阱区120内，因此高压集成电路结构10的第一区域10A可为N型通道的电平转换器。
图2绘示了高压集成电路电压和埋层间隔距离之间关联性的曲线图20。根据本发明的实施例，间隔距离G为第二埋层106和第三埋层108之间的间隔距离。当间隔距离G为0μm(亦即第二埋层106邻接第三埋层108的情形下)所测得的击穿电压和侧向穿通电压低于当间隔距离G为2μm时所测得的击穿电压和侧向穿通电压。然而，若是继续增加间隔距离G，会使整体高压集成电路结构10的体积更加庞大。在现今的市场中，过大的集成电路结构会影响应用上的弹性，因此并不合适。因此，在一实施例中，可将预定的间隔距离G设为约2μm。
图3绘示了高压集成电路电压和埋层长度之间关联性的曲线图30。根据本发明的实施例，埋层长度L为第二埋层106水平长度。当埋层长度L增加时，可进一步的提高高压集成电路结构10的击穿电压。然而，在击穿电压提高的同时，侧向穿通电压却同时降低。因此，埋层长度L对于击穿电压和侧向穿通电压存在着相反的效应。当埋层长度L达到6μm或更长时，所测得的侧向穿通电压甚至低于未配置第一导电类型隔离区112中的空槽区114和第二导电类型微阱区118的实施例所量出来的侧向穿通电压。因此，在一实施例中，可将预定的埋层长度L设为约4μm至6μm。
以上概述数个实施例的部件，以便本领域技术人员可以更加理解本发明的观点。本领域技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本领域技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。

Claims (14)

1.一种高压集成电路结构，其特征在于，包括：
一衬底，具有一第一导电类型；
一外延层，设置于该衬底上，其中该外延层具有与该第一导电类型不同的一第二导电类型；
一源极区和一漏极区，设置于该外延层中，且具有该第二导电类型；
一第一隔离结构和一第二隔离结构，设置于该外延层上，并分别位于该漏极区的相对两侧，其中该第一隔离结构位于该源极区与该漏极区之间；
一第一导电类型隔离区，位于该第二隔离结构下的该外延层中，包括：
一空槽区，设置于该第一导电类型隔离区的中心区，且由该外延层所构成；以及
一第一导电类型高压阱区，设置于该空槽区的相对两侧；
一第二导电类型微阱区，其中该第二导电类型微阱区设置于该空槽区上，并邻接该第二隔离结构，且该第二导电类型微井区的掺杂浓度大于该空槽区的掺杂浓度；
一第一埋层，设置于该衬底内且具有该第一导电类型，其中该第一埋层位于该第一导电类型隔离区下，并邻接该空槽区；以及
一第二埋层，设置于该衬底内且具有该第二导电类型，其中该第二埋层位于该漏极区与该第一导电类型隔离区之间，且该第一埋层与该第二埋层彼此分隔开。
2.如权利要求1所述的高压集成电路结构，其特征在于，更包括一第一高压阱区，设置于该外延层中，且具有该第二导电类型，其中该漏极区设置于该第一高压阱区内，其中该第一高压阱区邻接该第一导电类型隔离区和该第二埋层。
3.如权利要求2所述的高压集成电路结构，其特征在于，更包括一第一阱区，设置于该第一高压阱区内且具有该第二导电类型，其中该第一阱区位于该第一隔离结构与该第二隔离结构之间，且该漏极区位于该第一阱区内。
4.如权利要求3所述的高压集成电路结构，其特征在于，更包括一第三埋层，设置于该衬底内且具有该第一导电类型，其中该第三埋层位于该第一高压阱区下，并位于该源极区与该第二埋层之间，且该第二埋层与该第三埋层彼此分隔开。
5.如权利要求4所述的高压集成电路结构，其特征在于，更包括一第二高压阱区，设置于该外延层中，且具有该第一导电类型，其中该源极区设置于该第二高压阱区内，其中该第二高压阱区邻接该第一高压阱区。
6.如权利要求5所述的高压集成电路结构，其特征在于，更包括一第二阱区，设置于该第二高压阱区内且具有该第一导电类型，其中该源极区位于该第二阱区内。
7.如权利要求5所述的高压集成电路结构，其特征在于，更包括一第四埋层，设置于该衬底内且具有该第二导电类型，其中该第四埋层位于该第二高压阱区，其中该第三埋层与该第四埋层彼此分隔开。
8.如权利要求6所述的高压集成电路结构，其特征在于，更包括一栅极结构，设置于该外延层上且自该第二阱区延伸至该第一隔离结构上。
9.如权利要求5所述的高压集成电路结构，其特征在于，更包括一第三隔离结构，设置于该外延层上，其中该源极区位于该第一隔离结构和该第三隔离结构之间。
10.如权利要求9所述的高压集成电路结构，其特征在于，更包括一第三阱区和一掺杂区，设置于该第二高压阱区内且具有该第一导电类型，其中该掺杂区位于该第三阱区内，该第三隔离结构位于该掺杂区与该源极区之间，且该掺杂区与该衬底电连接。
11.如权利要求2所述的高压集成电路结构，其特征在于，更包括一第三高压阱区，设置于该外延层中，且具有该第二导电类型，其中该第三高压阱区邻接该第一导电类型隔离区相对于该第一高压阱区的另一侧。
12.如权利要求11所述的高压集成电路结构，其特征在于，更包括一第五埋层，设置于该衬底内且具有该第二导电类型，其中该第五埋层位于该第三高压阱区下，其中该第一埋层与该第五埋层彼此分隔开。
13.如权利要求11所述的高压集成电路结构，其特征在于，更包括一高压掺杂区，设置于该第三高压阱区内且具有该第二导电类型。
14.如权利要求1所述的高压集成电路结构，其特征在于，该高压集成电路结构为电平转换器以及高压区域。
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