CN108493248A - 电平位移结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种电平位移结构，包括：LDMOS、对通隔离区和高边区域；对通隔离区包括具有第二导电类型的第一埋层和具有第二导电类型的第二阱区，第二阱区和底部的第一埋层连接；LDMOS的漂移区由第一外延层组成，在漂移区的表面上形成有漂移区场氧；在漂移区场氧底部漂移区中形成有降低表面电场结构，降低表面电场结构包括两层以上的第二导电类型注入层；最底层第二导电类型注入层的注入深度等于第二阱区和第一埋层的连接位置且在连接位置出叠加有和最底层第二导电类型注入层同时形成的第三注入区。本发明公开了一种电平位移结构的制造方法。本发明能减少对通隔离区的漏电同时加强降低表面电场的效果以及降低导通电阻。

Description

电平位移结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种电平位移结构；本发明还涉及一种NLDMOS器件的制造方法。
背景技术
目前高压集成电路(HVIC)的工艺中，为了实现高边、低边驱动，需要一个高压隔离环，让高边能直接接市电，这个区域需要能承受600V以上高压，同时需要一个电平位移结构把市电高压转成低电压传到低边，给低边电路供电。
现有技术中，通常采用LDMOS来实现电平位移结构，如图1所示，是现有电平位移结构的结构示意图，图1中以N型LDMOS即NLDMOS为例进行说明，现有电平位移结构包括：LDMOS201、对通隔离区202和高边区域203。
在P型半导体衬底如硅衬底101的表面形成由N型外延层102，N型埋层103和P 型埋层104形成在二者的界面。
LDMOS201的体区106由P阱组成，在P型埋层104的顶部形成有P阱105，P型埋层104和P阱105上下连接形成对通隔离区202。
在N型外延层102的表面形成由多个场氧107，其中位于LDMOS的漂移区的表面的场氧107单独用标记107a标出，本申请文件中将漂移区表面的场氧107称为漂移区场氧107a。其中漂移区由位于体区106和漏区112之间的N型外延层102组成。
在漂移区场氧107a底部的漂移区中形成有P型顶层(Ptop)108，P型顶层108 在图1中也用Ptop表示，Ptop表示位于N型外延层顶部的埋层，这里本申请文件中将Ptop称为P型顶层。Ptop108是通过离子注入形成，主要作用是形成降低表面电场 (RESURF)效果；Ptop108和漂移区顶部的漂移区场氧107a和多晶硅场板110a一起形成双重降低表面电场(double RESURF)效果。
栅极结构由栅介质层如栅氧化层109和多晶硅栅110叠加而成，多晶硅栅110会覆盖在体区106的顶部且被多晶硅栅110覆盖的体区106用于形成沟道；多晶硅栅110 的第二侧还延伸到漂移区场氧107a的顶部。N+掺杂的源区111形成于体区106的表面且和多晶硅栅110的第一侧自对准；N+掺杂的漏区112形成于漂移区的表面且和漂移区场氧107a的第二侧自对准。在体区106的表面还形成有P+掺杂的体引出区113。在高边区域203的N型外延层102的表面也形成有N+掺杂的引出区114。
源区111和体引出区113的顶部通过穿过层间膜115的接触孔116连接到由正面金属层117图形化后形成的源极。
多晶硅栅110的顶部通过接触孔116连接到由正面金属层117组成的栅极。
漏区112、引出区114和多晶硅场板110a的顶部分别通过接触孔连接到由正面金属层117组成的漏极。
其中，源极和栅极和低边电路连接，漏极会和高边电路连接，高边电路也即会连接高电压如600V以上的高压的电路。高压存在于高边区域203中，且会通过高压线和电平位移结构的LDMOS201的漏极连接。主要是通过LDMOS201实现电平位移，对通隔离区202用于实现LDMOS201和高边区域203之间的隔离，防止LDMOS201和高边区域203之间产生漏电。
由上可知，图1所示的结构通过在漂移区注入P型注入形成double RESURF效果，同时使用上下对通的P-注入即P型埋层104和P阱105形成电平位移结构即LDMOS201 和高边区域的对通隔离。这种结构存在两个问题，第一、使用Double RESURF效应的电平位移结构的漂移区尺寸较大，缩短漂移区尺寸会造成电场过高引起超高压 NDLDMOS的可靠性问题。第二、采用上下两个P-注入通过热过程扩散实现对通连接，隔离电平位移结构和高边区域，这种做法会造成上下两层连接部分中间窄两头宽如图 1的虚线框204所示，在隔离电位时较窄处就容易先耗尽从而造成串通漏电，若把窄处变宽，则两头更宽，在耐压时不容易被耗尽而造成耐压降低，因此这部分的工艺控制较困难。
发明内容
本发明所要解决的技术问题是提供一种电平位移结构，能减少对通隔离区的漏电同时加强降低表面电场的效果。为此，本发明还提供一种电平位移结构的制造方法。
为解决上述技术问题，本发明提供的电平位移结构包括：LDMOS、对通隔离区和高边区域，所述对通隔离区位于所述LDMOS和所述高边区域之间。
在第二导电类型的半导体衬底表面上形成有具有第一导电类型的第一外延层。
具有第二导电类型的第一埋层形成在所述对通隔离区的所述半导体衬底和所述第一外延层的界面处。
具有第一导电类型的第二埋层形成在所述高边区域的所述半导体衬底和所述第一外延层的界面处。
所述LDMOS的体区由形成于所述第一外延层的选定区域中的具有第二导电类型的第一阱区组成。
在所述对通隔离区中形成有具有第二导电类型的第二阱区，所述第二阱区和底部的所述第一埋层连接。
漂移区由所述第一外延层组成，在所述漂移区的表面上形成有漂移区场氧，所述漂移区场氧和所述体区在横向上有间隔。
在所述体区的表面形成栅介质层和多晶硅栅，被所述多晶硅栅所覆盖的表面用于形成沟道；所述多晶硅栅的第二侧还延伸到所述漂移区场氧上。
源区由形成于所述体区表面且和所述多晶硅栅的第一侧自对准的第一导电类型重掺杂区组成。
漏区由形成于所述漂移区表面且和所述漂移区场氧的第二侧自对准的第一导电类型重掺杂区组成。
在所述漂移区场氧底部的所述漂移区中形成有降低表面电场结构，所述降低表面电场结构包括两层以上的第二导电类型注入层。
所述降低表面电场结构的最底层第二导电类型注入层的注入深度等于所述第二阱区和所述第一埋层的连接位置，所述第二阱区和所述第一埋层的连接位置叠加有和所述最底层第二导电类型注入层同时形成的第三注入区，由所述第一埋层、所述第三注入区和所述第二阱区叠加形成所述对通隔离区，所述第三注入区增加所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处的掺杂并降低所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处漏电。
进一步的改进是，所述降低表面电场结构的各层第二导电类型注入层的顶部都具有一层第一导电类型注入层，纵向上交替排列的各所述第二导电类型注入层和对应的所述第一导电类型注入层互相纵向耗尽并降低所述漂移区的表面电场，同时通过各所述第一导电类型注入层降低导通电阻。
进一步的改进是，所述最底层第二导电类型注入层以上的各所述第二导电类型注入层在横向上都具有分段式结构，各所述第一导电类型注入层在横向上也都具有分段式结构。
进一步的改进是，所述最底层第二导电类型注入层以上的各所述第二导电类型注入层和各所述第一导电类型注入层的版图结构相同。
进一步的改进是，所述最底层第二导电类型注入层以上的各所述第二导电类型注入层的分段式结构的各段的宽度为0.5微米～20微米，间距为0.5微米～5微米。
进一步的改进是，所述降低表面电场结构的第二导电类型注入层的层数为2层，对应的所述第一导电类型注入层的层数为2层。
进一步的改进是，所述第三注入区的宽度大于等于所述第一埋层的宽度。
进一步的改进是，所述LDMOS为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述LDMOS为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的电平位移结构的制造方法中电平位移结构包括LDMOS、对通隔离区和高边区域，所述对通隔离区位于所述LDMOS和所述高边区域之间；形成步骤包括：
步骤一、提供一具有第二导电类型的半导体衬底，在所述半导体衬底选定区域中分别形成具有第二导电类型的第一埋层和具有第一导电类型的第二埋层，所述第一埋层形成于所述对通隔离区中，所述第二埋层形成于所述高边区域中。
步骤二、在所述半导体衬底表面形成具有第一导电类型的第一外延层。
步骤三、进行场氧化工艺形成漂移区场氧；漂移区由所述第一外延层组成，漂移区场氧形成在所述漂移区的表面上。
步骤四、进行第二导电类型离子注入同时形成降低表面电场结构的最底层第二导电类型注入层和第三注入区；所述降低表面电场结构位于所述漂移区场氧底部的所述漂移区中，所述第三注入区位于所述第一埋层的顶部且和所述第一埋层相接触。
步骤五、所述降低表面电场结构包括两层以上的第二导电类型注入层，完成位于最底层第二导电类型注入层之上的所述降低表面电场结构的制作。
步骤六、在所述第一外延层的选定区域中同时形成具有第二导电类型的第一阱区和第二阱区；所述第一阱区作为所述LDMOS的体区，所述漂移区场氧和所述体区在横向上有间隔。
所述第二阱区位于所述对通隔离区中，所述第二阱区和底部的所述第一埋层连接；所述第三注入区叠加在所述第二阱区和所述第一埋层的连接位置处，由所述第一埋层、所述第三注入区和所述第二阱区叠加形成所述对通隔离区，所述第三注入区增加所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处的掺杂并降低所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处漏电。
步骤七、依次淀积栅介质层和多晶硅栅，对所述多晶硅栅和栅介质层进行光刻刻蚀形成栅极结构的所述栅介质层和所述多晶硅栅，刻蚀后的所述多晶硅栅覆盖在所述体区的表面且被所述多晶硅栅所覆盖的表面用于形成沟道；所述多晶硅栅的第二侧还延伸到所述漂移区场氧上。
步骤八、采用第一导电类型重掺杂离子注入同时形成源区和漏区，所述源区形成于所述体区表面且和所述多晶硅栅的第一侧自对准，所述漏区形成于所述漂移区表面且和所述漂移区场氧的第二侧自对准。
进一步的改进是，所述降低表面电场结构的各层第二导电类型注入层的顶部都具有一层第一导电类型注入层，步骤五中采用第二导电类型离子注入工艺形成最底层第二导电类型注入层之上的各层第二导电类型注入层，采用第一导电类型离子注入形成各层第一导电类型注入层；纵向上交替排列的各所述第二导电类型注入层和对应的所述第一导电类型注入层互相纵向耗尽并降低所述漂移区的表面电场，同时通过各所述第一导电类型注入层降低导通电阻。
进一步的改进是，所述最底层第二导电类型注入层以上的各所述第二导电类型注入层在横向上都具有分段式结构，各所述第一导电类型注入层在横向上也都具有分段式结构。
进一步的改进是，所述最底层第二导电类型注入层以上的各所述第二导电类型注入层和各所述第一导电类型注入层的版图结构相同。
进一步的改进是，所述最底层第二导电类型注入层以上的各所述第二导电类型注入层的分段式结构的各段的宽度为0.5微米～20微米，间距为0.5微米～5微米。
进一步的改进是，所述第三注入区的宽度大于等于所述第一埋层的宽度。
本发明在电平位于结构的LDMOS的漂移区场氧的底部和对通隔离区中同时增加了采用相同的注入同时形成的第二导电类型注入层即降低表面电场结构的最底层第二导电类型注入层和第三注入区，最底层第二导电类型注入层能够增强降低表面电场的效果；而由于在纵向上，第三注入区正好叠加在对通隔离区的第二阱区和第一埋层的连接位置处，故第三注入区能够增加对通隔离区的第二阱区和第一埋层的连接位置处的第二导电类型掺杂，从而能增强对通隔离区的第二阱区和第一埋层的连接位置处的耗尽，能避免第二阱区和第一埋层的连接位置处的第二导电类型掺杂浓度过低和宽度过窄引起的串通漏电，第三注入区能使整个对通隔离区的纵向上的宽度分布以及掺杂浓度分布更均匀，工艺控制更容易，所以本发明能降低对通隔离区的漏电，串通漏电隔离效果更好。
本发明还进一步在各层第二导电类型注入层的顶部都设置第一导电类型注入层，纵向上交替排列的各第二导电类型注入层和对应的第一导电类型注入层互相纵向耗尽并降低漂移区的表面电场，同时通过各第一导电类型注入层降低导通电阻。
本发明还将降低表面电场结构的最底层第二导电类型注入层的顶部的各第二导电类型注入层都设计为分段结构，以及将各层第一导电类型注入层也设计为分段结构，能进一步的降低导通电阻。
本发明通过调整最底层第二导电类型注入层和其顶部的第一导电类型注入层的浓度能把漂移区表面电场往硅体内引，从而能提高器件的可靠性。
本发明将降低表面电场结构的最底层第二导电类型注入层的顶部的各第二导电类型注入层和各层第一导电类型注入层的版图设置为相同，这样各层能够采用相同的版图依次进行注入实现，所以本发明的工艺结构简单。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有电平位移结构的结构示意图；
图2本发明实施例电平位移结构的结构示意图。
具体实施方式
如图2所示，是本发明实施例电平位移结构的结构示意图，本发明实施例电平位移结构包括：LDMOS301、对通隔离区302和高边区域303，所述对通隔离区302位移所述LDMOS301和所述高边区域303之间。
在第二导电类型的半导体衬底如硅衬底1表面上形成有具有第一导电类型的第一外延层2。
具有第二导电类型的第一埋层4形成在所述对通隔离区302的所述半导体衬底1和所述第一外延层2的界面处。
具有第一导电类型的第二埋层3形成在所述高边区域303的所述半导体衬底1和所述第一外延层2的界面处。
所述LDMOS301的体区6由形成于所述第一外延层2的选定区域中的具有第二导电类型的第一阱区组成。
在所述对通隔离区302中形成有具有第二导电类型的第二阱区5，所述第二阱区 5和底部的所述第一埋层4连接。
漂移区由所述第一外延层2组成，具体为漂移区主要是由位于体区6到漏区12 之间的所述第一外延层2组成。在所述漂移区的表面上形成有漂移区场氧7a，所述漂移区场氧7a和所述体区6在横向上有间隔。在图2中形成有多个场氧7，将其中位于漂移区的场氧7单独用标记7a表示。
在所述体区6的表面形成栅介质层如栅氧化层9和多晶硅栅10，被所述多晶硅栅10所覆盖的表面用于形成沟道；所述多晶硅栅10的第二侧还延伸到所述漂移区场氧 7a上。
源区11由形成于所述体区6表面且和所述多晶硅栅10的第一侧自对准的第一导电类型重掺杂区组成。
漏区12由形成于所述漂移区表面且和所述漂移区场氧7a的第二侧自对准的第一导电类型重掺杂区组成。
在所述漂移区场氧7a底部的所述漂移区中形成有降低表面电场结构8，所述降低表面电场结构8包括两层以上的第二导电类型注入层，图2中显示了两层第二导电类型注入层，分别用标记81和83标出。
所述降低表面电场结构8的最底层第二导电类型注入层81的注入深度等于所述第二阱区5和所述第一埋层4的连接位置，所述第二阱区5和所述第一埋层4的连接位置叠加有和所述最底层第二导电类型注入层81同时形成的第三注入区81a，由所述第一埋层4、所述第三注入区81a和所述第二阱区5叠加形成所述对通隔离区302，所述第三注入区81a增加所述对通隔离区302在所述第二阱区5和所述第一埋层4的连接位置处的掺杂并降低所述对通隔离区302在所述第二阱区5和所述第一埋层4的连接位置处漏电。较佳为，所述第三注入区81a的宽度大于等于所述第一埋层4的宽度。
本发明实施例中，所述降低表面电场结构8的各层第二导电类型注入层的顶部都具有一层第一导电类型注入层，图2中显示了两层第一导电类型注入层，分别用标记 82和84标出，也即本发明实施例中，所述降低表面电场结构8的第二导电类型注入层的层数为2层，对应的所述第一导电类型注入层的层数为2层。纵向上交替排列的各所述第二导电类型注入层和对应的所述第一导电类型注入层互相纵向耗尽并降低所述漂移区的表面电场，同时通过各所述第一导电类型注入层降低导通电阻。
较佳为，所述最底层第二导电类型注入层81以上的各所述第二导电类型注入层在横向上都具有分段式结构，各所述第一导电类型注入层在横向上也都具有分段式结构。所述最底层第二导电类型注入层81以上的各所述第二导电类型注入层和各所述第一导电类型注入层的版图结构相同。也即第二导电类型注入层83和第一导电类型注入层82和84的版图结构相同且都为分段结构，这种分段结构有利于进一步的降低导通电阻，版图结构相同能够降低工艺成本，第二导电类型注入层83和第一导电类型注入层82和84通过改变注入杂质或注入能量依次形成。进一步改进是，所述最底层第二导电类型注入层81以上的各所述第二导电类型注入层的分段式结构的各段的宽度为0.5微米～20微米，间距为0.5微米～5微米。
图2中，通过调整所述最底层第二导电类型注入层81和其顶部的第一导电类型注入层82的浓度能把漂移区表面电场往硅体内引，从而能提高器件的可靠性。
在体区6的表面还形成有P+掺杂的体引出区13。在高边区域303的N型外延层2 的表面也形成有N+掺杂的引出区14。
源区11和体引出区13的顶部通过穿过层间膜15的接触孔16连接到由正面金属层17图形化后形成的源极。
多晶硅栅110的顶部通过接触孔16连接到由正面金属层17组成的栅极。
漏区12、引出区14和多晶硅场板10a的顶部分别通过接触孔16连接到由正面金属层17组成的漏极。
其中，源极和栅极和低边电路连接，漏极会和高边电路连接，高边电路也即会连接高电压如600V以上的高压的电路。高压存在于高边区域303中，且会通过高压线和电平位移结构的LDMOS301的漏极连接。主要是通过LDMOS301实现电平位移，对通隔离区302用于实现LDMOS301和高边区域303之间的隔离，防止LDMOS301和高边区域303之间产生漏电。
本发明实施例中，所述LDMOS301为N型器件，第一导电类型为N型，第二导电类型为P型，图2中，源区11、漏区12和引出区14都用N+标出，体引出区13用P+ 标出。在其它实施例中，也即为：所述LDMOS301为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例在电平位于结构的LDMOS301的漂移区场氧7a的底部和对通隔离区302中同时增加了采用相同的注入同时形成的第二导电类型注入层即降低表面电场结构8的最底层第二导电类型注入层81和第三注入区81a，最底层第二导电类型注入层 81能够增强降低表面电场的效果；而由于在纵向上，第三注入区81a正好叠加在对通隔离区302的第二阱区5和第一埋层4的连接位置处，故第三注入区81a能够增加对通隔离区302的第二阱区5和第一埋层4的连接位置处的第二导电类型掺杂，从而能增强对通隔离区302的第二阱区5和第一埋层4的连接位置处的耗尽，能避免第二阱区5和第一埋层4的连接位置处的第二导电类型掺杂浓度过低和宽度过窄引起的串通漏电，第三注入区81a能使整个对通隔离区302的纵向上的宽度分布以及掺杂浓度分布更均匀，工艺控制更容易，所以本发明实施例能降低对通隔离区302的漏电，串通漏电隔离效果更好。
本发明实施例还进一步在各层第二导电类型注入层的顶部都设置第一导电类型注入层，纵向上交替排列的各第二导电类型注入层和对应的第一导电类型注入层互相纵向耗尽并降低漂移区的表面电场，同时通过各第一导电类型注入层降低导通电阻。
本发明实施例还将降低表面电场结构8的最底层第二导电类型注入层81的顶部的各第二导电类型注入层都设计为分段结构，以及将各层第一导电类型注入层也设计为分段结构，能进一步的降低导通电阻。
本发明实施例将降低表面电场结构8的最底层第二导电类型注入层81的顶部的各第二导电类型注入层和各层第一导电类型注入层的版图设置为相同，这样各层能够采用相同的版图依次进行注入实现，所以本发明实施例的工艺结构简单。
本发明实施例电平位移结构的制造方法中电平位移结构包括LDMOS301、对通隔离区302和高边区域303，所述对通隔离区302位移所述LDMOS301和所述高边区域303 之间；形成步骤包括：
步骤一、提供一具有第二导电类型的半导体衬底1，在所述半导体衬底1选定区域中分别形成具有第二导电类型的第一埋层4和具有第一导电类型的第二埋层3，所述第一埋层4形成于所述对通隔离区302中，所述第二埋层3形成于所述高边区域303 中。
步骤二、在所述半导体衬底1表面形成具有第一导电类型的第一外延层2。
步骤三、进行场氧化工艺形成漂移区场氧7a；漂移区由所述第一外延层2组成，漂移区场氧7a形成在所述漂移区的表面上。在图2中形成有多个场氧7，将其中位于漂移区的场氧7单独用标记7a表示。
步骤四、进行第二导电类型离子注入同时形成降低表面电场结构8的最底层第二导电类型注入层81和第三注入区81a；所述降低表面电场结构8位于所述漂移区场氧 7a底部的所述漂移区中，所述第三注入区81a位于所述第一埋层4的顶部且和所述第一埋层4相接触。
步骤五、所述降低表面电场结构8包括两层以上的第二导电类型注入层，完成位于最底层第二导电类型注入层81之上的所述降低表面电场结构8的制作。本发明实施例方法中，图2中显示了两层第二导电类型注入层，分别用标记81和83标出。所述降低表面电场结构8的各层第二导电类型注入层的顶部都具有一层第一导电类型注入层，图2中显示了两层第一导电类型注入层，分别用标记82和84标出。首先、采用第二导电类型离子注入工艺形成最底层第二导电类型注入层81之上的各层第二导电类型注入层，采用第一导电类型离子注入形成各层第一导电类型注入层；纵向上交替排列的各所述第二导电类型注入层和对应的所述第一导电类型注入层互相纵向耗尽并降低所述漂移区的表面电场，同时通过各所述第一导电类型注入层降低导通电阻。
所述最底层第二导电类型注入层81以上的各所述第二导电类型注入层即层83在横向上都具有分段式结构，各所述第一导电类型注入层82和84在横向上也都具有分段式结构。所述最底层第二导电类型注入层81以上的各所述第二导电类型注入层和各所述第一导电类型注入层的版图结构相同。所述最底层第二导电类型注入层81以上的各所述第二导电类型注入层的分段式结构的各段的宽度为0.5微米～20微米，间距为0.5微米～5微米。
后续采用常规CMOS工艺工序即可实现，包括步骤：
步骤六、在所述第一外延层2的选定区域中同时形成具有第二导电类型的第一阱区6和第二阱区5；所述第一阱区6作为所述LDMOS301的体区6，所述漂移区场氧7a 和所述体区6在横向上有间隔。
所述第二阱区5位于所述对通隔离区302中，所述第二阱区5和底部的所述第一埋层4连接；所述第三注入区81a叠加在所述第二阱区5和所述第一埋层4的连接位置处，由所述第一埋层4、所述第三注入区81a和所述第二阱区5叠加形成所述对通隔离区302，所述第三注入区81a增加所述对通隔离区302在所述第二阱区5和所述第一埋层4的连接位置处的掺杂并降低所述对通隔离区302在所述第二阱区5和所述第一埋层4的连接位置处漏电。较佳为，所述第三注入区81a的宽度大于等于所述第一埋层4的宽度。
步骤七、依次淀积栅介质层9和多晶硅栅10，对所述多晶硅栅10和栅介质层9 进行光刻刻蚀形成栅极结构的所述栅介质层9和所述多晶硅栅10，刻蚀后的所述多晶硅栅10覆盖在所述体区6的表面且被所述多晶硅栅10所覆盖的表面用于形成沟道；所述多晶硅栅10的第二侧还延伸到所述漂移区场氧7a上。
在形成所述多晶硅栅10的同时在靠近漏区12一侧的所述漂移区场氧7a的表面还形成有多晶硅场板10a。
步骤八、采用第一导电类型重掺杂离子注入同时形成源区11和漏区12，所述源区11形成于所述体区6表面且和所述多晶硅栅10的第一侧自对准，所述漏区12形成于所述漂移区表面且和所述漂移区场氧7a的第二侧自对准。
在形成所述源区11和所述漏区12的同时在高边区域303的N型外延层2的表面形成有第一导电类型重掺杂的引出区14。
之后，采用第二导电类型重掺杂离子注入在体区6的表面形成体引出区13。
之后、形成层间膜15，接触孔16和正面金属层17，对正面金属层17进行图形化形成栅极、源极和漏极。
源区11和体引出区13的顶部通过穿过层间膜15的接触孔16连接到由正面金属层17图形化后形成的源极。
多晶硅栅110的顶部通过接触孔16连接到由正面金属层17组成的栅极。
漏区12、引出区14和多晶硅场板10a的顶部分别通过接触孔16连接到由正面金属层17组成的漏极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种电平位移结构，其特征在于，包括：LDMOS、对通隔离区和高边区域，所述对通隔离区位于所述LDMOS和所述高边区域之间；
在第二导电类型的半导体衬底表面上形成有具有第一导电类型的第一外延层；
具有第二导电类型的第一埋层形成在所述对通隔离区的所述半导体衬底和所述第一外延层的界面处；
具有第一导电类型的第二埋层形成在所述高边区域的所述半导体衬底和所述第一外延层的界面处；
所述LDMOS的体区由形成于所述第一外延层的选定区域中的具有第二导电类型的第一阱区组成；
在所述对通隔离区中形成有具有第二导电类型的第二阱区，所述第二阱区和底部的所述第一埋层连接；
漂移区由所述第一外延层组成，在所述漂移区的表面上形成有漂移区场氧，所述漂移区场氧和所述体区在横向上有间隔；
在所述体区的表面形成栅介质层和多晶硅栅，被所述多晶硅栅所覆盖的表面用于形成沟道；所述多晶硅栅的第二侧还延伸到所述漂移区场氧上；
源区由形成于所述体区表面且和所述多晶硅栅的第一侧自对准的第一导电类型重掺杂区组成；
漏区由形成于所述漂移区表面且和所述漂移区场氧的第二侧自对准的第一导电类型重掺杂区组成；
在所述漂移区场氧底部的所述漂移区中形成有降低表面电场结构，所述降低表面电场结构包括两层以上的第二导电类型注入层；
所述降低表面电场结构的最底层第二导电类型注入层的注入深度等于所述第二阱区和所述第一埋层的连接位置，所述第二阱区和所述第一埋层的连接位置叠加有和所述最底层第二导电类型注入层同时形成的第三注入区，由所述第一埋层、所述第三注入区和所述第二阱区叠加形成所述对通隔离区，所述第三注入区增加所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处的掺杂并降低所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处漏电。
2.如权利要求1所述的电平位移结构，其特征在于：所述降低表面电场结构的各层第二导电类型注入层的顶部都具有一层第一导电类型注入层，纵向上交替排列的各所述第二导电类型注入层和对应的所述第一导电类型注入层互相纵向耗尽并降低所述漂移区的表面电场，同时通过各所述第一导电类型注入层降低导通电阻。
3.如权利要求2所述的电平位移结构，其特征在于：所述最底层第二导电类型注入层以上的各所述第二导电类型注入层在横向上都具有分段式结构，各所述第一导电类型注入层在横向上也都具有分段式结构。
4.如权利要求3所述的电平位移结构，其特征在于：所述最底层第二导电类型注入层以上的各所述第二导电类型注入层和各所述第一导电类型注入层的版图结构相同。
5.如权利要求4所述的电平位移结构，其特征在于：所述最底层第二导电类型注入层以上的各所述第二导电类型注入层的分段式结构的各段的宽度为0.5微米～20微米，间距为0.5微米～5微米。
6.如权利要求5所述的电平位移结构，其特征在于：所述降低表面电场结构的第二导电类型注入层的层数为2层，对应的所述第一导电类型注入层的层数为2层。
7.如权利要求1所述的电平位移结构，其特征在于：所述第三注入区的宽度大于等于所述第一埋层的宽度。
8.如权利要求1所述的电平位移结构，其特征在于：所述LDMOS为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述LDMOS为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种电平位移结构的制造方法，其特征在于，电平位移结构包括LDMOS、对通隔离区和高边区域，所述对通隔离区位于所述LDMOS和所述高边区域之间；形成步骤包括：
步骤一、提供一具有第二导电类型的半导体衬底，在所述半导体衬底选定区域中分别形成具有第二导电类型的第一埋层和具有第一导电类型的第二埋层，所述第一埋层形成于所述对通隔离区中，所述第二埋层形成于所述高边区域中；
步骤二、在所述半导体衬底表面形成具有第一导电类型的第一外延层；
步骤三、进行场氧化工艺形成漂移区场氧；漂移区由所述第一外延层组成，漂移区场氧形成在所述漂移区的表面上；
步骤四、进行第二导电类型离子注入同时形成降低表面电场结构的最底层第二导电类型注入层和第三注入区；所述降低表面电场结构位于所述漂移区场氧底部的所述漂移区中，所述第三注入区位于所述第一埋层的顶部且和所述第一埋层相接触；
步骤五、所述降低表面电场结构包括两层以上的第二导电类型注入层，完成位于最底层第二导电类型注入层之上的所述降低表面电场结构的制作；
步骤六、在所述第一外延层的选定区域中同时形成具有第二导电类型的第一阱区和第二阱区；所述第一阱区作为所述LDMOS的体区，所述漂移区场氧和所述体区在横向上有间隔；
所述第二阱区位于所述对通隔离区中，所述第二阱区和底部的所述第一埋层连接；所述第三注入区叠加在所述第二阱区和所述第一埋层的连接位置处，由所述第一埋层、所述第三注入区和所述第二阱区叠加形成所述对通隔离区，所述第三注入区增加所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处的掺杂并降低所述对通隔离区在所述第二阱区和所述第一埋层的连接位置处漏电；
步骤七、依次淀积栅介质层和多晶硅栅，对所述多晶硅栅和栅介质层进行光刻刻蚀形成栅极结构的所述栅介质层和所述多晶硅栅，刻蚀后的所述多晶硅栅覆盖在所述体区的表面且被所述多晶硅栅所覆盖的表面用于形成沟道；所述多晶硅栅的第二侧还延伸到所述漂移区场氧上；
步骤八、采用第一导电类型重掺杂离子注入同时形成源区和漏区，所述源区形成于所述体区表面且和所述多晶硅栅的第一侧自对准，所述漏区形成于所述漂移区表面且和所述漂移区场氧的第二侧自对准。
10.如权利要求9所述的电平位移结构的制造方法，其特征在于：所述降低表面电场结构的各层第二导电类型注入层的顶部都具有一层第一导电类型注入层，步骤五中采用第二导电类型离子注入工艺形成最底层第二导电类型注入层之上的各层第二导电类型注入层，采用第一导电类型离子注入形成各层第一导电类型注入层；纵向上交替排列的各所述第二导电类型注入层和对应的所述第一导电类型注入层互相纵向耗尽并降低所述漂移区的表面电场，同时通过各所述第一导电类型注入层降低导通电阻。
11.如权利要求10所述的电平位移结构的制造方法，其特征在于：所述最底层第二导电类型注入层以上的各所述第二导电类型注入层在横向上都具有分段式结构，各所述第一导电类型注入层在横向上也都具有分段式结构。
12.如权利要求11所述的电平位移结构的制造方法，其特征在于：所述最底层第二导电类型注入层以上的各所述第二导电类型注入层和各所述第一导电类型注入层的版图结构相同。
13.如权利要求12所述的电平位移结构的制造方法，其特征在于：所述最底层第二导电类型注入层以上的各所述第二导电类型注入层的分段式结构的各段的宽度为0.5微米～20微米，间距为0.5微米～5微米。
14.如权利要求9所述的电平位移结构的制造方法，其特征在于：所述第三注入区的宽度大于等于所述第一埋层的宽度。
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