CN105723505A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

将输出段用的纵向型n沟道功率MOSFET(21)和用于控制纵向型n沟道功率MOSFET(21)的横向型p沟道MOSFET(22)设置于相同的半导体基板上。横向型p沟道MOSFET(22)具备自对准地形成于栅电极(17)的Psd(p+型源区(12)和p+型漏区(13))。在Psd的内部设置有p+型扩散区(14，15)。Psd通过p+型扩散区(14，15)部分成为高杂质浓度。p+型扩散区(14，15)与纵向型n沟道功率MOSFET(21)的p+型扩散区(8)同时通过离子注入而形成，且在p+型扩散区(14，15)，借由比以往宽度更窄的接触孔分别连接有金属电极层。如此，能够提高金属布线层和半导体部的接触性，并且能够实现微细化。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，出于功率半导体元件的高可靠性化、小型化以及低成本化的目的，公知有将纵向型功率半导体元件和构成该纵向型功率半导体元件的控制保护用电路(电路部)的横向型半导体元件设置在相同的半导体基板(半导体晶片)上的功率半导体装置(例如，参照下述专利文献1、2)。对于以往的半导体装置的结构，举例说明将输出段用的纵向型n沟道功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor：绝缘栅型场效应晶体管)和控制电路用的横向型CMOS(ComplementaryMOS：互补型MOS)设置于相同的半导体基板上的功率半导体装置。
图25是表示以往的半导体装置的结构的剖视图。图25所示的半导体装置是设置了沟槽栅结构的纵向型MOSFET作为输出段用的纵向型n沟道功率MOSFET121的功率半导体装置的一个例子。另外，图25中仅示出了互补连接而构成控制电路用的横向型CMOS的横向型p沟道MOSFET122和横向型n沟道MOSFET中的横向型p沟道MOSFET122(图26～29也相同)。在纵向型n沟道功率MOSFET121中，n-型半导体层102作为漂移区发挥作用。在n-型半导体层102的内部选择性地设置有p型基区106。在p型基区106的内部分别选择性地设置有n+型源区107和p+型扩散区108。
p+型扩散区108作为接触区发挥作用，所述接触区借由在深度方向贯通层间绝缘膜109并到达p+型扩散区108的接触孔110a而连接到源电极110，并且将n+型源区107和源电极110进行电连接。另一方面，在构成横向型CMOS的横向型p沟道MOSFET122中，n-型半导体层102作为基区发挥作用。在n-型半导体层102的内部分别选择性地设置有p+型源区112和p+型漏区113。p+型源区112和p+型漏区113是p+型扩散区(Psd：源区/漏区)，该p+型扩散区通过将隔着栅极绝缘膜114设置在n-型半导体层102上的栅电极115作为掩模并通过离子注入分别自对准地形成于栅电极115的两端部，并且杂质浓度比较高。
p+型源区112借由在深度方向贯通层间绝缘膜109而到达p+型源区112的接触孔116a连接到作为金属布线层的源电极116，成为横向型p沟道MOSFET122的源极端子。p+型漏区113借由在深度方向贯通层间绝缘膜109而到达p+型漏区113的接触孔117a连接到作为金属布线层的漏电极117，成为横向型p沟道MOSFET122的漏极端子。符号101、103～105、111分别为纵向型n沟道功率MOSFET121的n+型半导体层(漏区)、沟槽、栅极绝缘膜、栅电极以及漏电极。符号120为LOCOS(LocalOxidationofSilicon：硅局部氧化)膜。
接下来，对图25所示的以往的半导体装置的制造方法进行说明。图26～29是表示以往的半导体装置的制造过程中的状态的剖视图。首先，如图26所示，在将n+型半导体层101和n-型半导体层102层叠而成的半导体晶片的正面侧(n-型半导体层10两侧)的纵向型n沟道功率MOSFET121的形成区域形成由p型基区106、n+型源区107、沟槽103、栅极绝缘膜104以及栅电极105构成的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构。接着，隔着栅极绝缘膜114在半导体晶片的正面上的横向型p沟道MOSFET122的形成区域形成栅电极115。
接下来，在半导体晶片的正面上形成从横向型p沟道MOSFET122的与p+型源区112的形成区域对应的部分到与p+型漏区113的形成区域对应的部分为止开口的抗蚀掩模131。接下来，将抗蚀掩模131和栅电极115作为掩模并进行p型杂质的离子注入132，在栅电极115的两端部分别自对准地形成作为p+型源区112和p+型漏区113的p型扩散区(Psd)。然后，在除去抗蚀掩模131后，通过热处理使作为p+型源区112和p+型漏区113的p型扩散区扩散。
接下来，如图27所示，形成纵向型n沟道功率MOSFET121的与p+型扩散区108的形成区域对应的部分开口的抗蚀掩模133。接下来，将抗蚀掩模133作为掩模，并进行p型杂质的离子注入134，在p型基区106的内部形成p+型扩散区108。然后，在除去抗蚀掩模133后，通过热处理使p+型扩散区108扩散。接下来，如图28所示，在半导体晶片的正面上形成层间绝缘膜109。接下来，在层间绝缘膜109上形成与接触孔110a、116a、117a的形成区域对应的部分开口的抗蚀掩模135。符号135a为抗蚀掩模135的开口部。
接下来，将抗蚀掩模135作为掩模，对层间绝缘膜109进行蚀刻，形成接触孔110a、116a、117a。接下来，如图29所示，在除去抗蚀掩模135后，以埋入接触孔110a、116a、117a的方式形成由铝(Al)构成的金属布线层。接下来，将该金属布线层图案化，并使纵向型n沟道功率MOSFET121的成为源电极110的部分和横向型p沟道MOSFET122的成为源电极116和漏电极117的部分保留。接下来，在整个半导体晶片的背面(n+型漏区侧的表面)形成纵向型n沟道功率MOSFET121的作为漏电极的背面电极111。之后，通过将半导体晶片切割(切断)成各自的芯片状，完成图25所示的以往的半导体装置。
作为纵向型MOSFET单体的制造方法，提出了将MOS型晶体管的接触孔作为掩模进行离子注入而形成高浓度扩散区的方法(例如，参照下述专利文献3)。另外，作为纵向型MOSFET单体的另一个制造方法，提出了如下的方法。在n-型外延层形成有作为背栅区的p+型扩散层和作为漏区的n+型扩散层。在作为背栅区的p+型扩散层形成有作为源区的n++型扩散层和p++型扩散层。p++型扩散层通过基于接触孔的形状，利用两次离子注入工序而形成，并调整其表面部和深部的杂质浓度(例如，参照下述专利文献4)。
现有技术文献
专利文献
专利文献1：日本特开2002-359294号公报
专利文献2：日本特开2000-091344号公报
专利文献3：日本特开2002-057333号公报
专利文献4：日本特开2007-067127号公报
发明内容
技术问题
然而，对上述的将纵向型功率半导体元件和电路部设置在相同的半导体基板上的功率半导体装置要求小型化以及低成本化。为了应对该要求，虽然正在研究利用电路部(纵向型功率半导体元件的控制保护用电路)的微细化和通过每单位面积的导通电阻(RonA)减少带来的纵向型功率半导体元件的微细化而实现的芯片尺寸的缩小化，但产生了如下的问题。
为了使电路部微细化，在减少构成控制电路用的横向型CMOS的横向型p沟道MOSFET122的接触尺寸(金属布线层和p+型扩散区的接触面积)的情况下，金属布线层和p+型扩散区(即源电极116和p+型源区112以及漏电极117和p+型漏区113)的接触电阻(即导通电阻)上升等、金属布线层和半导体部的接触性会恶化。因此，为了使电路部微细化，需要用于改善横向型p沟道MOSFET122的金属布线层和半导体部的接触性的对策，但会产生工序成本增大的新问题。
另一方面，在纵向型n沟道功率MOSFET121中，如上所述使用抗蚀掩模133而形成p+型扩散区108的情况下，产生了如下的问题。图30～32是在以往的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。如图30所示，用于形成p+型扩散区108的抗蚀掩模133的开口部133a的位置从预定位置偏移的情况下(在图30中如空心箭头所示向右侧的掩模偏移)，p+型扩散区108基于抗蚀掩模133的偏移量形成在比预定位置更为偏移的位置。
并且，如图31所示，用于形成接触孔110a的抗蚀掩模135的开口部135a的位置在与抗蚀掩模133的开口部133a偏移的方向相反的方向上偏移的情况下(图31中如空心箭头所示向左侧的掩模偏移)，在与p+型扩散区108分开的位置形成有接触孔110a。此时，可能发生由于掩模偏移的程度不同而p+型扩散区108不从接触孔110a露出的情况下。在该情况下，如图32所示，由于源电极110(金属布线层)和p+型扩散区108不接触(符号141表示的部分)，所以金属布线层和半导体部的接触性恶化。
因此，为了使源电极110和p+型扩散区108接触，需要利用确保了用于形成p+型扩散区108的抗蚀掩模133和用于形成接触孔110a的抗蚀掩模135的偏移的幅度的元件尺寸进行元件设计。具体而言，例如需要将接触孔110a的宽度(沟槽103并列方向的宽度，以下简称为宽度)设为加和相对于掩模偏移的幅度后得到的较大的宽度。然而，特别是在单元节距、接触尺寸小的沟槽栅结构的纵向型MOSFET中，确保相对于掩模偏移的幅度是促进进一步微细化的障碍。
本发明为了消除上述现有技术带来的问题，目的在于提供一种金属布线层和半导体部的接触性好，并且能够实现微细化的半导体装置及半导体装置的制造方法。
技术手段
为了解决上述的课题，实现本发明的目的，本发明的半导体装置是在相同的半导体基板上具备纵向型半导体元件和横向型半导体元件的半导体装置，具有以下的特征。上述纵向型半导体元件具有：第二导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第一扩散区、第一栅极绝缘膜以及第一栅电极。上述第一半导体区域选择性地设置于构成第一导电型的半导体层的上述半导体基板的一个面的表面层。上述第二半导体区域选择性地设置于上述第一半导体区域的内部。上述第一扩散区选择性地设置于上述第一半导体区域的内部。上述第一扩散区的杂质浓度比上述第一半导体区域的杂质浓度高。上述第一栅极绝缘膜在上述半导体层与上述第二半导体区域之间与上述第一半导体区域接触。上述第一栅电极与上述第一栅极绝缘膜接触。上述横向型半导体元件具有：第二导电型的第三半导体区域、第二导电型的第四半导体区域、第二导电型的第二扩散区、第二导电型的第三扩散区、第二栅极绝缘膜以及第二栅电极。上述第三半导体区域以与上述第一半导体区域分开的方式选择性地设置于上述半导体基板的一个面的表面层。上述第四半导体区域以与上述第一半导体区域以及上述第三半导体区域分开的方式选择性地设置于上述半导体基板的一个面的表面层。上述第二扩散区选择性地设置于上述第三半导体区域的内部。上述第二扩散区的杂质浓度大于等于上述第三半导体区域的杂质浓度。上述第三扩散区选择性地设置于上述第四半导体区域的内部。上述第三扩散区的杂质浓度大于等于上述第四半导体区域的杂质浓度。上述第二栅电极隔着上述第二栅极绝缘膜设置于上述半导体层的被上述第三半导体区域和上述第四半导体区域所夹的部分的表面上。并且，层间绝缘膜覆盖上述第一栅电极以及上述第二栅电极。设置有贯通上述层间绝缘膜的多个接触孔。上述第一扩散区、上述第二扩散区以及上述第三扩散区借由不同的接触孔而分别连接到对应的金属布线层。
另外，本发明的半导体装置在上述的发明中，上述第一扩散区、上述第二扩散区以及上述第三扩散区分别具有与用于连接到上述金属布线层的对应的上述接触孔大致相同的宽度。
另外，本发明的半导体装置的特征在于，在上述的发明中，用于将上述第二扩散区和上述金属布线层连接的上述接触孔设置于上述第三半导体区域的相对于上述第二栅电极侧为相反侧的端部附近。
另外，本发明的半导体装置的特征在于，在上述的发明中，用于将上述第三扩散区和上述金属布线层进行连接的上述接触孔设置于上述第四半导体区域的相对于上述第二栅电极侧为相反侧的端部附近。
另外，本发明的半导体装置在上述的发明中，还具有下述的特征。上述纵向型半导体元件具备由沟槽、上述第一栅极绝缘膜以及上述第一栅电极构成的沟槽栅结构。上述沟槽以从上述半导体基板的一个面起算预定的深度，并与上述第一半导体区域和上述第二半导体区域接触的方式设置。上述第一栅极绝缘膜沿上述沟槽的内壁设置。上述第一栅电极设置于上述沟槽的内部的上述第一栅极绝缘膜的内侧。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法是在相同的半导体基板上具备上述的纵向型半导体元件和横向型半导体元件的半导体装置的制造方法，具有下述的特征。首先，进行第一工序，在上述半导体基板的一个面上形成上述第一栅极绝缘膜和上述第二栅极绝缘膜。接下来，进行第二工序，形成与上述第一栅极绝缘膜接触的上述第一栅电极，并且形成与上述第二栅极绝缘膜接触的上述第二栅电极。接下来，进行第三工序，在上述半导体基板的一个面的表面层选择性地形成与上述第一栅极绝缘膜接触的上述第一半导体区域。接下来，进行第四工序，将上述第二栅电极作为掩模并进行离子注入，在上述第二栅电极自对准地形成上述第三半导体区域以及上述第四半导体区域。接下来，进行第五工序，在上述第一半导体区域的内部选择性地形成上述第二半导体区域。接下来，进行第六工序，在上述半导体基板的一个主面上形成抗蚀掩模。接下来，进行第七工序，选择性地除去上述抗蚀掩模，使上述第一半导体区域、上述第三半导体区域以及上述第四半导体区域露出。接下来，进行第八工序，将上述抗蚀掩模作为掩模并进行离子注入，在上述第一半导体区域、上述第三半导体区域以及上述第四半导体区域的内部分别形成杂质浓度比上述第一半导体区域高的第二导电型的第一扩散区、杂质浓度大于等于上述第三半导体区域的杂质浓度的第二导电型的第二扩散区、以及杂质浓度大于等于上述第四半导体区域的杂质浓度的第二导电型的第三扩散区。接下来，进行第九工序，除去上述抗蚀掩模。接下来，进行第十工序，在上述半导体基板的一个主面上形成层间绝缘膜。接下来，进行第十一工序，形成贯通上述层间绝缘膜的多个接触孔，使上述第一扩散区、上述第二扩散区以及上述第三扩散区从分别对应的不同的上述接触孔露出。接下来，进行第十二工序，形成借由不同的上述接触孔而分别连接到对应的上述第一扩散区、上述第二扩散区以及上述第三扩散区的多个金属布线层。
另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法是在相同的半导体基板上具备上述的纵向型半导体元件和横向型半导体元件的半导体装置的制造方法，具有如下的特征。首先，进行第一工序，在上述半导体基板的一个面上形成上述第一栅极绝缘膜和上述第二栅极绝缘膜。接下来，进行第二工序，形成与上述第一栅极绝缘膜接触的上述第一栅电极，并且形成与上述第二栅极绝缘膜接触的上述第二栅电极。接下来，进行第三工序，在上述半导体基板的一个面的表面层选择性地形成与上述第一栅极绝缘膜接触的上述第一半导体区域。接下来，进行第四工序，将上述第二栅电极作为掩模并进行离子注入，在上述第二栅电极自对准地形成上述第三半导体区域和上述第四半导体区域。接下来，进行第五工序，在上述第一半导体区域的内部选择性地形成上述第二半导体区域。接下来，进行第六工序，在上述半导体基板的一个主面上形成层间绝缘膜。接下来，进行第七工序，选择性地除去上述层间绝缘膜而形成多个接触孔，使与不同的上述接触孔分别对应的上述第一半导体区域、上述第三半导体区域以及上述第四半导体区域从上述接触孔露出。接下来，进行第八工序，借由上述接触孔进行离子注入，在上述第一半导体区域、上述第三半导体区域以及上述第四半导体区域的内部分别形成杂质浓度比上述第一半导体区域的杂质浓度高的第二导电型的第一扩散区、杂质浓度大于等于上述第三半导体区域的杂质浓度的第二导电型的第二扩散区、以及杂质浓度大于等于上述第四半导体区域的杂质浓度的第二导电型的第三扩散区。接下来，进行第九工序，形成借由不同的上述接触孔而分别连接到对应的上述第一扩散区、上述第二扩散区以及上述第三扩散区的多个金属布线层。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第七工序中，在上述第三半导体区域的相对于上述第二栅电极侧为相反侧的端部附近形成将上述第二扩散区与上述金属布线层进行连接的上述接触孔。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第七工序中，在上述第四半导体区域的相对于上述第二栅电极侧为相反侧的端部附近形成将上述第三扩散区与上述金属布线层进行连接的上述接触孔。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第一工序之前还进行如下的工序：在上述半导体基板的一个面形成使上述纵向型半导体元件与上述横向型半导体元件分开的局部绝缘膜。并且，在上述第八工序中形成上述第二扩散区，该上述第二扩散区从上述第三半导体区域延伸到上述第七工序时通过从上述接触孔露出而除去的被上述局部绝缘膜的端部的残渣覆盖的部分。
另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第一工序之前还进行如下的工序，在上述半导体基板的一个面形成使上述纵向型半导体元件与上述横向型半导体元件分开的局部绝缘膜的工序。并且，在上述第八工序中形成上述第三扩散区，该上述第三扩散区从上述第四半导体区域延伸到上述第七工序时通过从上述接触孔露出而除去的被上述局部绝缘膜的端部的残渣覆盖的部分。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，能够通过第二扩散区、第三扩散区分别使第三半导体区域、第四半导体区域部分成为高杂质浓度，即使在使用于将金属布线层和半导体部(第三半导体区域、第四半导体区域)连接的接触孔的宽度变窄而实现微细化的情况下，也能够起到提高金属布线层和半导体部的接触性的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的剖视图。
图2是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图3是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图4是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图5是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图6是表示实施方式2的半导体装置的结构的剖视图。
图7是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图8是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图9是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图10是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图11是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图12是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图13是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图14是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图15是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图16是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图17是表示在实施方式2的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。
图18是表示实施方式2的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。
图19是表示实施方式2的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。
图20是表示用于实施方式2的半导体装置的制造的掩模的掩模图案的说明图。
图21是表示用于以往的半导体装置的制造的掩模的掩模图案的说明图。
图22是放大表示形成图6的横向型p沟道MOSFET的p+型源区侧的接触孔时的状态的剖视图。
图23是放大表示形成图25的横向型p沟道MOSFET的p+型源区侧的接触孔时的状态的剖视图。
图24是放大表示形成图25的横向型p沟道MOSFET的p+型源区侧的接触孔时的状态的剖视图。
图25是表示以往的半导体装置的结构的剖视图。
图26是表示以往的半导体装置的制造过程中的状态的剖视图。
图27是表示以往的半导体装置的制造过程中的状态的剖视图。
图28是表示以往的半导体装置的制造过程中的状态的剖视图。
图29是表示以往的半导体装置的制造过程中的状态的剖视图。
图30是表示以往的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。
图31是表示以往的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。
图32是表示以往的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。
符号说明
1：n+型半导体层
2：n-型半导体层
3：沟槽
4、16：栅极绝缘膜
5、17：栅电极
6：p型基区
7：n+型源区
8、14、15、24、25、28：p+型扩散区
9：层间绝缘膜
10、18：源电极
10a、18a、19a：接触孔
11：背面电极
12：p+型源区
13：p+型漏区
19：漏电极
20：LOCOS膜
20a：LOCOS鸟嘴
21：纵向型n沟道功率MOSFET
22：横向型p沟道MOSFET
X1：接触孔的宽度
X2：沟槽与接触孔之间的距离
X4：p+型扩散区的宽度
X5：相对于LOCOS鸟嘴的幅度
具体实施方式
以下，参照附图，详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，对于标记了n或者p的层、区域，分别指电子或者空穴为多数载流子。另外，对n、p附加的+和-分别指与没有附加它们的层、区域相比为高杂质浓度和低杂质浓度。应予说明，在以下的实施方式的说明和附图中，对相同的构成标记相同的符号，省略重复说明。
(实施方式1)
对于实施方式1的半导体装置的结构，举例说明在相同的半导体基板上设置输出段用的纵向型n沟道功率MOSFET和控制电路用的横向型CMOS的功率半导体装置。图1是表示实施方式1的半导体装置的结构的剖视图。图1所示的半导体装置是设置了沟槽栅结构的纵向型MOSFET作为输出段用的纵向型n沟道功率MOSFET(纵向型半导体元件)21的功率半导体装置的一个例子。另外，图1中仅示出了互补连接而构成控制电路用的横向型CMOS的横向型p沟道MOSFET22和横向型n沟道MOSFET中的横向型p沟道MOSFET(横向型半导体元件)22(图2～19中也相同)。
如图1所示，在将n-型半导体层2外延生长于n+型半导体层1上而成的相同的外延基板(半导体晶片)上，设置有输出段用的纵向型n沟道功率MOSFET21和用于控制纵向型n沟道功率MOSFET21的控制电路用的横向型CMOS。首先，对纵向型n沟道功率MOSFET21的结构进行说明。在纵向型n沟道功率MOSFET21中，n+型半导体层1作为漏区发挥作用，n-型半导体层2作为漂移区发挥作用。在n-型半导体层2，以不到达n+型半导体层1的深度从基板正面(外延基板的n-型半导体层2侧的表面)向深度方向设置有沟槽3。在沟槽3的内部，沿沟槽3的内壁设置有栅极绝缘膜4，在栅极绝缘膜4的内侧例如设置有由多晶硅(Poly-Si)构成的栅电极5。
另外，在n-型半导体层2的内部的基板正面侧的表面层选择性地设置有p型基区(第一半导体区域)6。p型基区6被设置成与设置于沟槽3的侧壁的栅极绝缘膜4接触，并且隔着栅极绝缘膜4与栅电极5对置。在p型基区6的内部，在基板正面侧的表面层分别选择性地设置有n+型源区(第二半导体区域)7和p+型扩散区(第一扩散区)8。n+型源区7被设置成与设置于沟槽3的侧壁的栅极绝缘膜(第一栅极绝缘膜)4接触，并且隔着栅极绝缘膜4与栅电极(第一栅电极)5对置。p+型扩散区8与后述的源电极10接触，作为将n+型源区7和源电极10电连接的接触区发挥作用。
p+型扩散区8具有减少p型基区6和源电极10的接触电阻的功能，并且具有提高雪崩耐量的功能。另外，为了有效地得到这些功能，优选将p+型扩散区8设置成杂质浓度比p型基区6高，并且扩散深度比n+型源区7深。通过设置p+型扩散区8，能够易于将纵向型n沟道功率MOSFET21的雪崩击穿时产生的电洞(空穴)向源电极10拉动，抑制电洞通过p型基区6时的电压下降。由此，能够抑制作为雪崩破坏的原因的由n-型半导体层2、p型基区6以及n+型源区7构成的寄生双极晶体管的动作，所以能够提高雪崩耐量。
将层间绝缘膜9设置在基板正面上，覆盖栅电极5、p型基区6、n+型源区7以及p+型扩散区8。在层间绝缘膜9设置有在深度方向贯通层间绝缘膜9而到达p+型扩散区8的接触孔10a。源电极10是隔着接触孔10a与p+型扩散区8接触，并且在图示省略的部分借由接触孔(未图示)与n+型源区7接触的金属布线层。源电极10通过层间绝缘膜9与栅电极5电绝缘。在外延基板的背面(n+型半导体层1侧的表面)设置有作为漏电极的背面电极11。背面电极11与外延基板的背面正面接触。
接下来，对构成横向型CMOS的横向型p沟道MOSFET22的结构进行说明。横向型p沟道MOSFET22例如通过LOCOS膜20等局部绝缘膜与纵向型n沟道功率MOSFET21分开。在横向型p沟道MOSFET22中，n-型半导体层2作为基区发挥作用。在n-型半导体层2的内部的基板正面(外延基板的n-型半导体层2侧的面)侧的表面层分别选择性地设置有p+型源区(第三半导体区域)12和p+型漏区(第四半导体区域)13。p+型源区12和p+型漏区13是将设置在基板正面上的后述的栅电极(第二栅电极)17作为掩模，并通过离子注入分别自对准地形成在栅电极17的两端部的p+型扩散区(Psd)。
在p+型源区12的内部选择性地设置有p+型扩散区(第二扩散区)14。p+型扩散区14设置于p+型源区12的内部即可，在p+型源区12的内部的位置可以进行各种变更。p+型扩散区14与后述的源电极18接触，将p+型源区12和源电极18电连接。p+型扩散区14的深度可以基于设计条件进行各种变更。例如，虽然图1中示出了p+型扩散区14的深度比p+型源区12深，但p+型扩散区14的深度也可以与p+型源区12的深度相同，也可以比p+型源区12的深度浅。
p+型扩散区14的杂质浓度与p+型源区12的杂质浓度相等，或者比p+型源区12的杂质浓度高。因此，通过设置成在p+型源区12重叠p+型扩散区14，从而p+型源区12部分成为高杂质浓度。由此，与在p+型源区12的内部没有设置p+型扩散区14的情况(即仅设置p+型源区12的情况下)相比，p+型扩散区14和源电极18的接触电阻较小。即，提高了p+型源区12和源电极18的接触性。
在p+型漏区13的内部选择性地设置有p+型扩散区(第三扩散区)15。p+型扩散区15设置于p+型漏区13的内部即可，在p+型漏区13的内部的位置可以进行各种变更。p+型扩散区15与后述的漏电极19接触，将p+型漏区13和漏电极19电连接。p+型扩散区15的深度可以基于设计条件进行各种变更。例如，虽然图1中示出的p+型扩散区15的深度比p+型漏区13深，但p+型扩散区15的深度也可以与p+型漏区13的深度相同，也可以比p+型漏区13的深度浅。
p+型扩散区15的杂质浓度与p+型漏区13的杂质浓度相等，或者杂质浓度比p+型漏区13高。因此，通过设置成在p+型漏区13重叠p+型扩散区15，从而p+型漏区13部分成为高杂质浓度。由此，与在p+型漏区13的内部没有设置p+型扩散区15的情况(即仅设置p+型漏区13的情况)相比，p+型扩散区15和漏电极19的接触电阻较小。即，提高了p+型漏区13和漏电极19的接触性。
在n-型半导体层2的被夹在p+型源区12与p+型漏区13之间的部分的表面上，隔着栅极绝缘膜(第二栅极绝缘膜)16例如设置有由多晶硅(Poly-Si)构成的栅电极17。层间绝缘膜9以从纵向型n沟道功率MOSFET21遍及到横向型p沟道MOSFET22的方式设置在基板正面上，并覆盖p+型源区12、p+型漏区13、p+型扩散区14、15以及栅电极17。在层间绝缘膜9设置有在深度方向贯通层间绝缘膜9而到达p+型扩散区14、15的接触孔18a、19a。
在产生掩模偏移时，需要将接触孔18a、19a的横向(漏电流流通的方向)的位置设定在栅电极17不露出的位置。因此，例如可以以使栅电极17和接触孔18a、19a之间的距离比接触孔18a、19a和LOCOS膜20之间的距离长的方式设计接触孔18a、19a的配置。源电极18是借由接触孔18a与p+型扩散区14接触的金属布线层。漏电极19是借由接触孔19a与p+型扩散区15接触的金属布线层。源电极18和漏电极19通过层间绝缘膜9与栅电极17电绝缘。
接下来，对实施方式1的半导体装置的制造方法进行说明。图2～5是表示实施方式1的半导体装置的制造过程中的状态的剖视图。首先，如图2所示，准备将n+型半导体层1和n-型半导体层2层叠而成的半导体晶片(外延片)。接下来，在纵向型n沟道功率MOSFET21的形成区域中，在半导体晶片的正面侧(n-型半导体层2侧)，形成由p型基区6、n+型源区7、沟槽3、栅极绝缘膜4以及栅电极5构成的MOS栅结构。另外，在横向型p沟道MOSFET22的形成区域中，在半导体晶片的正面上，隔着栅极绝缘膜16形成栅电极17。形成这些MOS栅结构、栅极绝缘膜16以及栅电极17的方法例如与后述的实施方式2的半导体装置的制造方法相同。
接下来，在半导体晶片的正面上形成从横向型p沟道MOSFET22的与p+型源区12的形成区域对应的部分直到与p+型漏区13的形成区域对应的部分开口的抗蚀掩模31。接下来，将抗蚀掩模31和栅电极17作为掩模，并进行p型杂质的离子注入32，在横向型p沟道MOSFET22的栅电极17的两端部分别自对准地形成作为p+型源区12和p+型漏区13的p+型扩散区(Psd)。接下来，在除去抗蚀掩模31后，通过热处理，使横向型p沟道MOSFET22的p+型源区12和p+型漏区13扩散。
接着，如图3所示，形成与p+型扩散区8、14、15的形成区域对应的部分开口的抗蚀掩模33。接下来，将抗蚀掩模33作为掩模，并进行p型杂质的离子注入34，在p型基区6的内部形成p+型扩散区8，并且在p+型源区12和p+型漏区13的内部分别形成p+型扩散区14、15。即，作为纵向型n沟道功率MOSFET21的接触区发挥作用的p+型扩散区8和作为横向型p沟道MOSFET22的接触区发挥作用的p+型扩散区14、15通过相同的离子注入34而形成。并且，在除去抗蚀掩模33后，通过热处理使p+型扩散区8、14、15扩散。
接下来，如图4所示，在半导体晶片的整个正面例如形成BPSG(BoroPhosphoSilicateGlass：硼磷硅玻璃)等层间绝缘膜9。接下来，在层间绝缘膜9上形成与接触孔10a、18a、19a的形成区域对应的部分开口的抗蚀掩模35。接下来，将抗蚀掩模35作为掩模，对层间绝缘膜9进行蚀刻，形成接触孔10a、18a、19a。并且，除去抗蚀掩模35。由此，在接触孔10a、18a、19a分别露出p+型扩散区8、14、15。
接下来，如图5所示，以埋入接触孔10a、18a、19a的方式形成例如由铝和硅的合金(Al-Si)构成的金属布线层。接下来，对该金属布线层进行图案化，使纵向型n沟道功率MOSFET21的成为源电极10的部分和横向型p沟道MOSFET22的成为源电极18和漏电极19的部分保留。接下来，在整个半导体晶片的背面(n+型半导体层1侧的表面)形成纵向型n沟道功率MOSFET21的作为漏电极的背面电极11。之后，通过将半导体晶片切割(切断)成各个芯片状，完成图1所示的半导体装置。
如上所述，根据实施方式1，在将输出段元件和用于控制该输出段元件的电路部设置在相同的半导体基板上的半导体装置中，通过在构成电路部的横向型p沟道MOSFET的Psd(p+型源区和p+型漏区)的内部形成p+型扩散区，能够使Psd部分成为高杂质浓度，所以即使在使将金属布线层和Psd连接的接触孔的宽度变窄而实现微细化的情况下，也能够提高金属布线层和Psd的接触性。因此，在构成电路部的横向型p沟道MOSFET中，能够使将金属布线层和Psd连接的接触孔的宽度变窄而使单元节距微细化。由此，能够实现半导体晶片的缩小化。
具体而言，在实施方式1中，与以往比较，能够将例如掩模上的尺寸微细化至以下的值。在以往的半导体装置中，将接触孔的宽度设为2.0μm，将栅电极和接触孔之间的距离与接触孔和LOCOS膜之间的距离分别设为1.5μm和2.0μm。相对于此，在实施方式1中，能够将接触孔的宽度设为0.7μm，将栅电极和接触孔之间的距离与接触孔和LOCOS膜之间的距离分别设为1.0μm和2.0μm。这样，在实施方式1中，能够将构成电路部的横向型p沟道MOSFET的接触孔的宽度设为比以往窄。
另外，根据实施方式1，通过将作为输出段元件的纵向型n沟道功率MOSFET设为沟槽栅结构，能够实现比将作为输出段元件的纵向型n沟道功率MOSFET设为平面栅结构的情况更为微细化，还能够实现半导体晶片的缩小化。另外，根据实施方式1，能够将形成在横向型p沟道MOSFET的Psd的内部的p+型扩散区与作为输出段元件的纵向型n沟道功率MOSFET的成为接触区的p+型扩散区同时地通过离子注入而形成，所以不需要额外增加用于形成横向型p沟道MOSFET的Psd内部的p+型扩散区的新工序。因此，能够防止成本增加。
(实施方式2)
接下来，对实施方式2的半导体装置的制造方法进行说明。图6是表示实施方式2的半导体装置的结构的剖视图。图7～16是表示实施方式2的半导体装置的制造过程中的状态的剖视图。应予说明，虽然将图6所示的纵向型n沟道功率MOSFET21和由图7～16所示的制造工序制成(制造)的纵向型n沟道功率MOSFET21通过若干不同的剖面结构而示出，但表示相同的纵向型n沟道功率MOSFET21。实施方式2的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于在层间绝缘膜9形成接触孔10a、18a、19a后，借由接触孔10a、18a、19a(将层间绝缘膜9作为掩模)进行p型杂质的离子注入49而形成p+型扩散区28、24、25。
具体而言，首先，如图7所示，准备将n+型半导体层1和n-型半导体层2层叠而成的半导体晶片(外延片)。接下来，在半导体晶片的正面(n-型半导体层2侧的表面)上形成例如由热氧化膜(SiO2膜)(或者将热氧化膜和硅氮化膜(SiN膜)依次层叠而成的层叠膜)构成的保护膜(未图示)。接下来，通过光刻和蚀刻选择性地除去保护膜，使纵向型n沟道功率MOSFET21的与沟槽3的形成区域对应的部分露出。接下来，将保护膜的剩余部分作为掩模进行蚀刻，形成纵向型n沟道功率MOSFET21的沟槽3。然后，除去用于形成沟槽3的保护膜。
接下来，如图8所示，在半导体晶片的正面堆积硅氮化膜(未图示)，通过光刻和蚀刻选择性地除去硅氮化膜，使与LOCOS膜20的形成区域对应的部分露出。接下来，将硅氮化膜的剩余部分作为掩模，通过LOCOS技术，对从硅氮化膜的开口部露出的硅(Si)部进行热氧化而局部地形成作为LOCOS膜20的氧化膜(SiO2膜)。通过该LOCOS膜20，能够使纵向型n沟道功率MOSFET21的形成区域与横向型p沟道MOSFET22的形成区域分开。然后，除去用于形成LOCOS膜20的硅氮化膜。
接下来，如图9所示，对从半导体晶片的正面露出的硅部进行热氧化，沿半导体晶片的正面和沟槽3的内壁形成氧化膜(SiO2膜)41。接下来，在半导体晶片的正面上，以埋入到沟槽3的内部的方式例如形成多晶硅(poly-Si)层42。接下来，如图10所示，通过光刻和蚀刻对多晶硅层42进行图案化，使纵向型n沟道功率MOSFET21的成为栅电极5的部分和横向型p沟道MOSFET22的成为栅电极17的部分保留。并且，通过蚀刻对氧化膜41进行图案化，使纵向型n沟道功率MOSFET21的成为栅极绝缘膜4的部分和横向型p沟道MOSFET22的成为栅极绝缘膜16的部分保留。
接下来，如图11所示，在半导体晶片的正面形成纵向型n沟道功率MOSFET21的与p型基区6的形成区域对应的部分开口的抗蚀掩模43。接下来，将抗蚀掩模43作为掩模，并进行p型杂质的离子注入44，形成纵向型n沟道功率MOSFET21的p型基区6。接下来，在除去抗蚀掩模43后，通过热处理，使纵向型n沟道功率MOSFET21的p型基区6扩散。接下来，如图12所示，在半导体晶片的正面上，形成从横向型p沟道MOSFET22的与p+型源区12的形成区域对应的部分直到与p+型漏区13的形成区域对应的部分为止开口的抗蚀掩模45。
接下来，将抗蚀掩模45和栅电极17作为掩模，并进行p型杂质的离子注入46，在横向型p沟道MOSFET22的栅电极17的两端部分别自对准地形成作为p+型源区12和p+型漏区13的p+型扩散区(Psd)。并且，除去抗蚀掩模45。接下来，如图13所示，在半导体晶片的正面，形成纵向型n沟道功率MOSFET21的与n+型源区7的形成区域对应的部分开口的抗蚀掩模47。接下来，将抗蚀掩模47作为掩模，并进行n型杂质的离子注入48，形成纵向型n沟道功率MOSFET21的n+型源区7。
接下来，在除去抗蚀掩模47后，通过热处理使纵向型n沟道功率MOSFET21的n+型源区7和横向型p沟道MOSFET22的p+型源区12以及p+型漏区13扩散。接下来，如图14所示，在半导体晶片的整个正面形成例如BPSG等层间绝缘膜9。接下来，如图15所示，通过光刻和蚀刻选择性地除去层间绝缘膜9，形成在深度方向贯通层间绝缘膜9的接触孔10a、18a、19a。由此，p型基区6、p+型源区12以及p+型漏区13分别从接触孔10a、18a、19a露出。
接下来，如图16所示，借由接触孔10a、18a、19a(将层间绝缘膜9作为掩模)向硅部进行p型杂质的离子注入49，在p型基区6的内部形成p+型扩散区28，并且在p+型源区12和p+型漏区13的内部分别形成p+型扩散区24、25(所谓的掺杂植入方式)。由此，成为如下状态，p+型扩散区28、24、25分别自对准地直接形成在接触孔10a、18a、19a的正下方，p+型扩散区28、24、25分别从接触孔10a、18a、19a露出。这些p+型扩散区28、24、25分别形成为例如与接触孔10a、18a、19a几乎相同的宽度。接下来，通过热处理使p+型扩散区28、24、25扩散。
接下来，以埋入接触孔10a、18a、19a的方式形成金属布线层(未图示)。接下来，对该金属布线层进行图案化，使纵向型n沟道功率MOSFET21的成为源电极10的部分和横向型p沟道MOSFET22的成为源电极18和漏电极19的部分残留。接下来，在半导体晶片的整个背面(n+型半导体层1侧的表面)形成纵向型n沟道功率MOSFET21的成为漏电极的背面电极11。之后，通过将半导体晶片切割(切断)成各芯片状，完成图6所示的半导体装置。
如上所述，通过借由接触孔10a、18a、19a而形成p+型扩散区28、24、25，能够分别使各金属布线层可靠地接触到p+型扩散区28、24、25。因此，能够提高纵向型n沟道功率MOSFET21和横向型p沟道MOSFET22的接触性。另外，由于不需要考虑用于形成p+型扩散区28、24、25的掩模和用于形成接触孔的掩模(即层间绝缘膜9)的掩模偏移，所以能够实现纵向型n沟道功率MOSFET21和横向型p沟道MOSFET22的微细化。其理由如下。
图17～19是在实施方式2的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。图20是表示实施方式2的半导体装置的制造中使用的掩模的掩模图案的说明图。图21是表示以往的半导体装置(参照图25)的制造中使用的掩模的掩模图案的说明图。图20、21中(a)是表示用于形成纵向型n沟道功率MOSFET的接触孔的掩模图案的俯视图。具体而言，图20(a)是图16的俯视图，图21(a)是图28的俯视图。图20、21中(b)是表示使用(a)的掩模图案而制成的纵向型n沟道功率MOSFET的剖面结构的剖视图。
首先，在图25所示的以往的半导体装置的制造方法中，如上所述，对用于形成纵向型n沟道功率MOSFET121的p+型扩散区108的抗蚀掩模133和用于形成接触孔110a的抗蚀掩模135之间产生了掩模偏离的情况进行了说明(参照图30～32)。在以往的半导体装置的制造方法中，在没有考虑到相对于掩模偏移的幅度，或相对于掩模偏移的幅度不充分的情况下，如图32所示，源电极110(金属布线层)和p+型扩散区108不接触(符号141中表示的部分)。在成为该状态的情况下，源电极110和p+型扩散区108的接触性显著降低。
因此，在以往的半导体装置的制造方法中考虑到相对于掩模偏移的幅度的情况下，如图21所示，p+型扩散区108的宽度X14(即抗蚀掩模133的开口部133a的宽度(沟槽103并列的方向的宽度))是将接触孔110a的宽度X11(即抗蚀掩模135的开口部135a的宽度)与相对于掩模偏移的幅度X13加和而得到的宽度(X14＝X11+2·X13)。即，在产生了掩模偏移的情况下需要使p+型扩散区108的宽度X14增加到比接触孔110a的宽度X11还宽幅度X13的宽度，以使源电极110和p+型扩散区108接触。符号X12是沟槽103与p+型扩散区108之间的距离。
另一方面，在实施方式2的半导体装置的制造方法中，如图17所示，即使用于形成纵向型n沟道功率MOSFET21的接触孔10a的抗蚀掩模50的开口部50a的位置从预定位置偏离的情况下(图17中以空心箭头所示向左侧的掩模偏移)，如图18所示，进行用于借由接触孔10a而形成p+型扩散区28的离子注入49。由此，在接触孔10a的下方(从接触孔10a的内部露出的半导体部)直接自对准地形成p+型扩散区28。因此，之后，如图19所示，埋入到接触孔10a的内部的源电极10(金属布线层)可靠地与p+型扩散区28接触，确保源电极10和p+型扩散区28的接触性(符号51所示的部分)。
因此，在实施方式2的半导体装置的制造方法中，不需要考虑相对于掩模偏移的幅度而进行元件设计。具体而言，如图20所示，p+型扩散区28的宽度X4与接触孔10a的宽度X1相等。严格来说，由于p+型扩散区28的宽度X4通过p+型扩散区28的热扩散而向横向扩散，所以比接触孔10a的宽度X1稍宽。即，由于p+型扩散区28的宽度X4与以往相比可以较窄，所以节距可以比以往更为微细化。符号X2是沟槽3与接触孔10a之间的距离。
另外，即使在形成横向型p沟道MOSFET22的接触孔18a、19a时产生了掩模偏移的情况下，也可以在接触孔18a、19a的下方直接自对准地形成p+型扩散区24、25(符号52所示的部分)。因此，如本发明所示，即使在通过p+型扩散区24、25使p+型源区12和p+型漏区13部分成为高杂质浓度而形成减少了接触电阻的结构的情况下，也不需要考虑相对于掩模偏移的幅度。因此，能够将p+型源区12和p+型漏区13的宽度(横向的宽度，以下简称为宽度)维持在与以往相同的程度。
并且，为了实现横向型p沟道MOSFET22的微细化，例如优选应用下述四个条件中的任一个以上来形成p+型源区12、p+型漏区13和p+型扩散区24、25。第一个条件是形成较浅的p+型源区12和p+型漏区13。在使p+型源区12和p+型漏区13的厚度变薄时，能够相应地抑制p+型源区12和p+型漏区13的横向扩散。因此，能够缩短栅极长度(栅电极17的横向的长度)。
第二个条件是如上所述通过借由接触孔18a、19a进行离子注入49，在p+型源区12和p+型漏区13的内部分别形成p+型扩散区24、25。能够在接触孔18a、19a的下方直接自对准地形成p+型扩散区24、25，所以不需要考虑相对于掩模偏移的幅度。
第三个条件是通过以比用于形成p+型源区12和p+型漏区13的离子注入46更高的加速电压进行用于形成p+型扩散区24、25的离子注入49。具体而言，例如以能够穿透氧化膜残留物(局部绝缘膜的端部的残渣)的程度的高加速电压(例如100keV以上且200keV以下的程度)进行用于形成p+型扩散区24、25的离子注入49。由此，可得到如下的效果。图22是放大表示用于形成图6的横向型p沟道MOSFET的p+型源区侧的接触孔时的状态的剖视图。图22中示出了产生了掩模偏移，通过用于形成接触孔18a、19a的蚀刻而除去了LOCOS鸟嘴(bird’sbeak)(局部绝缘膜的端部)20a的状态。
氧化膜残留物是指通过蚀刻除去了LOCOS鸟嘴20a时，残留于LOCOS膜20的蚀刻后的端部的突起(变化)部分。LOCOS鸟嘴20a是指以钻进如上所述将硅氮化膜作为掩模而形成的LOCOS膜20的掩模下侧(n-型半导体层2侧)的方式生长的部分，朝向外侧厚度逐渐变薄的像鸟喙那样的形状的端部。作为比较，在以往的半导体装置(图25)中，将用于形成横向型p沟道MOSFET122的接触孔116a、117a时的状态示于图23、24。图23、24是放大表示形成图25的横向型p沟道MOSFET的p+型源区侧的接触孔时的状态的剖视图。
如图23所示，在以往的半导体装置中，在用于形成接触孔116a的抗蚀掩模135的位置偏移时，需要设定相对于LOCOS鸟嘴的幅度X5以使抗蚀掩模135的开口部135a位于LOCOS鸟嘴120a的上方。在不设定相对于LOCOS鸟嘴的幅度X5的情况下，如图24所示，在产生了掩模偏移时，通过用于形成接触孔116a的蚀刻除去层间绝缘膜109和LOCOS鸟嘴120a，n-型半导体层102会从接触孔116a露出。因此，形成在接触孔116a内的源电极116和从接触孔116a内露出的n-型半导体层102发生短路。即使在省略图示的p+型漏区113侧也会产生相同的问题。
另一方面，在实施方式2中，即使用于形成横向型p沟道MOSFET22的接触孔18a、19a的抗蚀掩模50的开口部50b、50c位于LOCOS鸟嘴20a的上方，源电极18和n-型半导体层2也不发生短路。其理由如下。例如，如图22所示，在形成横向型p沟道MOSFET22的接触孔18a、19a时，假定产生了掩模偏移，通过蚀刻除去了层间绝缘膜9和LOCOS鸟嘴20a。此时，例如即使n-型半导体层2从p+型源区12侧的接触孔18a露出，之后也可以借由接触孔18a进行离子注入49，所以在n-型半导体层2的从接触孔18a露出的部分自对准地形成p+型扩散区24。具体而言，通过穿透氧化膜残留物20b的程度的高加速电压进行离子注入49，以从p+型源区12到氧化膜残留物20b的下方(n-型半导体层2的与氧化膜残留物20b接触的部分)延伸的方式直接形成p+型扩散区24。因此，在形成源电极18(金属布线层)的时刻，在接触孔18a不露出n-型半导体层2。这样，即使在产生了掩模偏移的情况下，由于源电极18和n-型半导体层2不短路，所以不需要设定相对于LOCOS鸟嘴的幅度X5。虽然省略了图示，但即使在p+型漏区13侧也可以与p+型源区12侧同样地形成p+型扩散区25。
另外，如上所述，无论接触孔18a、19a的形成位置，都能够避免金属布线层和n-型半导体层2接触，所以例如接触孔18a、19a可以配置在比Psd(p+型源区12和p+型漏区13)的中央(横向的中央)更靠近LOCOS膜20的位置。即，可以使Psd的从栅电极侧端部到接触孔的宽度比从LOCOS膜侧端部到接触孔的宽度宽。由于能够增长栅极绝缘膜16和p+型扩散区24、25之间的距离，所以能够抑制因热载流子导致的不良影响(阈值电压等的特性变动、栅极绝缘膜16的经时破坏)。
第四个条件是以尽可能低的温度、且短的时间进行在形成了p+型扩散区24、25后而进行的热处理。由此，能够抑制p+型源区12和p+型漏区13的扩散，抑制p+型源区12和p+型漏区13的宽度变宽。具体而言，例如，通过迅速加热处理(RTA：RapidThermalAnneal)以短时间进行使p+型扩散区24、25扩散的热处理。
如以上所述，根据实施方式2，能够得到与实施方式1相同的效果。另外，根据实施方式2，通过借由接触孔进行离子注入，能够在接触孔的下方直接自对准地形成p+型扩散区，所以不需要设定用于形成接触孔、p+型扩散区的抗蚀掩模的相对于掩模偏移的幅度。因此，能够和作为输出段元件的纵向型n沟道功率MOSFET、以及构成电路部的横向型p沟道MOSFET同时实现相对于掩模偏移的幅度的微细化。另外，根据实施方式2，通过借由接触孔进行离子注入，从而在接触孔的下方直接自对准地形成p+型扩散区，所以即使在形成接触孔时LOCOS鸟嘴被除去，也可以使作为基区的n-型半导体层不从接触孔的内部露出。因此，由于不需要设定相对于LOCOS鸟嘴的幅度，所以能够进一步进行微细化。
具体而言，在实施方式2中，与以往相比例如可以将掩模上的尺寸微细化至如下的值。在以往的半导体装置中，将接触孔的宽度设为2.0μm，将栅电极和接触孔之间的距离与接触孔和LOCOS膜之间的距离分别设为1.5μm和2.0μm。对此，在实施方式1中，能够将接触孔的宽度设为0.7μm，将栅电极和接触孔之间的距离与接触孔和LOCOS膜之间的距离同时设为1.0μm。这样，与实施方式1同样地，能够使构成电路部的横向型p沟道MOSFET的接触孔的宽度比以往窄。另外，在实施方式2中，能够使接触孔和LOCOS膜之间的距离比以往短的理由是因为不设定相对于LOCOS鸟嘴的幅度。
以上，在本发明中，举例说明在相同的半导体基板上形成输出段用的沟槽栅结构的纵向型n沟道功率MOSFET和控制电路用的横向型CMOS的半导体装置，但并不限于上述的各实施方式，能够应用于各种的构成的电路。例如，可以将输出段用的纵向型n沟道功率MOSFET设为平面栅结构，除了输出段用的纵向型n沟道功率MOSFET和控制电路用的横向型CMOS之外，还可以在相同的半导体基板上设置多个半导体元件。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明中将第一导电型设为p型，将第二导电型设为n型也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置和半导体装置的制造方法对产业用、汽车用的智能功率开关(IPS：IntelligentPowerSwitch)等中使用的功率半导体装置有用，特别适用于在相同的半导体基板上形成输出段用的纵向型功率半导体元件和该纵向型功率半导体元件的控制电路用的横向型半导体元件的集成电路(IC：IntegratedCircuit)。
权利要求书(按照条约第19条的修改)
1.一种半导体装置的制造方法，所述半导体装置在相同的半导体基板上具备纵向型半导体元件和横向型半导体元件，其中，
所述纵向型半导体元件具有：选择性地设置于构成第一导电型的半导体层的半导体基板的一个面的表面层的第二导电型的第一半导体区域、选择性地设置于所述第一半导体区域的内部的第一导电型的第二半导体区域、在所述半导体层与所述第二半导体区域之间与所述第一半导体区域接触的第一栅极绝缘膜、以及与所述第一栅极绝缘膜接触的第一栅电极；
所述横向型半导体元件具有：以与所述第一半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层的第二导电型的第三半导体区域、以与所述第一半导体区域和所述第三半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层的第二导电型的第四半导体区域、以及隔着第二栅极绝缘膜设置于所述半导体层的夹在所述第三半导体区域与所述第四半导体区域之间的部分的表面上的第二栅电极，其特征在于，所述半导体装置的制造方法包括如下步骤：
第一工序，在所述半导体基板的一个面上形成所述第一栅极绝缘膜和所述第二栅极绝缘膜；
第二工序，形成与所述第一栅极绝缘膜接触的所述第一栅电极，并且形成与所述第二栅极绝缘膜接触的所述第二栅电极；
第三工序，在所述第二工序之后，在所述半导体基板的一个面的表面层选择性地形成与所述第一栅极绝缘膜接触的所述第一半导体区域；
第四工序，在所述第三工序之后，将所述第二栅电极作为掩模进行离子注入，针对所述第二栅电极自对准地形成所述第三半导体区域和所述第四半导体区域；
第五工序，在所述第四工序之后，在所述第一半导体区域的内部选择性地形成所述第二半导体区域；
第六工序，在所述第五工序之后，在所述半导体基板的一个主面上形成层间绝缘膜；
第七工序，选择性地除去所述层间绝缘膜而形成多个接触孔，使与不同的所述接触孔分别对应的所述第一半导体区域、所述第三半导体区域以及所述第四半导体区域从所述接触孔露出；
第八工序，借由所述接触孔进行离子注入，在所述第一半导体区域、所述第三半导体区域以及所述第四半导体区域的内部分别形成杂质浓度比所述第一半导体区域高的第二导电型的第一扩散区、杂质浓度大于等于所述第三半导体区域的杂质浓度的第二导电型的第二扩散区、以及杂质浓度大于等于所述第四半导体区域的杂质浓度的第二导电型的第三扩散区；以及
第九工序，在所述第八工序之后，形成借由不同的所述接触孔而分别连接到对应的所述第一扩散区、所述第二扩散区以及所述第三扩散区的多个金属布线层。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第七工序中，在靠近所述第三半导体区域的相对于所述第二栅电极的一侧为相反侧的端部形成用于将所述第二扩散区与所述金属布线层进行连接的所述接触孔。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第七工序中，在靠近所述第四半导体区域的相对于所述第二栅电极的一侧为相反侧的端部形成用于将所述第三扩散区与所述金属布线层进行连接的所述接触孔。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述第一工序之前，还包括在所述半导体基板的一个面形成使所述纵向型半导体元件与所述横向型半导体元件分开的局部绝缘膜的工序，
在所述第八工序中形成所述第二扩散区，所述第二扩散区从所述第三半导体区域延伸到被所述局部绝缘膜的端部的残渣覆盖的部分，所述局部绝缘膜是在所述第七工序中通过从所述接触孔露出而被除去的。
5.根据权利要求1～3中任一项所述的半导体装置的制造方法，其特征在于，
在所述第一工序之前，还包括在所述半导体基板的一个面形成使所述纵向型半导体元件与所述横向型半导体元件分开的局部绝缘膜的工序，
在所述第八工序中形成所述第三扩散区，所述第三扩散区从所述第四半导体区域延伸到被所述局部绝缘膜的端部的残渣覆盖的部分，所述局部绝缘膜是在所述第七工序中通过从所述接触孔露出而被除去的。

Claims (11)

1.一种半导体装置，在相同的半导体基板上具备纵向型半导体元件和横向型半导体元件，其特征在于，
所述纵向型半导体元件具有：
第二导电型的第一半导体区域，其选择性地设置于构成第一导电型的半导体层的所述半导体基板的一个面的表面层；
第一导电型的第二半导体区域，其选择性地设置于所述第一半导体区域的内部；
第二导电型的第一扩散区，其选择性地设置于所述第一半导体区域的内部，且杂质浓度比所述第一半导体区域高；
第一栅极绝缘膜，其在所述半导体层与所述第二半导体区域之间与所述第一半导体区域接触；以及
第一栅电极，其与所述第一栅极绝缘膜接触，
所述横向型半导体元件具有：
第二导电型的第三半导体区域，其以与所述第一半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层；
第二导电型的第四半导体区域，其以与所述第一半导体区域和所述第三半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层；
第二导电型的第二扩散区，其选择性地设置于所述第三半导体区域的内部，且杂质浓度大于等于所述第三半导体区域的杂质浓度；
第二导电型的第三扩散区，其选择性地设置于所述第四半导体区域的内部，且杂质浓度大于等于所述第四半导体区域的杂质浓度；以及
第二栅电极，其隔着第二栅极绝缘膜设置在所述半导体层的夹在所述第三半导体区域与所述第四半导体区域之间的部分的表面上，
以覆盖所述第一栅电极以及所述第二栅电极的方式设置有层间绝缘膜，
设置有贯通所述层间绝缘膜的多个接触孔，
所述第一扩散区、所述第二扩散区以及所述第三扩散区分别借由不同的接触孔而连接到对应的金属布线层。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一扩散区、所述第二扩散区以及所述第三扩散区分别具有与用来和所述金属布线层进行连接的对应的所述接触孔大致相同的宽度。
3.根据权利要求1所述的半导体装置，其特征在于，
用于将所述第二扩散区与所述金属布线层进行连接的所述接触孔设置于靠近所述第三半导体区域的相对于所述第二栅电极的一侧为相反侧的端部。
4.根据权利要求1所述的半导体装置，其特征在于，
用于将所述第三扩散区与所述金属布线层进行连接的所述接触孔设置在靠近所述第四半导体区域的相对于所述第二栅电极的一侧为相反侧的端部。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
所述纵向型半导体元件具备沟槽栅结构，该沟槽栅结构包括：
沟槽，其设置为从所述半导体基板的一个面起算为预定的深度，并与所述第一半导体区域以及所述第二半导体区域接触；
所述第一栅极绝缘膜，其以沿着所述沟槽的内壁的方式设置；以及
所述第一栅电极，其在所述沟槽的内部设置于所述第一栅极绝缘膜的内侧。
6.一种半导体装置的制造方法，所述半导体装置在相同的半导体基板上具备纵向型半导体元件和横向型半导体元件，其中，
所述纵向型半导体元件具有：选择性地设置于构成第一导电型的半导体层的所述半导体基板的一个面的表面层的第二导电型的第一半导体区域、选择性地设置于所述第一半导体区域的内部的第一导电型的第二半导体区域、在所述半导体层与所述第二半导体区域之间与所述第一半导体区域接触的第一栅极绝缘膜、以及与所述第一栅极绝缘膜接触的第一栅电极，
所述横向型半导体元件具有：以与所述第一半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层的第二导电型的第三半导体区域、以与所述第一半导体区域和所述第三半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层的第二导电型的第四半导体区域、以及隔着第二栅极绝缘膜设置于所述半导体层的夹在所述第三半导体区域与所述第四半导体区域之间的部分的表面上的第二栅电极，其特征在于，所述半导体装置的制造方法包括如下步骤：
第一工序，在所述半导体基板的一个面上形成所述第一栅极绝缘膜和所述第二栅极绝缘膜；
第二工序，形成与所述第一栅极绝缘膜接触的所述第一栅电极，并且形成与所述第二栅极绝缘膜接触的所述第二栅电极；
第三工序，在所述第二工序之后，在所述半导体基板的一个面的表面层选择性地形成与所述第一栅极绝缘膜接触的所述第一半导体区域；
第四工序，在所述第三工序之后，将所述第二栅电极作为掩模进行离子注入，针对所述第二栅电极自对准地形成所述第三半导体区域和所述第四半导体区域；
第五工序，在所述第四工序之后，在所述第一半导体区域的内部选择性地形成所述第二半导体区域；
第六工序，在所述第五工序之后，在所述半导体基板的一个主面上形成抗蚀掩模；
第七工序，选择性地除去所述抗蚀掩模，使所述第一半导体区域、所述第三半导体区域以及所述第四半导体区域露出；
第八工序，将所述抗蚀掩模作为掩模进行离子注入，在所述第一半导体区域、所述第三半导体区域以及所述第四半导体区域的内部分别形成杂质浓度比所述第一半导体区域高的第二导电型的第一扩散区、杂质浓度大于等于所述第三半导体区域的杂质浓度的第二导电型的第二扩散区、以及杂质浓度大于等于所述第四半导体区域的杂质浓度的第二导电型的第三扩散区；
第九工序，在所述第八工序之后，除去所述抗蚀掩模；
第十工序，在所述第九工序之后，在所述半导体基板的一个主面上形成层间绝缘膜；
第十一工序，形成贯通所述层间绝缘膜的多个接触孔，使所述第一扩散区、所述第二扩散区以及所述第三扩散区分别从对应的不同的所述接触孔露出；以及
第十二工序，形成借由不同的所述接触孔分别连接到对应的所述第一扩散区、所述第二扩散区以及所述第三扩散区的多个金属布线层。
7.一种半导体装置的制造方法，所述半导体装置在相同的半导体基板上具备纵向型半导体元件和横向型半导体元件，其中，
所述纵向型半导体元件具有：选择性地设置于构成第一导电型的半导体层的半导体基板的一个面的表面层的第二导电型的第一半导体区域、选择性地设置于所述第一半导体区域的内部的第一导电型的第二半导体区域、在所述半导体层与所述第二半导体区域之间与所述第一半导体区域接触的第一栅极绝缘膜、以及与所述第一栅极绝缘膜接触的第一栅电极；
所述横向型半导体元件具有：以与所述第一半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层的第二导电型的第三半导体区域、以与所述第一半导体区域和所述第三半导体区域分开的方式选择性地设置于所述半导体基板的一个面的表面层的第二导电型的第四半导体区域、以及隔着第二栅极绝缘膜设置于所述半导体层的夹在所述第三半导体区域与所述第四半导体区域之间的部分的表面上的第二栅电极，其特征在于，所述半导体装置的制造方法包括如下步骤：
第一工序，在所述半导体基板的一个面上形成所述第一栅极绝缘膜和所述第二栅极绝缘膜；
第二工序，形成与所述第一栅极绝缘膜接触的所述第一栅电极，并且形成与所述第二栅极绝缘膜接触的所述第二栅电极；
第三工序，在所述第二工序之后，在所述半导体基板的一个面的表面层选择性地形成与所述第一栅极绝缘膜接触的所述第一半导体区域；
第四工序，在所述第三工序之后，将所述第二栅电极作为掩模进行离子注入，针对所述第二栅电极自对准地形成所述第三半导体区域和所述第四半导体区域；
第五工序，在所述第四工序之后，在所述第一半导体区域的内部选择性地形成所述第二半导体区域；
第六工序，在所述第五工序之后，在所述半导体基板的一个主面上形成层间绝缘膜；
第七工序，选择性地除去所述层间绝缘膜而形成多个接触孔，使与不同的所述接触孔分别对应的所述第一半导体区域、所述第三半导体区域以及所述第四半导体区域从所述接触孔露出；
第八工序，借由所述接触孔进行离子注入，在所述第一半导体区域、所述第三半导体区域以及所述第四半导体区域的内部分别形成杂质浓度比所述第一半导体区域高的第二导电型的第一扩散区、杂质浓度大于等于所述第三半导体区域的杂质浓度的第二导电型的第二扩散区、以及杂质浓度大于等于所述第四半导体区域的杂质浓度的第二导电型的第三扩散区；以及
第九工序，在所述第八工序之后，形成借由不同的所述接触孔而分别连接到对应的所述第一扩散区、所述第二扩散区以及所述第三扩散区的多个金属布线层。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述第七工序中，在靠近所述第三半导体区域的相对于所述第二栅电极的一侧为相反侧的端部形成用于将所述第二扩散区与所述金属布线层进行连接的所述接触孔。
9.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述第七工序中，在靠近所述第四半导体区域的相对于所述第二栅电极的一侧为相反侧的端部形成用于将所述第三扩散区与所述金属布线层进行连接的所述接触孔。
10.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在所述第一工序之前，还包括在所述半导体基板的一个面形成使所述纵向型半导体元件与所述横向型半导体元件分开的局部绝缘膜的工序，
在所述第八工序中形成所述第二扩散区，所述第二扩散区从所述第三半导体区域延伸到被所述局部绝缘膜的端部的残渣覆盖的部分，所述局部绝缘膜是在所述第七工序中通过从所述接触孔露出而被除去的。
11.根据权利要求7～9中任一项所述的半导体装置的制造方法，其特征在于，
在所述第一工序之前，还包括在所述半导体基板的一个面形成使所述纵向型半导体元件与所述横向型半导体元件分开的局部绝缘膜的工序，
在所述第八工序中形成所述第三扩散区，所述第三扩散区从所述第四半导体区域延伸到被所述局部绝缘膜的端部的残渣覆盖的部分，所述局部绝缘膜是在所述第七工序中通过从所述接触孔露出而被除去的。
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