KR20190037084A - 고전압 접합 종단(hvjt) 디바이스와 고전압 금속 산화물 반도체(hvmos) 디바이스의 집적 - Google Patents

고전압 접합 종단(hvjt) 디바이스와 고전압 금속 산화물 반도체(hvmos) 디바이스의 집적 Download PDF

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이-쳉 치우
훙-츄 린
시우안-젱 린
쿠오-밍 우
웬-치 치앙
커-시아오 후오
루-이 수
포-치 첸
춘 린 차이
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Abstract

본원의 다양한 실시형태는 고전압 금속 산화물 반도체(HVMOS) 디바이스를 고전압 접합 종단(HVJT) 디바이스와 집적한 집적 회로(IC)에 관한 것이다. 일부 실시형태에 있어서, 제1 드리프트 웰 및 제2 드리프트 웰이 기판 내에 있다. 제1 및 제2 드리프트 웰은 링형 패턴으로 경계를 이루고, 제1 도핑 타입을 갖는다. 주변 웰이 기판 내에 있고 제1 도핑 타입과는 반대의 제2 도핑 타입을 갖는다. 주변 웰은 제1 및 제2 드리프트 웰을 둘러싸서 분리시킨다. 바디 웰이 기판 내에 있고 제2 도핑 타입을 갖는다. 또한, 바디 웰은 제1 드리프트 웰 위에 배치되고, 제1 드리프트 웰에 의해 주변 웰과 이격된다. 게이트 전극이 제1 드리프트 웰과 바디 웰 사이의 접합부 위에 배치된다.

Description

고전압 접합 종단(HVJT) 디바이스와 고전압 금속 산화물 반도체(HVMOS) 디바이스의 집적{HIGH VOLTAGE METAL-OXIDE-SEMICONDUCTOR (HVMOS) DEVICE INTEGRATED WITH A HIGH VOLTAGE JUNCTION TERMINATION (HVJT) DEVICE}
<관련 출원의 참조>
본원은 2017년 9월 28일에 출원한 미국 가출원 번호 제62/564,695호의 이익을 주장한다. 전술한 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
초고전압 금속 산화물 반도체(MOS) 디바이스는 예컨대 600 볼트 부근의 전압과 같은 수백 볼트의 전압에서 동작을 유지할 수 있는 반도체 디바이스이다. 그 중에서도, 초고전압 MOS 디바이스는 하이 사이드(high-side) 게이트 드라이버 회로의 레벨 시프터용으로 사용된다. 이러한 레벨 시프터는 제1 및 제2 전압 레벨에서 각각 동작하는 디바이스들 간의 비호환성을 해결하기 위해 제1 전압 레벨의 입력 신호를 제2 전압 레벨의 출력 신호로 변환한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 고전압 금속 산화물 반도체(HVMOS) 디바이스를 고전압 접합 종단(HVJT) 디바이스와 집적한 집적 회로(IC)의 일부 실시형태의 평면 레이아웃(top layout)을 도시한다.
도 2a와 도 2b는 도 1의 IC의 일부 더 상세한 실시형태의 단면도를 도시한다.
도 3a와 도 3b는 도 1의 IC의 일부 더 상세한 실시형태의 다양한 평면 레이아웃을 도시한다.
도 4a와 도 4b는 하이 사이드 영역의 기하구조(geometry)가 변하는 도 1의 IC의 다양한 다른 실시형태의 평면 레이아웃을 도시한다.
도 5a 내지 도 5d는 HVMOS 디바이스의 기하구조가 변하는 도 1의 IC의 다양한 다른 실시형태의 평면 레이아웃을 도시한다.
도 6a와 도 6b는 2개보다 많은 수의 HVMOS 디바이스를 HVJT 디바이스와 집적한 도 1의 IC의 다양한 다른 실시형태의 평면 레이아웃을 도시한다.
도 7은 도 1의 IC가 적용되는 회로의 일부 실시형태의 블록도를 도시한다.
도 8 내지 도 13은 HVMOS 디바이스를 HVJT 디바이스와 집적한 IC를 형성하는 방법의 일부 실시형태의 일련의 단면도를 도시한다.
도 14는 도 8 내지 도 13의 방법의 일부 실시형태의 흐름도를 도시한다.
본 개시내용은 이 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
집적 회로(IC)는 예컨대 하이 사이드 영역과 저전압 영역을 포함할 수 있다. 하이 사이드 영역은 고전압 레벨에서 동작하는 디바이스를 포함하고, 저전압 영역은 비교적 저전압 레벨에서 동작하는 디바이스를 포함한다. 고전압 접합 종단(HVJT) 디바이스는 하이 사이드 영역을 둘러싸고 경계를 이루는 링형의 평면 레이아웃을 갖는다. 또한, HVJT 디바이스는 저전압 영역과 고전압 금속 산화물 반도체(HVMOS) 디바이스로부터 하이 사이드 영역을 분리시킨다. HVMOS 디바이스는 저전압 레벨의 입력 신호를 고전압 레벨의 출력 신호로 변환하는 레벨 시프터를 부분적으로 또는 전체적으로 규정한다. 또한, HVMOS 디바이스는 하이 사이드 영역 내의 디바이스에 전기적으로 결합되어 그 디바이스에 출력 신호를 제공한다. 이러한 전기적 결합은 예컨대 와이어 본딩에 의해 외부적으로, 또는 BEOL(back-end-of-line) 상호접속 구조의 금속 와이어에 의해 내부적으로 이루어질 수 있다.
HVMOS 디바이스를 하이 사이드 영역 내의 디바이스에 외부적으로 전기 결합시키는데 와이어 본딩을 이용하는 것에 따른 문제는, 와이어 본딩이 극한 환경(예컨대, 고압 및/또는 고온의 환경)에서 높은 공정 비용 및 낮은 신뢰성을 갖는다는 것이다. HVMOS 디바이스를 하이 사이드 영역 내의 디바이스에 내부적으로 전기 결합시키는데 BEOL 상호접속 구조의 금속 와이어를 이용하는 것에 따른 문제는, 금속 와이어가 HVJT 디바이스의 개구부에 의존한다는 것이다. 이것은 신뢰성 문제(예컨대, 낮은 항복 전압)를 초래하고, HVMOS 디바이스의 수를 제한하며, 복잡성을 증가시킨다.
전술한 견지에 있어서, 본원의 다양한 실시형태는 HVMOS 디바이스를 HVJT 디바이스와 집적한 IC에 관한 것이다. 일부 실시형태에 있어서, 제1 드리프트 웰 및 제2 드리프트 웰이 기판 내에 있다. 제1 및 제2 드리프트 웰은 링형 패턴으로 경계를 이루고, 제1 도핑 타입을 갖는다. 링형 패턴은 원형 링 형상, 정사각형 링 형상, 직사각형 링 형상, 삼각형 링 형상, 또는 기타 폐경로 형상일 수 있다. 주변 웰(peripheral well)이 기판 내에 있고 제1 도핑 타입과는 반대의 제2 도핑 타입을 갖는다. 주변 웰은 제1 및 제2 드리프트 웰을 둘러싸서 분리시킨다. 바디 웰(body well)이 기판 내에 있고 제2 도핑 타입을 갖는다. 또한, 바디 웰은 제1 드리프트 웰 위에 배치되고, 제1 드리프트 웰에 의해 주변 웰과 이격된다. 게이트 전극이 제1 드리프트 웰과 바디 웰 사이의 접합부 위에 배치된다. 제1 드리프트 웰, 바디 웰 및 게이트 전극은 HVMOS 디바이스를 부분적으로 규정하고, 제2 드리프트 웰 및 주변 웰은 부분적으로 HVJT 디바이스를 규정한다. 하이 사이드 웰이 기판 내에 있고 제2 도핑 타입을 갖는다. 또한, 하이 사이드 웰은 제2 드리프트 웰 위에 배치되고, 제2 드리프트 웰에 의해 주변 웰과 이격된다.
HVMOS 디바이스와 HVJT 디바이스를 집적함으로써 IC 칩 면적은 더 작아지고 신뢰성은 더 높아진다. 예를 들어, HVMOS 디바이스와 HVJT 디바이스가 집적되기 때문에, 2개의 디바이스는 별개의 IC 칩 영역 대신에 공통 IC 칩 영역을 공유한다. 이에, 전체 IC 면적이 감소된다(예컨대, 약 25-60% 감소). 다른 예로서, HVMOS 디바이스와 HVJT 디바이스가 집적되기 때문에, HVMOS 디바이스와 HVJT 디바이스는 와이어 본딩 없이 그리고 HVJT 디바이스의 개구부 없이 전기적으로 결합될 수 있다. 이에, 신뢰성이 향상된다.
제1 및 제2 드리프트 웰을 둘러싸서 분리시킴으로써, 주변 웰은 HVMOS 디바이스를 HVJT 디바이스와 분리시키는 절연 링(isolation ring)을 규정할 수 있다. 절연 링은 원형 링 형상, 정사각형 링 형상, 직사각형 링 형상, 삼각형 링 형상, 또는 기타 폐경로 형상일 수 있다. 절연 링은 IC 칩 면적의 증가 없이 HVMOS 디바이스와 HVJT 디바이스의 효율적인 집적을 가능하게 한다. 효율적인 집적에 의해, 복잡한 재설계 없이도 또 HVMOS 및 HVJT 디바이스에 의한 IC 칩 면적의 증가 없이도 HVMOS 디바이스의 수 및/또는 하이 사이드 웰의 사이즈가 증가할 수 있다. 또한, 효율적인 집적에 의해, 복잡한 재설계 없이도 HVMOS 디바이스의 전압 취급 능력 및/또는 전류 취급 능력을 변경할 수 있다.
도 1을 참조하면, HVMOS 디바이스(102)를 HVJT 디바이스(104)와 집적한 IC의 일부 실시형태의 평면 레이아웃(100)이 제공된다. HVMOS 디바이스(102)와 HVJT 디바이스(104)는 경계를 이루고 함께 복합 구조를 규정한다. 복합 구조는 IC의 하이 사이드 영역(106)의 경계를 따라 폐경로 내에서 측방향으로 연장되어 하이 사이드 영역(106)을 완전히 둘러싼다. 일부 실시형태에 있어서, 복합 구조는 정사각형 링 형상, 직사각형 링 형상, 삼각형 링 형상, 원형 링 형상, 또는 기타 폐경로 형상이다. 또한, 복합 구조는 IC의 저전압 영역(108)에 의해 둘러싸인다.
하이 사이드 영역(106)은 고전압 레벨에서 동작하는 반도체 디바이스(도시 생략)를 수용하는 반면, 저전압 영역(108)은 저전압 레벨에서 동작하는 반도체 디바이스(도시 생략)를 수용한다. 고전압 레벨은 저전압 레벨에 비해 높고, 예컨대 약 300-1200 볼트 사이의 전압, 약 300-750 볼트 사이의 전압, 약 750-1200 볼트 사이의 전압, 또는 약 300 볼트를 초과한 전압이거나 이들을 포함할 수 있다. 저전압 레벨은 예컨대 약 1-20 볼트 사이의 전압, 약 1-10 볼트 사이의 전압, 약 10-20 볼트 사이의 전압, 또는 약 20 볼트 미만의 전압이거나 이들을 포함할 수 있다.
HVJT 디바이스(104)는 하이 사이드 영역(106)을 저전압 영역(108)과 물리적 그리고 전기적으로 분리시킨다. 또한, HVJT 디바이스(104)는 다이오드이거나 다이오드를 포함한다. 다이오드는 고전압 레벨에서 지속적인 동작이 가능하고 역바이어스 상태에서 동작하도록 구성된다. HVMOS 디바이스(102)는 트랜지스터 또는 고전압 레벨에서 지속적인 동작이 가능한 기타 스위칭 트랜지스터이다. 예를 들어, HVMOS 디바이스(102)는 LDMOS(lateralally diffused metal-oxide-semiconductor) 디바이스 또는 기타 적절한 금속 산화 반도체(MOS) 디바이스일 수 있고/있거나 소스-드레인 전압이 고전압 레벨(예컨대, 약 600 볼트)에 있는 동안 동작을 유지할 수 있다. 일부 실시형태에 있어서, HVMOS 디바이스(102)는 저전압 레벨의 입력 신호를 고전압 레벨의 출력 신호로 변환하는 레벨 시프터를 부분적으로 또는 전체적으로 규정한다. HVMOS 디바이스(102)는 제1 HVMOS 디바이스(102A) 및 제2 HVMOS 디바이스(102B)를 포함한다.
각각의 HVMOS 디바이스(102)는 HVMOS 드리프트 웰(110) 및 HVMOS 바디 웰(112) 상에 있고, 제1 소스/드레인 영역(114), 제2 소스/드레인 영역(116), 바디 컨택 영역(118), 및 게이트 전극(120)을 포함한다. HVMOS 드리프트 웰(110)은 제1 도핑 타입을 갖는 반도체 영역이고 HVMOS 바디 웰(112)을 둘러싼다. HVMOS 바디 웰(112)은 제1 도핑 타입과는 반대의 제2 도핑 타입을 갖는 반도체 영역이며, HVMOS 디바이스의 선택적 전도성 채널(122)을 규정한다. 제1 도핑 타입은 예컨대 n타입일 수 있고, 제2 도핑 타입은 예컨대 p타입일 수 있거나, 그 반대일 수 있도 있다. 또한, HVMOS 바디 웰(112)은 단면으로 볼 경우 제1 소스/드레인 영역(114) 및 바디 컨택 영역(118) 아래에 있다(도 1의 평면 레이아웃(100)에서는 보이지 않음).
제1 및 제2 소스/드레인 영역(114, 116)은, 제1 소스/드레인 영역(114)이 저전압 영역(108)과 경계를 이루고, 제2 소스/드레인 영역(116)이 하이 사이드 영역(106)과 경계를 이루도록, HVMOS 드리프트 및 바디 웰(110, 112)에 의해 이격되어 있다. 제1 및 제2 소스/드레인 영역(114, 116)은 HVMOS 드리프트 웰(110)보다 도핑 농도가 높은, 제1 도핑 타입을 갖는 반도체 영역이다. 바디 컨택 영역(118)은 HVMOS 바디 웰(112)보다 도핑 농도가 높은, 제2 도핑 타입을 갖는 반도체 영역이다. 게이트 전극(120)(점선으로 표시)이 HVMOS 바디 웰(112) 위에 배치되어, 게이트 전극(120)은 제1 소스/드레인 영역(114)과 경계를 이루고, 대부분 제1 및 제2 소스/드레인 영역(114) 사이에 있다. 게이트 전극(120)은 예컨대 도핑된 폴리실리콘, 금속, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다.
HVMOS 디바이스(102)는 HVMOS 디바이스(102)를 하이 사이드 영역(106) 및 HVJT 디바이스(104)와 물리적 그리고 전기적으로 분리시키는 절연 링(124)에 의해 개별적으로 둘러싸인다. 예를 들어, 절연 링(124)은 HVJT 디바이스(104)(이하에서 논의) 및/또는 HVMOS 드리프트 웰(110)의 드리프트 영역으로 다이오드를 규정할 수 있으며, 다이오드는 차단 또는 역바이어스 상태로 동작하여 전기적 분리를 제공할 수 있다. 절연 링(124)이 원형의 링 형상일 수도 있지만, 절연 링(124)은 원형 링 형상에 한정되지 않는다. 절연 링(124)은 예컨대, 정사각형 링 형상, 직사각형 링 형상, 삼각형 링 형상, 또는 기타 폐경로 형상일 수도 있다. 일부 실시형태에 있어서, 절연 링(124)은 HVMOS 드리프트 웰(110)과 반대의 도핑 타입 및/또는 HVMOS 바디 웰(112)과 동일한 도핑 타입을 갖는 반도체 영역이다. 절연 링(124)은 IC 칩 면적의 증가 없이 HVMOS 디바이스(102)와 HVJT 디바이스(104)의 효율적인 집적을 가능하게 한다.
이하에서 알 수 있지만, 집적에 의해, 복잡한 재설계 없이도 또 HVMOS 및 HVJT 디바이스(102, 104)가 더 많은 IC 칩 면적을 이용하지 않고도 HVMOS 디바이스의 수 및/또는 하이 사이드 영역(106)의 사이즈가 증가할 수 있다. 또한, 집적에 의해, 복잡한 재설계 없이도 HVMOS 디바이스(102)의 전압 취급 능력 및/또는 전류 취급 능력을 변경할 수 있다. 게다가, 집적에 의해 IC 칩 면적이 작아지고 신뢰성이 높아진다. 예를 들어, HVMOS 디바이스(102)와 HVJT 디바이스(104)가 집적되기 때문에, HVMOS 및 HVJT 디바이스(102, 104)는 별개의 IC 칩 영역 대신에 공통 IC 칩 영역을 공유한다. 이에, 전체 IC 면적이 감소된다. 다른 예로서, HVMOS 디바이스(102)와 HVJT 디바이스(104)가 집적되기 때문에, HVMOS 및 HVJT 디바이스(102, 104)는 와이어 본딩 없이 그리고 HVJT 디바이스(104)의 개구부 없이 전기적으로 결합될 수 있다. 이에, 신뢰성이 향상된다.
도 1에는 IC가 2개의 HVMOS 디바이스(즉, 제1 HVMOS 디바이스(102A)와 제2 HVMOS 디바이스(102B))를 갖는 것으로 도시되지만, 다른 실시형태에서는 제1 또는 제2 HVMOS 디바이스(102A, 102B)가 생략될 수도 있다. 또한, 이하에서 볼 수 있겠지만, 다른 실시형태에서는 IC가 하나 이상의 추가 HVMOS 디바이스를 가질 수도 있다. 이러한 실시형태에서는, 하나 이상의 추가 HVMOS 디바이스는 각각 전술한 바와 같으며, 각각 하이 사이드 영역(106)의 겅계를 따라 배치된다.
도 2a를 참조하면, 도 1의 IC의 일부 더 상세한 실시형태의 단면도(200A)가 제공된다. 단면도(200A)는 예컨대 도 1의 A-A'선을 따라 절단된 것일 수 있다. 도시하는 바와 같이, 제1 HVMOS(102A)와 HVJT(104)는 반도체 기판(202) 상에 있다. 반도체 기판(202)은 예컨대, 벌크 실리콘 기판, III-V족 기판, 실리콘-온-절연체(SOI) 기판, 또는 기타 반도체 기판일 수 있다.
주변 웰(204)이 반도체 기판(202) 내에 있고, 반도체 기판(202)의 벌크 반도체 영역(202B) 위에 배치된다. 주변 웰(204)은 제1 HVMOS 디바이스(102A)와 HVJT 디바이스(104)가 사이에 개재되어 있는 한 쌍의 세그먼트를 포함하고, 절연 링(124)을 더 포함한다. 위에서 아래로 볼 때, 절연 링(124)은 제1 HVMOS 디바이스(102A)의 경계를 따라 측방향으로 연장되어 제1 HVMOS 디바이스(102A)를 완전히 둘러싼다. 이것이 도 2a의 단면도(200A)에는 보이지 않음을 알아야 한다. 일부 실시형태에서, 주변 웰(204)은 주변 웰(204)의 나머지에 비해 절연 링(124)에서 높은 도핑 농도를 갖는다. 또한, 일부 실시형태에서, 주변 웰(204)은 벌크 반도체 영역(202B)과 동일한 도핑 타입을 갖는다.
격리 구조(206)가 주변 웰(204) 위에 배치된다. 격리 구조(206)는 유전체 재료(예컨대, 실리콘 산화물)을 포함하며, 예컨대 STI(shallow trench isolation) 구조, FOX(field oxide) 구조, LOCOS 구조(local oxidation of silicon), 또는 기타 격리 구조일 수도 또는 이들을 포함할 수도 있다. 또한, 제1 주변 컨택 영역(208A)과 제2 주변 컨택 영역(208B)가 주변 웰(204) 위에 배치된다. 제1 주변 컨택 영역(208A)은 제1 HVMOS 디바이스(102A)에 인접하고, 제2 주변 컨택 영역(208B)은 HVJT 디바이스(104)에 인접하다. 제1 및 제2 주변 컨택 영역(208A, 208B)은 반도체 기판(202) 내에 있으며, 주변 웰(204)과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높다. 일부 실시형태에 있어서, 제1 및 제2 주변 컨택 영역(208A, 208B)은 접지 및/또는 저전압 전원의 캐소드에 전기적으로 결합된다.
HVMOS 드리프트 웰(110)과 HVMOS 바디 웰(112)은 반도체 기판(202) 내에 있고 벌크 반도체 영역(202B) 위에 배치된다. 또한, 제1 HVMOS 디바이스(102A)는 HVMOS 드리프트 웰(110)과 HVMOS 바디 웰(112) 상에 있다. 제1 HVMOS 디바이스(102A)는 예컨대 LDMOS 트랜지스터 또는 기타 스위칭 디바이스일 수 있다. HVMOS 드리프트 웰(110)이 HVMOS 바디 웰(112)을 밑에서 횡방향으로 둘러싸서, HVMOS 드리프트 웰(110)은 HVMOS 바디 웰(112)을 벌크 반도체 영역(202B) 및 주변 웰(204)로부터 이격시킨다(예컨대, 완전히 이격시킨다). 또한, HVMOS 드리프트 웰(110)은 주변 웰(204) 및 HVMOS 바디 웰(112)과 반대의 도핑 타입을 갖는다. HVMOS 바디 웰(112)은 주변 웰(204)과 동일한 도핑 타입을 갖는다. 일부 실시형태에 있어서, 격리 구조(206)는 HVMOS 드리프트 웰(110)이 주변 웰(204)과 접촉하는 경계를 덮는다.
제1 소스/드레인 영역(114)보다는 하이 사이드 영역(106)에 더 가까운 제2 소스/드레인 영역(116)이 HVMOS 드리프트 웰(110) 위에 배치된다. 제1 소스/드레인 영역(114)과 바디 컨택 영역(118)이 HVMOS 바디 웰(112) 위에 배치되어, 제1 소스/드레인 영역(114)은 바디 컨택 영역(118)과 제2 소스/드레인 영역(116) 사이에 있다. 제1 및 제2 소스/드레인 영역(114, 116)은 HVMOS 드리프트 웰(110), HVMOS 바디 웰(112), 및 격리 구조(206)에 의해 횡방향으로 분리된다. 제1 소스/드레인 영역(114), 제2 소스/드레인 영역(116), 및 바디 컨택 영역(118)은 반도체 기판(202) 내에 있다. 제1 및 제2 소스/드레인 영역(114, 116)은 HVMOS 드리프트 웰(110)과 동일한 도핑 타입을 갖지만, 도핑 농도는 더 높다. 바디 컨택 영역(118)은 HVMOS 바디 웰(112)과 동일한 도핑 타입을 갖지만, 도핑 농도는 더 높다. 일부 실시형태에 있어서, 제1 소스/드레인 영역(114)과 바디 컨택 영역(118)은 전기적으로 함께 쇼트된다.
선택적 전도성 채널(122)이 HVMOS 바디 웰(112) 내에 있다. 선택적 전도성 채널(122)은 제1 소스/드레인 영역(114)으로부터 HVMOS 드리프트 웰(110)까지, 반도체 기판(202)의 상부면을 따라 연장된다. HVMOS 드리프트 웰(110)은 선택적 전도성 채널(122)로부터 제2 소스/드레인 영역(116)까지 연장된다. 또한, 격리 구조(206)는 선택적 전도성 채널(122)과 제2 소스/드레인 영역(116) 사이에서 HVMOS 드리프트 웰(110) 위에 배치된다. 일부 실시형태에 있어서, HVMOS 드리프트 웰(110) 상의 격리 구조(206)의 폭(W)은 약 50-200 마이크로미터, 약 75-125 마이크로미터, 또는 약 100 마이크로미터이다.
게이트 전극(120)은 선택적 전도성 채널(122)과 격리 구조(206) 위에 배치되고, 선택적 전도성 채널(122) 위에서부터 격리 구조(206) 위에까지 격리 구조(206)의 측벽을 따라 더욱 연장된다. 또한, 게이트 전극(120)은 게이트 유전체층(212)에 의해 선택적 전도성 채널(122)과 전기적으로 절연된다. 게이트 전극(212)은 예컨대 실리콘 산화물, 하프늄 산화물, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다. 일부 실시형태에서는 HVMOS 전계판(214)이 제2 소스/드레인 영역(116)과 경계를 이룬다. HVMOS 전계판(214)은 격리 구조(206)의 측벽을 따라 연장되어 격리 구조(206) 위에 배치된다. 일부 실시형태에 있어서, HVMOS 전계판(214)은 제2 소스/드레인 영역(116)에 대해 전기적으로 쇼트된다. HVMOS 전계판(214)은 예컨대 도핑된 폴리실리콘, 금속, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다.
제1 HVMOS 디바이스(102A)의 동작 중에, 선택적 전도성 채널(122)은 게이트 전극(120)으로부터 제1 소스/드레인 영역(114)으로의 전압이 임계 전압을 초과하는지에 따라 선택적으로 전도된다. 또한, 제1 HVMOS 디바이스(102A)가 비전도 또는 차단 상태에 있는 동안, HVMOS 드리프트 웰(110)은 높은 소스-드레인 전압(예컨대, 300 볼트를 초과하는 전압)과 연관된 고전계를 흡수하기 위한 레지스터로서 기능한다. 따라서, 제1 HVMOS 디바이스(102A)는 높은 소스-드레인 전압에서 동작을 지속할 수 있다. 일부 실시형태에서, HVMOS 드리프트 웰(110)은 HVMOS 바디 웰(112)과 제2 소스/드레인 영역(116) 사이의 분리를 증가 시키도록 넓어지고, 이에 따라 제1 HVMOS 디바이스(102A)가 동작을 지속할 수 있는 저항 및 전압을 상승시킨다. 이러한 실시형태에서는, HVMOS 드리프트 웰(110) 상의 격리 구조(206)의 폭(W)이 HVMOS 드리프트 웰(110)과 함께 증가한다. 일부 실시형태에서는, HVMOS 드리프트 웰(110)의 도핑 농도가 감소하고, 그에 따라 제1 HVMOS 디바이스(102A)가 동작을 지속할 수 있는 저항 및 전압을 상승시킨다. HVMOS 드리프트 웰(110)을 넓히고 그리고/또는 HVMOS 드리프트 웰(110)의 도핑 농도를 감소시키는 것에 따른 과제는, 전도 또는 비차단 상태에서의 제1 HVMOS 디바이스(102A)의 저항이 높아질 수 있고 전력 효율이 낮아질 수 있다는 것이다. 또한, HVMOS 드리프트 웰(110)을 넓히는 것에 따른 과제는 제1 HVMOS 디바이스(102A)가 차지하는 IC 칩 면적이 커질 수 있다는 것이다.
일부 실시형태에 있어서, HVMOS 바디 웰(112)은 하이 사이드 영역(106) 쪽으로 측방향으로 돌출하는 돌출부(112P)를 포함한다. 돌출부(112P)는 다수의 PN 접합부를 갖는 HVMOS RESURF(reduced surface field) 구조(216)를 규정하는 교대로 적층된 n타입 및 p타입 반도체 영역을 형성한다. 다수의 PN 접합부는 다음을 포함한다. 1) 돌출부(112P)의 바닥면과 HVMOS 드리프트 웰(110) 사이의 경계에 있는 제1 PN 접합부와, 2) 돌출부(112P)의 상부면과 HVMOS 드리프트 웰(110) 사이의 경계에 있는 제2 PN 접합부. 일부 실시형태에 있어서, 다수의 PN 접합부는 벌크 반도체 영역(202B)과 HVMOS 드리프트 웰(110) 사이의 경계에 있는 제3 PN 접합부를 더 포함한다. 다수의 PN 접합부는 예컨대 수퍼 접합부(Super Junction)로도 알려져 있다. HVMOS RESURF 구조(216)는 높은 소스-드레인 전압과 연관된 고전계를 측방향 및 수직 방향으로 분배하여, 차단 또는 오프 상태에서 최대 전계를 낮게 한다. 예를 들어, 고전계는 다수의 PN 접합부에 걸쳐 수직으로 분배될 수도 있고/있거나 제2 소스/드레인 영역(116)으로부터 HVMOS 바디 웰(112)로 측방향으로 분배될 수도 있다. 이에, 제1 HVMOS 디바이스(102A)가 고전압에서 동작을 지속할 수 있다. 또한, HVMOS RESURF 구조(216)는 제2 소스/드레인 영역(116)로부터 HVMOS 바디 웰(112)으로의 고저항에 의존하지 않고서, IC 칩 면적이 낮아질 수 있고 비차단 상태에서의 제1 HVMOS 디바이스(102A)의 저항이 낮아질 수 있다.
HVJT 드리프트 웰(218)은 벌크 반도체 영역(202B) 위에 배치되며, 주변 웰(204)의 대향 세그먼트 사이에 개재되어 있다. 또한, HVJT 드리프트 웰(218)이 하이 사이드 영역(106)에서 하이 사이드 웰(220)을 밑에서 횡방향으로 둘러싸서, HVJT 드리프트 웰(218)은 하이 사이드 웰(220)을 벌크 반도체 영역(202B)과 주변 웰(204)로부터 이격시킨다(예컨대, 완전히 이격시킨다). HVJT 웰(218)과 하이 사이드 웰(220)은 반도체 기판(202) 내에 있고 각각 반대의 도핑 타입을 갖는다. 일부 실시형태에 있어서, HVJT 드리프트 웰(218)은 HVMOS 드리프트 웰(110)과 동일한 도핑 타입을 갖고, 그리고/또는 하이 사이드 웰(220)은 HVMOS 바디 웰(112) 및 주변 웰(204)과 동일한 도핑 타입을 갖는다. 일부 실시형태에 있어서, 주변 웰(204), HVMOS 바디 웰(112), 하이 사이드 웰(220), 및 벌크 반도체 영역(202B)은 p 타입인 반면, HVMOS 드리프트 웰(110)과 HVJT 드리프트 웰(218)은 n타입이거나, 그 반대도 가능하다. 일부 실시형태에 있어서, 격리 구조(206)는 하이 사이드 웰(220)을 부분적으로 덮고 그리고/또는 하이 사이드 웰(220)이 HVJT 드리프트 웰(218)과 접촉하는 경계를 덮는다.
하이 사이드 컨택 웰(222)이 하이 사이드 웰(220) 위에 배치되고, 하이 사이드 웰(220)의 양 측면 상에 한 쌍의 세그먼트를 포함한다. 일부 실시형태에서는, 위에서 아래로 볼 경우, 하이 사이드 컨택 영역(222)은 폐경로에서 하이 사이드 웰(220)의 경계를 따라 측방향으로 연장되고/되거나 링 형상을 갖는다. 이것이 도 2a의 단면도(200A)에는 보이지 않음을 알아야 한다. 하이 사이드 컨택 영역(222)은 반도체 기판(202) 내에 있으며, 하이 사이드 웰(220)과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높다.
하이 사이드 웰(220)에 인접한 HVJT 드리프트 웰(218) 위에 배치되는 HVJT 드리프트 컨택 영역(224)은 하이 사이드 웰(220)과 하이 사이드 컨택 영역(224)이 사이에 개재되어 있는 한 쌍의 세그먼트를 포함한다. 일부 실시형태에서는, 위에서 아래로 볼 경우, HVJT 드리프트 컨택 영역(224)은 폐경로에서 하이 사이드 웰(220)의 경계를 따라 측방향으로 연장되고/되거나 링 형상을 갖는다. 이것이 도 2a의 단면도(200A)에는 보이지 않음을 알아야 한다. HVJT 드리프트 컨택 영역(224)은 반도체 기판(202) 내에 있으며, HVJT 드리프트 웰(218)과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높다.
HVJT 디바이스(104)는 다이오드이거나 다이오드를 포함하며, HVJT 드리프트 웰(218), 주변 웰(204), 제2 주변 컨택 영역(208B), 및 HVJT 드리프트 컨택 영역(224)에 의해 부분적으로 규정된다. 다이오드의 애노드는 제2 주변 컨택 영역(208B)에 의해 규정되고, 다이오드의 캐소드는 HVJT 드리프트 컨택 영역(224)에 의해 규정되거나, 그 반대도 가능하다. 또한, HVJT 드리프트 웰(218)과 주변 웰(204)은 다이오드의 PN 접합부를 규정한다.
또한, 격리 구조(206)는 제2 주변 컨택 영역(208B)과 제2 HVJT 드리프트 컨택 영역(224) 사이에서 HVJT 드리프트 웰(218) 위에 배치된다. 또한, 일부 실시형태에 있어서, 격리 구조(206)는 제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224) 사이에서, 제1 및 제2 소스/드레인 영역(114, 116) 사이에서와 같은 동일한 폭(W)을 갖는다. 제2 주변 컨택 영역(208B)과 격리 구조(206) 사이에서 HVJT 드리프트 웰(218)이 주변 웰(204)과 접촉하는 PN 접합부 위에 제1 HVJT 전계판(226)이 배치된다. 또한, 제1 HVJT 전계판(226)은 격리 구조(206)의 측벽을 따라 PN 접합부 위에서부터 격리 구조(206) 위에까지 연장된다. 제1 HVJT 전계판(226)은 전계판 유전체층(228)에 의해 HVJT 드리프트 웰(218) 및 주변 웰(204)과 전기적으로 절연된다. 전계판 유전체층(228)은 예컨대 실리콘 산화물, 하프늄 산화물, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다. 일부 실시형태에 있어서, 제1 HVJT 전계판(226)는 제2 주변 컨택 영역(208B)에 대해 전기적으로 쇼트된다. 제1 HVJT 전계판(226)은 예컨대 도핑된 폴리실리콘, 금속, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다.
일부 실시형태에 있어서, 제2 HVJT 전계판(230)이 제1 HVJT 전계판(226)과 HVJT 드리프트 컨택 영역(224) 사이에서 HVJT 드리프트 컨택 영역(224)과 경계를 이룬다. 제2 HVJT 전계판(230)은 격리 구조(206)의 측벽을 따라 연장되어 격리 구조(206) 위에 배치된다. 일부 실시형태에 있어서, 제2 HVJT 전계판(230)은 HVJT 드리프트 컨택 영역(224)에 대해 전기적으로 쇼트된다. 제2 HVJT 전계판(230)은 예컨대 도핑된 폴리실리콘, 금속, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다.
HVJT 디바이스(104)의 동작 중에, HVJT 디바이스(104)는, 하이 사이드 웰(220)이 주변 웰(204)보다 전압이 더 높으면 주변 웰(204)과 하이 사이드 웰(220) 사이에 전기 분리를 제공한다. 또한, HVJT 디바이스(104)가 비전도 또는 차단 상태이면, HVJT 드리프트 웰(218)과 주변 웰(204)은 고전압(예컨대, 300 볼트를 초과하는 전압)과 연관된 고전계를 흡수하기 위해 제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224) 사이에서 레지스터로서 기능한다. 이에, HVJT 디바이스(104)가 고전압에서 동작을 지속할 수 있다. 일부 실시형태에 있어서, HVJT 드리프트 웰(218)은 제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224) 사이에 분리를 증가시키도록 넓어지고, 이에 따라 HVJT 디바이스(104)가 동작을 지속할 수 있는 저항 및 전압을 상승시킨다. 이러한 실시형태에서는, HVJT 드리프트 웰(218) 상의 격리 구조(206)의 폭(W)도 HVJT 드리프트 웰(218)과 함께 증가한다. 일부 실시형태에서는, HVJT 드리프트 웰(218)의 도핑 농도가 감소하고, 그에 따라 HVJT 디바이스(104)가 동작을 지속할 수 있는 저항 및 전압을 상승시킨다. HVJT 드리프트 웰(218)을 넓히고 그리고/또는 HVJT 드리프트 웰(218)의 도핑 농도를 감소시키는 것에 따른 과제는, 전도 또는 비차단 상태에서의 HVJT 디바이스(104)의 저항이 높아질 수 있고 전력 효율이 낮아질 수 있다는 것이다. 또한, HVJT 드리프트 웰(218)을 넓히는 것에 따른 과제는 HVJT 디바이스(104)가 차지하는 IC 칩 면적이 커질 수 있다는 것이다.
일부 실시형태에 있어서, 주변 웰(204)은 하이 사이드 영역(106) 쪽으로 돌출하는 돌출부(204P)를 포함한다. 돌출부(204P)는 다수의 PN 접합부를 갖는 HVJT RESURF 구조(232)를 규정하는 교대로 적층된 n타입 및 p타입 반도체 영역을 형성한다. 다수의 PN 접합부는 다음을 포함한다. 1) 돌출부(204P)의 바닥면과 HVJT 드리프트 웰(218) 사이의 경계에 있는 제1 PN 접합부와, 2) 돌출부(204P)의 상부면과 HVJT 드리프트 웰(218) 사이의 경계에 있는 제2 PN 접합부. 일부 실시형태에 있어서, 다수의 PN 접합부는 벌크 반도체 영역(202B)과 HVJT 드리프트 웰(218) 사이의 경계에 있는 제3 PN 접합부를 더 포함한다. HVJT RESURF 구조(232)는 고전압과 연관된 고전계를 측방향 및 수직 방향으로 분배하여, 차단 상태에서 최대 전계를 낮게 한다. 예를 들어, 고전계는 다수의 PN 접합부에 걸쳐 수직으로 분배될 수도 있고/있거나 제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224)으로부터 측방향으로 분배될 수도 있다. 이에, HVJT 디바이스(104)가 고전압에서 동작을 지속할 수 있다. 또한, HVJT RESURF 구조(232)는 제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224)으로부터의 고저항에 의존하지 않고서, IC 칩 면적이 낮아질 수 있고 비차단 상태에서의 HVJT 디바이스(104)의 저항이 낮아질 수 있다.
HVJT RESURF 구조(232)는 고전압과 연관된 고전계를 (제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224)으로부터) 횡방향으로 분배하고 (다수의 PN 접합부에 걸쳐) 수직으로 분배하여, 차단 상태에서 제2 주변 컨택 영역(208B)과 HVJT 드리프트 컨택 영역(224)으로부터의 최대 전계를 낮게 한다. 이에, HVJT 디바이스(104)는 온 저항을 낮게 하고 IC 칩 면적을 작게 하면서도 고전압에서 동작을 지속할 수 있다.
이러한 실시형태에서는, 나선형 구조(234)가 HVJT 드리프트 웰(218)과 HVMOS 드리프트 웰(110) 상의 격리 구조(206) 위에 배치된다. 위에서 아래로 볼 때에, 나선형 구조(234)는 격리 구조(206) 위에서 나선형으로 횡방향으로 그리고 연속으로 연장된다. 이것이 도 2a의 단면도(200A)에는 보이지 않음을 알아야 한다. 나선형 구조(234)는 그 아래의 캐리어 이동성을 조작(예를 들어, 증가 또는 감소)하기 위한 전계판으로서 기능한다. 일부 실시형태에서는, 나선형 구조(234)의 제1 단부가 제1 및 제2 주변 컨택 영역(208A, 208B) 및/또는 접지에 전기적으로 결합된다. 일부 실시형태에서는, 제1 단부에 대향하는 나선형 구조의 제2 단부가 하이 사이드 컨택 영역(222) 및/또는 HVJT 드리프트 컨택 영역(224)에 전기적으로 결합된다. 나선형 구조(234)는 예컨대 도핑된 폴리실리콘, 금속, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다.
전도성 와이어(236)와 전도성 비아(238)가 반도체 기판(202) 위에 적층되어 전도성 경로를 규정한다. 편의상, 전도성 와이어(236) 중 하나에만 도면부호 236이 표시되고, 전도성 비아(238) 중 하나에만 도면부호 238이 표시된다. 전도성 경로는 다양한 컨택 영역(예컨대, HVJT 드리프트 컨택 영역(224)), 다양한 전계판(예컨대, 제1 HVJT 전계판(226)), 게이트 전극(120), 제1 및 제2 소스/드레인 영역(114, 116), 및 나선형 구조(234) 사이에 전기적 결합을 제공한다. 예를 들어, 전도성 경로 중 하나는 제1 소스/드레인 영역(114)을 바디 컨택 영역(118)에 전기적으로 결합시킬 수 있다. 전도성 와이어(236)와 전도성 비아(238)는 예컨대 구리, 알루미늄 구리, 알루미늄, 텅스텐, 기타 전도성 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
도 2a가 제1 HVMOS(102A)를 도시하고 설명하지만, 도 1의 제2 HVMOS(102B)는 예컨대 도 2a에서 도시하고 설명한 제1 HVMOS 디바이스(102A)와 같을 수 있음이 이해되어야 한다. 더 일반적으로는, 여기에 설명하는 각각의 HVMOS 디바이스는 도 2a에서 도시하고 설명한 제1 HVMOS 디바이스(102A)와 같을 수 있다.
도 2b를 참조하면, 도 1의 IC의 일부 더 상세한 실시형태의 단면도(200B)가 제공된다. 단면도(200B)는 예컨대 도 1의 B-B'선을 따라 절단된 것일 수 있다. 도시하는 바와 같이, HVJT 디바이스(104)는 하이 사이드 영역(106)의 양 측면 상에 있다. 또한, 도 2a의 제1 HVMOS 디바이스(102A)와 도 2a의 절연 링(124)은 보이지 않는다(즉, 단면도(200B) 밖에 있다)
도 3a를 참조하면, 도 1의 IC의 일부 더 상세한 실시형태의 평면 레이아웃(300A)이 제공된다. 도 2a의 단면도(200A)는 예컨대 도 3a의 A-A'선을 따라 절단된 것일 수 있고, 도 2b의 단면도(200B)는 예컨대 도 3a의 B-B'선을 따라 절단된 것일 수 있다.
도 3a에 도시하는 바와 같이, 하이 사이드 컨택 영역(222)과 HVJT 드리프트 컨택 영역(224)은 링 형상이고, 제1 및 제2 HVMOS 디바이스(102A, 102B)의 절연 링(124)에 일치한다. 일부 실시형태에 있어서, 하이 사이드 컨택 영역(222)과 HVJT 드리프트 컨택 영역(224)은 가드 링 또는 픽업 링으로서 기능한다. 일부 실시형태에 있어서, 하이 사이드 컨택 영역(222)은 IC가 적용되는 회로에서 최저 전압 레벨에 접속되고, HVJT 드리프트 컨택 영역(224)은 회로의 최고 전압 레벨에 접속되어, 기생 래치업 및 턴온에 대해 하이 사이드 웰(220) 상의 디바이스를 보호한다(도 2a 및 도 2b 참조). 하이 사이드 컨택 영역(222)과 HVJT 드리프트 컨택 영역(224)이 원형의 링 형상일 수도 있지만, 하이 사이드 컨택 영역(222) 및 HVJT 드리프트 컨택 영역(224)은 원형의 링 형상에 한정되지 않으며, 정사각형 링 형상, 삼각형 링 형상, 또는 기타 폐경로 형상을 가질 수 있음이 이해되어야 한다.
또한 도 3a에 도시하는 바와 같이, 나선형 구조(234)는 격리 구조(206) 위에 연속으로 연장된다. 일부 실시형태에서는, 나선형 구조(234)의 제1 단부가 제1 및 제2 주변 컨택 영역(208A, 208B) 및/또는 접지에 전기적으로 결합된다. 일부 실시형태에서는, 제1 단부에 대향하는 나선형 구조의 제2 단부는 하이 사이드 컨택 영역(222) 및/또는 HVJT 드리프트 컨택 영역(224)에 전기적으로 결합된다.
도 3b를 참조하면, 도 1의 IC의 일부 더 상세한 실시형태의 평면 레이아웃(300B)이 제공된다. 도 3b는 하부 구조를 보여주기 위해 격리 구조(206), 게이트 전극(120), 다양한 전계판(예컨대, 제1 HVJT 전계판(226)), 및 나선형 구조(234)를 없앤 도 3a의 변형이다.
도 3b에 도시하는 바와 같이, 주변 웰(204)은 HVJT 드리프트 웰(218)을 완전히 둘러싸고, HVMOS 드리프트 웰(110)에 의해 HVMOS 바디 웰(124)로부터 완전히 이격되어 있다. 이러한 간격이 없으면, HVMOS 바디 웰(112)이 주변 웰(204)과 전압이 동일하게 되어, 제1 및 제2 HVMOS(102A, 102B)의 특정 적용에 바람직하지 않을 수 있다. 도 3b에 도시하는 바와 같이, HVJT 드리프트 웰(218)은 링 형상이고, 제1 및 제2 HVMOS 디바이스(102A, 102B)의 절연 링(124)에 일치한다. HVJT 드리프트 웰(218)이 원형의 링 형상일 수도 있지만, HVJT 드리프트 웰(218)은 원형의 링 형상에 한정되지 않으며, 정사각형 링 형상, 삼각형 링 형상, 또는 기타 폐경로 형상을 가질 수 있음이 이해되어야 한다.
절연 링(124)은 제1 및 제2 HVMOS 디바이스(102A, 102B)가 HVJT 드리프트 웰(218)과 주변 웰(204)의 연속성을 방해하지 않고서 HVJT 드리프트 웰(218)과 주변 웰(204) 사이에 제1 및 제2 HVMOS 디바이스(102A, 102B)를 개재시킴으로써 제1 및 제2 HVMOS 디바이스(102A, 102B)와 HVJT 디바이스(104)의 집적을 용이하게 한다. 전술한 바와 같이, HVJT 디바이스(104)는 다이오드이거나 다이오드를 포함하고, HVJT 드리프트 웰(218)과 주변 웰(204)은 다이오드의 PN 접합부를 규정한다. 이러한 집적으로 IC 칩 면적이 작아지고(예컨대, IC 칩 면적의 25-60% 감소), 신뢰성이 높아지며, 설계 반복이 간단해진다. 예를 들어, 집적 때문에, 제1 HVMOS 디바이스(102A)는 HVJT 디바이스(104)와 떨어져 있지 않고, IC 칩 면적이 작아진다. 또 다른 예로서, 집적 때문에, 제1 HVMOS 디바이스(102A)는 원격 와이어 본딩 또는 복잡한 상호접속 구조를 사용하지 않고서 HVJT 디바이스(104)에 국부적으로 전기 결합될 수 있다. 이에, IC 신뢰성이 상승하고 제조 비용이 감소한다.
전술한 바와 같이, 절연 링(124)은 HVJT 디바이스(104)와 제1 및 제2 HVMOS 디바이스(102A, 102B) 사이에 전기적 분리를 제공하기 위해 차단 또는 역바이어스 상태에서 동작하는 다이오드를 규정할 수 있다. 절연 링(124)은 HVMOS 드리프트 웰(110)로 링 형상의 PN 접합부를 규정한다. 이들 링 형상의 PN 접합부는 제1 및 제2 HVMOS 디바이스(102A, 102B)를 각각 둘러싸고, HVMOS 드리프트 웰(110)이 n타입인 경우, 제1 및 제2 HVMOS 디바이스(102A, 102B)로부터의 전류가 HVJT 디바이스(104)에 흐르는 것을 막을 수 있다. 절연 링(124)(및 주변 웰(204)의 나머지부)은 HVJT 드리프트 웰(218)로 링 형상의 PN 접합부를 규정한다. 이 링 형상의 PN 접합부는 HVJT 디바이스(104)를 규정하고, HVMOS 드리프트 웰(110)이 n타입인 경우, HVJT 디바이스(104)로부터의 전류가 제1 및 제2 HVMOS 디바이스(102A, 102B)에 흐르는 것을 막을 수 있다. 일부 실시형태에 있어서, 절연 링(124)은 HVJT 드리프트 웰(218)과 HVMOS 드리프트 웰(110)로 NPN 접합부를 규정한다.
도 4a와 도 4b를 참조하면, 하이 사이드 영역(106)의 사이즈를 변화시키기 위해 하이 사이드 영역(106)의 기하구조가 X 치수 및/또는 Y 치수로 스케일링되는 도 1의 IC의 다양한 다른 실시형태의 평면 레이아웃(400A, 400B)이 제공된다. 예를 들어, 하이 사이드 영역(106)의 기하구조는 더 많거나 더 적은 디바이스를 수용하도록 스케일링될 수 있다. 절연 링(124)이 HVJT 디바이스(104)와 HVMOS 디바이스(102) 사이의 효율적인 집적을 용이하게 하기 때문에, 하이 사이드 영역(106)의 기하구조는 복잡한 재설계 없이 쉽게 스케일링될 수 있다.
도 5a 내지 도 5d를 참조하면, HVMOS 디바이스(102)의 기하구조가 전류 취급 요건 및 전압 취급 요건에 따라 변하는, 도 1의 IC의 다양한 다른 실시형태의 평면 레이아웃(500A-500D)이 제공된다.
도 5a와 도 5b에 도시하는 바와 같이, 도 5a의 HVMOS 디바이스(102)는 제1 폭(W1)을 갖지만, 도 5b의 HVMOS 디바이스(102)는 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는다. HVMOS 디바이스(102)의 폭을 증가시키는 것은 제1 및 제2 소스/드레인 영역(114, 116)의 폭을 증가시켜서, HVMOS 디바이스(102)의 선택적 전도성 채널을 넓히고 HVMOS 드리프트 웰(110)을 넓힌다. 이에, HVMOS 디바이스(102)가 동작을 지속할 수 있는 소스-드레인 전류를 증가시킨다. 또한, HVMOS 디바이스(102)의 폭을 줄이는 것은 제1 및 제2 소스/드레인 영역(114, 116)의 폭을 줄여서, HVMOS 디바이스(102)의 선택적 전도성 채널을 좁히고 HVMOS 드리프트 웰(110)을 좁힌다. 이에, HVMOS 디바이스(102)가 동작을 지속할 수 있는 소스-드레인 전류를 감소시킨다. 따라서, 제1 폭(W1)이 제2 폭(W2)보다 크기 때문에, 도 5a의 HVMOS 디바이스(102)는 도 5b의 HVMOS 디바이스(102)보다 더 높은 소스-드레인 전류에서 동작을 지속할 수 있다.
도 5c에 도시하는 바와 같이, 제1 및 제2 HVMOS 디바이스(102A, 102B)는 제3 폭(W3) 및 제4 폭(W4)을 각각 가지며, 제4 폭(W4)은 제3 폭(W3)보다 작다. 따라서, 도 5c의 HVMOS 디바이스(102A)는 도 5c의 HVMOS 디바이스(102B)보다 더 높은 소스-드레인 전류에서 동작을 지속할 수 있다.
도 5a 내지 도 5d에 도시하는 바와 같이, 도 5a 내지 도 5c의 HVMOS 디바이스(102) 및 도 5a 내지 도 5c의 HVJT 디바이스(104)는 제1 두께(T1)를 갖는 반면, 도 5d의 HVMOS 디바이스(102) 및 도 5d의 HVJT 디바이스(104)는 제1 두께(T1)보다 큰 제2 두께(T2)를 갖는다. HVMOS 디바이스(102)의 두께를 두껍게 하는 것은 HVMOS 디바이스(102)의 HVMOS 드리프트 웰(110)을 길게 하여, HVMOS 디바이스(102)가 동작을 지속할 수 있는 전압을 상승시킨다. 마찬가지로, HVJT 디바이스(104)의 두께를 두껍게 하는 것은 HVJT 드리프트 웰(도시 생략)을 길게 하여, HVJT 디바이스(104)가 동작을 지속할 수 있는 전압을 상승시킨다. HVMOS 디바이스(102)의 두께를 얇게 하는 것은 HVMOS 드리프트 웰(110)을 짧게 하여, HVMOS 디바이스(102)가 동작을 지속할 수 있는 전압을 낮게 한다. 마찬가지로, HVJT 디바이스(104)의 두께를 얇게 하는 것은 HVJT 드리프트 웰을 짧게 하여, HVJT 디바이스(104)가 동작을 지속할 수 있는 전압을 낮게 한다. 따라서, 제1 두께(T1)가 제2 두께(T2)보다 작기 때문에, 도 5d의 HVMOS 디바이스(102)는 도 5a 내지 도 5c의 HVMOS 디바이스(102)보다 더 높은 소스-드레인 전류에서 동작을 지속할 수 있다. 또한, 도 5d의 HVJT 디바이스(104)는 도 5a 내지 도 5c의 HVJT 디바이스(104)보다 더 높은 전압에서 동작을 지속할 수 있다.
절연 링(124)이 HVJT 디바이스(104)와 HVMOS 디바이스(102) 간의 효율적인 집적을 용이하게 하기 때문에, HVMOS 디바이스(102)와 HVJT 디바이스(104)의 기하구조는 복잡한 재설계 없이 절연 링(124)의 사이즈를 조정함으로써 쉽게 스케일링될 수 있다.
도 6a와 도 6b를 참조하면, 2개보다 많은 수의 HVMOS 디바이스를 HVJT 디바이스(104)와 집적한, 도 1의 IC의 다양한 다른 실시형태의 평면 레이아웃(600A, 600B)이 제공된다. 도 6a에 도시하는 바와 같이, HVMOS 디바이스(102)는 제3 HVMOS 디바이스(102C)를 더 포함한다. 도 6b에 도시하는 바와 같이, HVMOS 디바이스(102)는 제3 HVMOS 디바이스(102C)와 제3 HVMOS 디바이스(102D)를 더 포함한다. 각 HVMOS 디바이스(102)는 도 1에서 설명한 것과 같으며, 예컨대, 도 2a, 도 2b, 도 3a 및 도 3b 중 어느 하나에 도시하여 설명한 제1 HVMOS 디바이스(102A)와 같을 수 있다.
절연 링(124)이 HVJT 디바이스(104)와 HVMOS 디바이스(102) 간의 효율적인 집적을 용이하게 하기 때문에, HVJT 디바이스(104)와 집적되는 HVMOS 디바이스(102)의 수는 복잡한 재설계 없이 변할 수 있다. 또한, HVJT 디바이스(104)와 HVMOS 디바이스(102)가 함께 집적되기 때문에, HVJT 디바이스(104)와 집적되는 HVMOS 디바이스(102)의 수는 IC 칩 면적의 증가 없이 증가할 수 있다.
도 7을 참조하면, 도 1의 IC가 적용되는 회로의 일부 실시형태의 블록도(700)가 제공된다. 이 회로는 예컨대 하이 사이드 게이트 드라이버 회로이거나 이것을 포함할 수 있다. 도시하는 바와 같이, 레벨 시프터(702)는 제1 HVMOS 디바이스(102A)와 제2 HVMOS(102B)를 포함하고, 제1 레지스터(704A)와 제2 레지스터(704B)를 더 포함한다. 일부 실시형태에 있어서, 제1 및 제2 HVMOS 디바이스(102A, 102B)는 n채널 LDMOS 트랜지스터이다. 제1 HVMOS 디바이스(102A)와 제1 레지스터(704A)가 하이 사이드 공급 노드(706)(예컨대, HS_Vdd)로부터 직렬로 저전압 복귀 노드(708)(예컨대, LV_Vss)에 전기적으로 결합되어, 제1 HVMOS 디바이스(102A)는 제1 레지스터(704A)에 의해 하이 사이드 공급 노드(706)로부터 분리된다. 마찬가지로, 제2 HVMOS 디바이스(102B)와 제2 레지스터(704B)가 하이 사이드 공급 노드(706)로부터 직렬로 저전압 복귀 노드(708)에 전기적으로 결합되어, 제2 HVMOS 디바이스(102B)는 제2 레지스터(704B)에 의해 하이 사이드 공급 노드(706)로부터 분리된다. 일부 실시형태에 있어서, 저전압 복귀 노드(708)는 접지(710)에 전기적으로 결합된다.
엣지 펄스 발생기(712)는 저전압 전원(714)에 의해 전력이 공급되고, 하이 사이드 입력 신호(716)에 기초하여 제1 및 제2 HVMOS 디바이스(102A, 102B)의 게이트를 제어한다. 하이 사이드 입력 신호(716)는 0 볼트와 저전압 전원(714)의 전압 사이에서 변하는 2진 신호이다. 저전압 전원(714)은 저전압 공급 노드(718)(예컨대, LV_Vdd)에 전기 결합된 애노드 및 저전압 복귀 노드(708)에 전기 연결된 캐소드를 갖는다. 저전압 전원(714)은 예컨대 직류(DC) 전원일 수도 있고, 그리고/또는 예컨대 약 1-20 볼트 사이, 약 1-10 볼트 사이, 약 10-20 볼트 사이, 또는 약 20 볼트 미만의 저전압을 공급할 수 있다. 엣지 펄스 발생기(712)는 하이 사이드 입력 신호(716)의 상승 엣지를 검출하고, 또한 하이 사이드 입력 신호(716)의 하강 엣지를 검출한다. 또한, 엣지 펄스 발생기(712)는 상승 엣지 신호(720A) 및 하강 엣지 신호(720B)를 생성한다. 상승 엣지 신호(720A)는 검출된 상승 엣지 각각에서 펄스를 가지며, 제1 HVMOS 디바이스(102A)를 게이팅한다. 하강 엣지 신호(710B)는 검출된 하강 엣지 각각에서 펄스를 가지며, 제2 HVMOS 디바이스(102B)를 게이팅한다.
세트-리셋(SR) 래치(722)는 제1 HVMOS 디바이스(102A)와 제1 레지스터(704A)의 공유 노드에서 세트 신호(724A)에 의해 세팅되고, 또한 제2 HVMOS 디바이스(102B)와 제2 레지스터(704B)의 공유 노드에서 리셋 신호(724B)에 의해 리세팅된다. 일부 실시형태에서, 세트 및 리셋 신호(724A, 724B)는 S-R 래치(722)를 통과하기 전에 노이즈 필터(도시 생략)를 통과한다. S-R 래치(722)의 반전된 출력(예컨대,
Figure pat00001
)은 게이트 드라이버(726)를 ON 상태와 OFF 상태 사이에서 선택적으로 스위칭하도록 게이트 드라이버(726)를 제어한다. 예를 들어, 게이트 드라이버(726)는 SR 래치(722)의 반전된 출력이 2진수 "0"을 나타낼 때 온 상태일 수 있고, SR 래치(722)의 반전된 출력이 2진수 "1"을 나타낼 때 오프 상태일 수 있다. 일부 실시형태에 있어서, 게이트 드라이버(726)는 상보형 금속 산화물 반도체(CMOS) 인버터이거나 이것을 포함한다. 일부 실시형태에 있어서, 게이트 드라이버(726)는, p채널 MOSFET(728P)이 n채널 MOSFET(728N)을 하이 사이드 공급 노드(706)와 분리하게 하여, 하이 사이드 공급 노드(706)로부터 하이 사이드 복귀(예컨대, HS_Vss) 노드에 직렬로 접속된 p채널 MOS 전계 효과 트랜지스터(MOSFET)(728P) 및 n채널 MOSFET(728N)을 포함한다.
HVJT 디바이스(104)와 제1 및 제2 HVMOS 디바이스(102A, 102B)는 함께, 하이 사이드 영역(106)을 둘러싸도록 IC 다이(732)의 하이 사이드 영역(106)의 경계를 따라 측방향으로 연장되는 복합 구조를 규정한다. 일부 실시형태에 있어서, 복합 구조는 정사각형 링 형상, 직사각형 링 형상, 삼각형 링 형상, 원형 링 형상, 또는 기타 폐경로 형상이다. 또한, 복합 구조는 IC 다이(732)의 저전압 영역(108)에 의해 둘러싸인다. 하이 사이드 영역(106)은 S-R 래치(722), 게이트 드라이버(726), 제1 레지스터(704A), 및 제2 레지스터(704B)를 수용하는 반면, 저전압 영역(108)은 엣지 펄스 발생기(712)를 수용한다. HVJT 디바이스(104)는 다이오드(104d)이거나 이것을 포함하며, 저전압 영역(106)을 하이 사이드 영역(108)과 물리적 그리고 전기적으로 분리시킨다. 일부 실시형태에 있어서, 다이오드(104d)의 캐소드는 하이 사이드 공급 노드(706)에 전기 결합되고/되거나 다이오드(104d)의 애노드는 저전압 복귀 노드(708)에 전기 결합된다.
부트스트랩 커패시터(734)가 하이 사이드 공급 노드(706)로부터 하이 사이드 복귀 노드(730)로 전기 결합된다. 부트스트랩 커패시터(734)는 게이트 드라이버(726)가 오프 상태이면, 부트스트랩 다이오드(736)를 통해 저전압 전원(714)에 의해 충전된다. 또한, 부트스트랩 커패시터(734)는 하이 사이드 영역(106)의 디바이스(예컨대, S-R 래치(722))에 전력을 공급하여 게이트 드라이버(726)를 온 상태로 변하게 한다. 하이 사이드 전원(738)은 저전압 리턴 노드(708)에 전기 결합되고, 제1 전력 MOSFET(740)에 의해 하이 사이드 복귀 노드(730)에 선택적으로 전기 결합된다. 또한, 제1 전력 MOSFET(740) 대신에 절연 게이트 바이폴라 트랜지스터(IGBT) 또는 기타 스위칭 디바이스가 대안적으로 사용될 수 있음을 알아야 한다. 하이 사이드 전원(738)은 예컨대 직류(DC) 전원일 수도 있고, 그리고/또는 예컨대 약 300-1200 볼트 사이, 약 300-750 볼트 사이, 약 750-1200 볼트 사이, 약 550-650 볼트 사이, 또는 약 300 볼트 초과의 고전압을 공급할 수 있다. 제1 전력 MOSFET(740)은 게이트 드라이버(726)의 출력에 의해 게이팅되고, 예컨대 n채널 전력 MOSFET일 수 있다. 일부 실시형태에 있어서, 게이트 드라이버(726)의 출력은 p채널 MOSFET(728P)와 n채널 MOSFET(728N)의 공유 노드에 있다.
부트스트랩 다이오드(736)는 저전압 공급 노드(714)와 하이 사이드 공급 노드(706) 사이의 전류 흐름을 제한한다. 부트스트랩 다이오드(736)는 고전압 공급 노드(706)가 저전압 공급 노드(718)보다 낮은 전압 레벨에 있는 동안 전류가 저전압 공급 노드(718)로부터 하이 사이드 공급 노드(706)로 흐르게 한다. 이것은 게이트 드라이버(726)가 오프 상태이고 부트스트랩 커패시터(734)가 충전되는 동안 발생할 수 있다. 또한, 부트스트랩 다이오드(736)는 고전압 공급 노드(706)가 저전압 공급 노드(718)보다 높은 전압 레벨에 있는 동안 전류가 저전압 공급 노드(718)로부터 하이 사이드 공급 노드(706)로 흐르는 것을 차단한다. 이것은 게이트 드라이버(726)가 온 상태이고 저전압 영역(108)의 디바이스가 하이 사이드 전원(738)의 고전압에 의해 손상되는 것을 방지하는 동안 발생할 수 있다.
동작 시에, 제1 전력 MOSFET(740)을 디스에이블하기 위해, 하이 사이드 입력 신호(716)는 2진수 "1"에서 2진수 "0"으로 변경되어, S-R 래치(722)를 리세팅한다. S-R 래치(722)를 리세팅한 후에, S-R 래치(722)는 반전 출력에서 2진수 "1"을 출력하여, p채널 MOSFET(728P)을 디스에이블하고 n채널 MOSFET(728N)을 인에이블한다. 이것은 제1 전력 MOSFET(740)의 게이트와 제1 전력 MOSFET(740)의 소스를 전기적으로 쇼트시킴으로써 제1 전력 MOSFET(740)을 디스에이블한다. 또한, 하이 사이드 복귀 노드(730)는 저전압 복귀 노드(708)에 전기적으로 결합된다. 일부 실시형태에 있어서, 이 전기적 결합은 제2 전력 MOSFET(742) 또는 기타 스위칭 디바이스에 의해 수행된다. 제2 전력 MOSFET(742)은, 예컨대 로우 사이드 게이트 드라이버 회로에 의해 생성될 수 있는 로우 사이드 입력 신호(744)에 의해 게이팅된다. 부트스트랩 커패시터(734)가 크게 방전되었고 하이 사이드 복귀 노드(730)가 저전압 복귀 노드(708)에 전기적으로 결합되기 때문에, 하이 사이드 공급 노드(706)에서의 전압은 저전압 공급 노드(718)의 전압과 비교해서 낮다. 이에, 부트스트랩 다이오드(736)는 순방향 바이어스 상태에서 동작하고 있으며, 저전압 공급 노드(718)와 하이 사이드 공급 노드(706) 사이에 전류가 흐르게 한다. 그런 다음, 저전압 전원(714)으로부터 부트스트랩 커패시터(734)를 충전한다.
제1 전력 MOSFET(740)을 인에이블하기 위해, 하이 사이드 복귀 노드(730)가 저전압 복귀 노드(708)로부터 전기적으로 분리되어 하이 사이드 복귀 노드(730)는 플로팅 상태가 된다. 일부 실시형태에 있어서, 이 전기적 분리는 제2 전력 MOSFET(742)에 의해 수행된다. 하이 사이드 복귀 노드(730)가 상향으로 플로팅됨에 따라, 부트스트랩 다이오드(736)는 역 바이어스 상태로 이동한다. 또한, 하이 사이드 입력 신호(716)는 2진수 "0"에서 2진수 "1"로 변경된다. 이 변화는 S-R 래치(722)의 반전 출력이 2진수 "0"이 되도록 S-R 래치(722)를 세팅한다. 반전 출력은 p채널 MOSFET(728P)을 인에이블시키고, n채널 MOSFET(728N)을 인에이블시켜, 부트스트랩 커패시터(734)를 제1 전력 MOSFET(740)의 게이트로부터 제1 전력 MOSFET(740)의 소스에 전기적으로 결합시킨다. 부트스트랩 커패시터(734)에 축적된 전하는 제1 전력 MOSFET(740)을 인에이블시켜, 하이 사이드 전원(738)을 하이 사이드 복귀 노드(730)에 전기적으로 결합시킨다. 이것은 하이 사이드 공급 노드(706)의 전압을 하이 사이드 전원(738)의 전압에 부트스트랩 커패시터(734) 양단의 전압을 더한 값으로 변경한다.
도 8 내지 도 13을 참조하면, HVMOS 디바이스를 HVJT 디바이스와 집적한 IC를 형성하는 방법의 일부 실시형태의 일련의 단면도(800-1300)가 제공된다. IC는 예컨대 도 1, 도 2a, 도 2b, 도 3a, 및 도 3b에 대해 도시되고 설명한 것과 같을 수 있고 그리고/또는 단면도(800-1300)는 예컨대 도 1, 도 3a, 및 도 3b의 A-A' 선을 따라 절단된 것일 수 있다.
도 8의 단면도(800)에 도시하는 바와 같이, 반도체 기판(202)에 하이 사이드 웰(220), 주변 웰(204), HVJT 드리프트 웰(218), HVMOS 드리프트 웰(110), 및 HVMOS 바디 웰(112)을 형성하기 위한 일련의 도핑 공정이 수행된다. 반도체 기판(202)은 예컨대, 벌크 실리콘 기판, III-V족 기판, SOI 기판, 또는 기타 반도체 기판일 수 있다.
주변 웰(204)은 반도체 기판(202)의 벌크 반도체 영역(202B) 위에 배치되며, 하이 사이드 웰(220), HVJT 드리프트 웰(218), HVMOS 드리프트 웰(110), 및 HVMOS 바디 웰(112)이 사이에 개재되어 있는 한 쌍의 세그먼트를 포함한다. 또한, 주변 웰(204)은 절연 링(124)과 돌출부(204P)를 포함한다. 절연 링(124)은 HVJT 드리프트 웰(218)과 HVMOS 드리프트 웰(110) 사이에 전기적 그리고 물리적 분리를 제공한다. 위에서 아래로 볼 때에, 절연 링(124)은 정사각형 링 형상, 직사각형 링 형상, 삼각형 링 형상, 원형 링 형상, 또는 기타 폐경로 형상일 수 있다. 돌출부(204)는 하이 사이드 웰(220) 쪽으로 HVJT 드리프트 웰(218)에 횡방향으로 돌출하여 HVJT RESURF 구조(232)로 이어진다. HVJT RESURF 구조(232)는 제조중인 HVJT 디바이스가 고전압에서 동작을 지속할 수 있게 한다. 일부 실시형태에 있어서, 주변 웰(204)과 벌크 반도체 영역(202B)은 예컨대 p타입 등의 동일한 도핑 타입을 갖는다. 일부 실시형태에서는 주변 웰(204)이 연속적이다. 예를 들어, 주변 웰(204)의 다양한 세그먼트는 도 8의 단면도(800) 외부에서 연결될 수 있다. 예를 들어 도 3b를 참조하면 된다.
HVJT 드리프트 웰(218)이 하이 사이드 웰(220)을 밑에서 횡방향으로 둘러싸서 하이 사이드 웰(220)을 주변 웰(204)과 벌크 반도체 영역(202B)로부터 완전히 분리시킨다. HVJT 드리프트 웰(218)과 주변 웰(204)은 반대의 도핑 타입을 가지며, 제조중인 HVJT 디바이스를 부분적으로 규정한다. 즉, 제조중인 HVJT 디바이스(104)는 다이오드이거나 다이오드를 포함하고, HVJT 드리프트 웰(218)과 주변 웰(204)은 다이오드의 PN 접합부를 규정한다. 일부 실시형태에 있어서, HVJT 드리프트 웰은 하이 사이드 웰(220)과 반대의 도핑 타입 및/또는 HVMOS 드리프트 웰(110)과 동일한 도핑 타입을 갖는다.
HVMOS 드리프트 웰(110)이 HVMOS 바디 웰(112)을 밑에서 횡방향으로 둘러싸서 HVMOS 바디 웰(112)을 주변 웰(204)과 벌크 반도체 영역(202B)로부터 완전히 분리시킨다. HVMOS 드리프트 웰(110)은 주변 웰(204) 및 HVMOS 바디 웰(112)과 반대의 도핑 타입을 갖는다. 또한, 일부 실시형태에서, HVMOS 드리프트 웰(110)은 벌크 HVJT 드리프트 웰(218)과 동일한 도핑 타입을 갖는다. HVMOS 드리프트 웰(110)과 HVMOS 바디 웰(112)은 제조중인 HVMOS 디바이스를 지지한다. HVMOS 바디 웰(112)은, 하이 사이드 웰(220) 쪽으로 HVMOS 드리프트 웰(110)에 횡방향으로 돌출하여 HVJT RESURF 구조(216)에 이어지는 돌출부(112P)를 포함한다. HVMOS RESURF 구조(216)는 제조중인 HVMOS 디바이스가 고전압에서 동작을 지속할 수 있게 한다.
도 8의 도핑 공정은 예컨대 이온 주입 및/또는 기타 도핑 공정에 의해 수행될 수 있다. 일부 실시형태에 있어서, 도핑 공정은 n타입 도핑 공정 및 p타입 도핑 공정을 포함한다. n타입 도핑 공정은 n타입 웰을 형성하기 위해 수행되고, p타입 도핑 공정은 p타입 웰을 형성하기 위해 수행된다. p타입 웰은 예컨대 주변 웰(204), 하이 사이드 웰(220), 및 HVMOS 바디 웰(112)을 포함할 수 있고, n타입 웰은 예컨대 HVJT 드리프트 웰(218)과 HVMOS 드리프트 웰(110)을 포함할 수 있거나, 그 반대도 가능하다. 일부 실시형태에 있어서, n타입 및 p타입 도핑 공정 중 일부 또는 전부는, 반도체 기판(202) 위에 패턴을 가진 마스크를 형성하고, 마스크를 제자리에 두고 반도체 기판(202)에 이온 주입을 수행하며, 마스크를 제거함으로써 각각 행해진다. 마스크는 예컨대 이온 주입에 의해 형성되는 하나 이상의 웰의 패턴을 가질 수 있고, 예컨대, 포토레지스트, 실리콘 질화물, 또는 기타 재료일 수 있다.
도 9의 단면도(900)에 도시하는 바와 같이, 격리 구조(206)가 반도체 기판(202) 위에 형성되어, 이어서 형성될 도핑 영역(예컨대, 컨택 영역 및/또는 소스/드레인 영역)에 대한 경계를 구분한다. 격리 구조(206)는 유전체 재료(예컨대, 실리콘 산화물)를 포함하고, 예컨대 STI 구조, FOX 구조, LOCOS 구조, 또는 기타 절연 구조이거나 이들을 포함할 수 있다.
하이 사이드 웰(220) 위에서, 격리 구조(206)가 하이 사이드 개구부(902)를 규정한다. 하이 사이드 개구부(902)는 하이 사이드 웰(220)의 양 측면 상에 있으며, 예컨대 링형의 평면 레이아웃을 가질 수 있다. 주변 웰(204)이 HVJT 드리프트 웰(218)과 접촉하는 경계 위에서, 격리 구조(206)가 로우 사이드 HVJT 개구부(904)를 규정한다. HVJT 드리프트 웰(218) 위에서 그리고 하이 사이드 웰(220)에 인접하여, 격리 구조(206)가 하이 사이드 HVJT 개구부(906)를 규정한다. 하이 사이드 HVJT 개구부(906)는 하이 사이드 웰(220)의 양 측면 상에 있으며, 예컨대 링형의 평면 레이아웃을 가질 수 있다. 하이 사이드 개구부(902) 및 하이 사이드 HVJT 개구부(906)와 관련하여 여기에서 사용되는 것인 링 형상은, 원형 링, 정사각형 링, 직사각형 링, 삼각형 링, 또는 기타 폐경로 형상일 수 있다. HVMOS 바디 웰(112)이 HVMOS 드리프트 웰(110)과 접촉하는 경계 위에서, 격리 구조(206)가 로우 사이드 HVMOS 개구부(908)를 규정한다. HVMOS 드리프트 웰(110) 위에서 그리고 절연 링(124)에 인접하여, 격리 구조(206)가 하이 사이드 HVMOS 개구부(910)를 규정한다. 주변 웰(204) 위에서 그리고 HVMOS 드리프트 웰(110)에 인접하여, 격리 구조(206)가 주변 개구부(912)를 규정한다.
일부 실시형태에 있어서, 격리 구조(206)를 형성하는 공정은 반도체 기판(202)을 덮고 격리 구조(206)의 레이아웃을 가진 마스크(도시 생략)를 형성하는 것을 포함한다. 마스크는 예컨대 실리콘 질화물, 포토레지스트, 또는 기타 적절한 마스크 재료일 수 있다. 그런 다음 마스크를 제자리에 두고 산화 공정이 수행되어 격리 구조(206)를 형성하고, 마스크는 이어서 제거된다.
도 10의 단면도(1000)에 도시하는 바와 같이, 유전층(1002)과 전도성층(1004)이 반도체 기판(202)과 격리 구조(206) 위에 적층되어 형성된다. 유전체층(1002)는 예컨대 실리콘 산화물, 하프늄 산화물, 또는 기타 유전체이거나 이들을 포함할 수 있고 그리고/또는 전도성층(1004)은 예컨대 도핑된 폴리실리콘, 금속, 또는 기타 전도성 재료이거나 이들을 포함할 수 있다. 일부 실시형태에 있어서, 유전체층(1002)은 열산화, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 기타 퇴적 또는 산화 공정, 또는 전술한 것들의 임의의 조합에 의해 형성된다. 일부 실시형태에 있어서, 전도성층(1004)은 CVD, PVD, 무전해 도금, 전기도금, 기타 퇴적 또는 도금 공정, 또는 전술한 것들의 임의의 조합에 의해 형성된다.
도 11의 단면도(1100)에 도시하는 바와 같이, 유전체층(1002)(도 10 참조)과 전도성층(1004)(도 10 참조)이 패터닝된다. HVMOS 드리프트 웰(110) 위에서, 패터닝은 로우 사이드 HVMOS 개구부(908)에 적층되는 게이트 전극(120)과 게이트 유전체층(212)을 형성하여 격리 구조(206)의 측벽을 라이닝한다. 또한, 패터닝은 하이 사이드 HVMOS 개구부(910) 내에 HVMOS 전계판(214)을 형성하여 격리 구조(206)의 측벽을 라이닝한다. HVJT 드리프트 웰(218) 위에서, 패터닝은 로우 사이드 HVJT 개구부(904)에 적층되는 게이트 전극(226)과 게이트 유전체층(228)을 형성하여 격리 구조(206)의 측벽을 라이닝한다. 또한, 패터닝은 하이 사이드 HVJT 개구부(906) 내에 HVJT 전계판(230)을 형성하여 격리 구조(206)의 측벽을 라이닝한다.
일부 실시형태에 있어서, 패터닝을 수행하는 공정은, 전도성층(1004) 위에 마스크를 형성하고, 이어서 마스크를 제자리에 두고 전도성층(1004)과 유전체층(1002)에 에칭을 수행하는 것을 포함한다. 마스크는 그런 다음 제거되는데, 마스크는 예컨대 포토레지스트, 실리콘 질화물, 기타 마스크 재료, 또는 전술한 것들의 임의의 조합이거나 이들을 포함할 수 있다.
일부 실시형태에 있어서, 전도성층(1004)의 패터닝은 또한 HVMOS 드리프트 웰(110)과 HVJT 드리프트 웰(218) 양쪽 위에 나선형 구조(234)를 형성한다. 다른 실시형태에서는, 나선형 구조(234)가 전도성층(1004) 및/또는 전도성층(1004)의 패터닝과 독립적으로 형성된다. 예를 들어, 제2 전도성층(도시 생략)이 형성된 다음 나선형 구조(234)로 패터닝될 수도 있다. 제2 전도성층은 예컨대 전도성층(1004)과는 상이한 재료일 수도 있고 그리고/또는 예컨대 금속, 도핑된 폴리실리콘, 또는 기타 전도성 재료일 수도 있다. 또한, 제2 전도성층은 예컨대 CVD, PVD, 무전해 도금, 전기도금, 기타 퇴적 또는 도금 공정, 또는 전술한 것들의 임의의 조합에 의해 형성될 수 있다. 제2 전도성층의 패터닝은 예컨대 포토리소그래피에 의해 수행될 수도 그리고/또는 전술한 전도성층(1004)의 패터닝과 같을 수도 있다.
도 12의 단면도(1200)에 도시하는 바와 같이, 반도체 기판(202)에 컨택 영역 및 소스/드레인 영역을 형성하기 위해 일련의 도핑 공정이 수행된다. 주변 개구부(912)를 통해, 주변 웰(204) 위에 제1 주변 컨택 영역(208A)이 형성된다. 제1 주변 컨택 영역(208A)은 주변 웰(204)과 동일한 도핑 타입을 갖지만, 도핑 농도는 더 높다. 하이 사이드 개구부(902)를 통해, 하이 사이드 웰(220) 위에 하이 사이드 컨택 영역(222)이 형성된다. 하이 사이드 컨택 영역(222)은 하이 사이드 웰(220)과 동일한 도핑 타입을 갖지만, 도핑 농도는 더 높다.
로우 사이드 HVMOS 개구부(908)를 통해, HVMOS 바디 웰(112) 위에 제1 소스/드레인 영역(114)과 바디 컨택 영역(118)이 형성된다. 하이 사이드 HVMOS 개구부(910)를 통해, HVMOS 드리프트 웰(110) 위에 제2 소스/드레인 영역(116)이 형성된다. 제1 및 제2 소스/드레인 영역(114, 116), 바디 컨택 영역(118), 게이트 전극(120), 및 HVMOS 전계판(214)은 HVMOS 바디 웰(112)과 HVMOS 드리프트 웰(110) 상에서 적어도 부분적으로 HVMOS 디바이스(102A)를 규정한다.
하이 사이드 HVJT 개구부(904)를 통해, 주변 웰(204) 위에 제2 주변 컨택 영역(208B)이 형성된다. 하이 사이드 HVJT 개구부(906)를 통해, HVJT 드리프트 웰(218) 위에 HVJT 드리프트 컨택 영역(224)이 형성된다. 주변 웰(204), HVJT 드리프트 웰(218), 제1 및 제2 HVJT 전계판(226, 228), 제2 주변 컨택 영역(208B), 및 HVJT 드리프트 컨택 영역(224)은 적어도 부분적으로 HVJT 디바이스(104)를 규정한다. 일부 실시형태에 있어서, 나선형 구조(234)는 HVJT 디바이스(104)와 HVMOS 디바이스(102) 양쪽 위에 배치되고, HVJT 디바이스(104)와 HVMOS 디바이스(102) 둘 다에 대해 전계판으로서 기능한다.
도 12의 도핑 공정은 예컨대 이온 주입 및/또는 기타 도핑 공정에 의해 수행될 수 있다. 일부 실시형태에 있어서, 도핑 공정은 n타입 도핑 공정 및 p타입 도핑 공정을 포함한다. 일부 실시형태에 있어서, 각각의 도핑 공정은, 반도체 기판(202) 위에 패턴을 가진 마스크를 형성하고, 마스크를 제자리에 두고 반도체 기판(202)에 이온 주입을 수행하며, 마스크를 제거함으로써 각각 행해진다. 마스크는 예컨대 이온 주입에 의해 형성되는 하나 이상의 컨택 및/또는 소스/드레인 영역의 패턴을 가질 수 있는데, 마스크는 예컨대, 포토레지스트, 실리콘 질화물, 또는 기타 재료일 수 있다.
도 13의 단면도(1300)에 도시하는 바와 같이, 반도체 기판(202) 위에 적층되는 복수의 전도성 와이어(236) 및 복수의 전도성 비아(238)를 형성하기 위한 BEOL(back-end-of-line) 금속화 공정이 수행된다. 편의상, 전도성 와이어(236) 중 하나에만 도면부호 236이 표시되고, 전도성 비아(238) 중 하나에만 도면부호 238이 표시된다. 전도성 와이어(236)와 전도성 비아(238)는 제1 및 제2 소스/드레인 영역(114, 116), 다양한 컨택 영역(예컨대, 하이 사이드 컨택 영역(222)), 다양한 전계판(예컨대, 제2 HVJT 전계판(230)), 게이트 전극(120), 및 나선형 구조(234)를 상호연결하는 전도성 경로를 규정한다. 전도성 와이어(236)와 전도성 비아(238)는 예컨대 구리, 알루미늄 구리, 알루미늄, 텅스텐, 기타 전도성 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
일부 실시형태에 있어서, 전도성 비아(238)는, 도 12의 구조를 덮는 층간 유전체(ILD)층(도시 생략)을 형성하고, ILD층의 상부면에 평탄화를 수행하며, 전도성 비아(238)에 대응하는 비아 개구부를 규정하도록 ILD층을 패터닝함으로써 형성된다. ILD층은 전도성층(도시 생략)으로 덮이고, 비아 개구부는 전도성층으로 충전된다. 전도성층의 상부면이 ILD층의 상부면과 거의 같은 높이가 될 때까지 전도성층의 상부면에 평탄화가 수행되고, 이로써 전도성층으로부터 전도성 비아(238)를 형성한다. 전술한 전도성 비아(238)를 형성하는 공정은 이어서 전도성 와이어(236)에 대해서 반복된다.
도 14를 참조하면, 도 8 내지 도 13의 방법의 일부 실시형태의 흐름도(1400)가 제공된다.
1402에서, 하이 사이드 웰, 하이 사이드 웰을 둘러싸는 HVJT 드리프트 웰, HVMOS 바디 웰, HVMOS 바디 웰을 둘러싸는 HVMOS 드리프트 웰, HVJT 드리프트 웰과 HVMOS 드리프트 웰을 둘러싸는 주변 웰을 형성하기 위해 일련의 도핑 공정이 수행되며, HVJT 및 HVMOS 드리프트 웰은 링형의 패턴으로 경계를 이루고, 주변 웰은 HVJT 드리프트 웰로부터 HVMOS 드리프트 웰을 분리시키는 절연 링을 포함한다. 예를 들어 도 8을 참조하면 된다.
1404에서, 격리 구조가 반도체 기판 위에 형성되어 이후에 형성될 도핑 영역에 대한 경계를 구분한다. 예를 들어 도 9을 참조하면 된다. 도핑 영역은 예컨대 컨택 영역과 소스/드레인 영역을 포함한다.
1406에서, 유전체층과 전도성층이 반도체 기판 및 격리 구조 상에 퇴적된다. 예를 들어 도 10을 참조하면 된다.
1408에서, 유전체층과 전도성층이 게이트 전극, 전계판, 및 나선형 구조로 패터닝되며, 게이트 전극은 HVMOS 바디 및 드리프트 웰 사이에서 PN 접합부 위에 배치되고, 나선형 구조는 제조중인 HVMOS 및 HVJT 디바이스에 의해 공유된다. 예를 들어 도 11을 참조하면 된다.
1410에서, 일련의 도핑 공정을 수행하여 소스/드레인 영역 및 컨택 영역을 형성하고, 소스/드레인 영역 및 바디 컨택 영역은 HVMOS 바디 웰과 HVMOS 드리프트 웰 상에 형성되고, 주변 컨택 영역과 HVJT 드리프트 컨택 영역이 주변 웰과 HVJT 드리프트 웰 상에 각각 형성된다. 예를 들어 도 12을 참조하면 된다. 소스/드레인 영역, 바디 컨택 영역 및 게이트 전극은 HVMOS 드리프트 웰과 HVMOS 바디 웰 상에서 적어도 부분적으로 HVMOS 디바이스를 규정한다. 주변 컨택 웰, HVJT 드리프트 컨택 영역, HVJT 드리프트 웰, 및 주변 영역은 적어도 부분적으로 HVJT 디바이스를 규정한다.
1412에서, 금속화 공정을 수행하여 소스/드레인 영역, 컨택 영역, 게이트 전극, 전계판, 및 나선 구조를 상호연결하는 복수의 전도성 와이어와 복수의 전도성 비아를 형성한다. 예를 들어 도 13을 참조하면 된다.
여기에서는 도 14의 흐름도(1400)가 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시하는 단계 전부가, 본 명세서에 설명하는 하나 이상의 양태 또는 실시하는데 필요한 것은 아니며, 본 명세서에 나타내는 단계 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
일부 실시형태에 있어서, 본원은, 기판과, 상기 기판 내에서, 링형의 패턴으로 경계를 이루며, 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰과, 상기 기판 내에서, 제2 도핑 타입을 갖는 주변 웰로서, 상기 주변 웰은 상기 제1 및 제2 드리프트 웰을 둘러싸서 분리시키고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대의 것인, 상기 주변 웰과, 상기 기판 내에서, 상기 제2 도핑 타입을 갖고, 상기 제1 드리프트 웰 위에 배치되며, 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 바디 웰과, 상기 제1 드리프트 웰과 상기 바디 웰 사이의 접합부(junction) 위에 배치되는 게이트 전극을 포함하는 집적 회로를 제공한다. 일부 실시형태에 있어서, 상기 집적 회로는 상기 기판 내에서, 상기 제2 도핑 타입을 갖는 하이 사이드 웰을 더 포함하고, 상기 하이 사이드 웰은 상기 제2 드리프트 웰 위에 배치되고, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격된다. 일부 실시형태에 있어서, 상기 집적 회로는 상기 하이 사이드 웰 위에 배치되는 하이 사이드 컨택 영역을 더 포함하고, 상기 하이 사이드 컨택 영역은 폐경로에서 상기 하이 사이드 웰의 주변부를 따라 측방향으로 연장되며, 상기 하이 사이드 컨택 영역은 상기 하이 사이드 웰과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높다. 일부 실시형태에 있어서, 상기 집적 회로는 상기 제2 드리프트 웰 위에 배치되는 드리프트 컨택 영역을 더 포함하고, 상기 드리프트 컨택 영역은 상기 하이 사이드 웰을 완전히 둘러싸도록 폐경로에서 상기 하이 사이드 웰의 주변부를 따라 횡방향으로 연장되며, 상기 드리프트 컨택 영역은 상기 제2 드리프트 웰과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높고, 상기 드리프트 컨택 영역은 상기 제1 드리프트 웰로부터 상기 하이 사이드 웰을 분리시킨다. 일부 실시형태에 있어서, 상기 기판은 상기 제2 도핑 타입을 갖는 벌크 반도체 영역을 포함하고, 상기 제1 및 제2 드리프트 웰과 상기 주변 웰은 상기 벌크 반도체 영역 위에 배치된다. 일부 실시형태에 있어서, 상기 집적 회로는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하고, 상기 제1 및 제2 소스/드레인 영역은 상기 바디 웰과 상기 제1 드리프트 웰 위에 각각 배치되며, 상기 제1 및 제2 소스/드레인 영역은 상기 바디 웰과 상기 제1 드리프트 웰에 의해 분리된다. 일부 실시형태에 있어서, 상기 바디 웰은, 상기 기판이 RESURF 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 제2 드리프트 웰 쪽으로 상기 제1 드리프트 웰에 횡방향으로 돌출된다. 일부 실시형태에 있어서, 상기 주변 웰은, 상기 기판이 RESURF 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 제1 드리프트 웰 쪽으로 상기 제2 드리프트 웰에 횡방향으로 돌출된다. 일부 실시형태에 있어서, 상기 집적 회로는 상기 제1 및 제2 드리프트 웰 양쪽 위에 배치되는 나선형 구조를 더 포함하고, 상기 나선형 구조는 도전성이며, 연속적인 나선형의 평면 레이아웃(top layout)을 갖는다. 일부 실시형태에 있어서, 상기 집적 회로는, 상기 주변 웰과 상기 제2 드리프트 웰에 의해 규정되는 PN 접합부를 포함하는 다이오드와, 상기 바디 웰과 상기 제1 드리프트 웰 상의 LDMOS 디바이스를 더 포함하고, 상기 LDMOS 디바이스는 상기 게이트 전극을 포함한다.
일부 실시형태에 있어서, 본원은, 반도체 기판과, 상기 반도체 기판 내에서, 제1 도핑 타입을 가지며, 링형의 평면 레이아웃을 갖는 드리프트 웰과, 상기 반도체 기판 내에서 상기 제1 도핑 타입과 반대의 제2 도핑 타입을 갖고, 상기 드리프트 웰 위에 배치되어 상기 드리프트 웰에 의해 둘러싸이는 하이 사이드 웰과, 상기 반도체 기판 상에서 상기 드리프트 웰 내의 오목부(indent)에 있는 스위칭 디바이스로서, 상기 드리프트 웰은 상기 하이 사이드 웰로부터 상기 스위칭 디바이스를 분리시키는 것인 상기 스위칭 디바이스와, 상기 반도체 기판 내에서, 상기 제2 도핑 타입을 갖는 주변 웰을 포함하는 또 다른 집적 회로를 제공하며, 상기 주변 웰은 상기 드리프트 웰과 상기 스위칭 디바이스를 둘러싸고, 상기 주변 웰은 상기 드리프트 웰로부터 상기 스위칭 디바이스를 분리시킨다. 일부 실시형태에 있어서, 상기 집적 회로는, 상기 반도체 기판 내에서 상기 드리프트 웰과 경계를 이루며, 상기 제1 도핑 타입을 갖는 제2 드리프트 웰과, 상기 반도체 기판 내에서, 상기 제2 도핑 타입을 갖는 바디 웰을 더 포함하고, 상기 바디 웰은 상기 제2 드리프트 웰 위에 배치되며, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되고, 상기 스위칭 디바이스는 상기 제2 드리프트 웰과 상기 바디 웰 상에 있다. 일부 실시형태에 있어서, 상기 집적 회로는, 상기 하이 사이드 웰 위에 배치되는 하이 사이드 컨택 영역과, 상기 드리프트 웰 위에 배치되는 드리프트 컨택 영역을 더 포함하고, 상기 드리프트 컨택 영역은 상기 하이 사이드 웰과 상기 하이 사이드 컨택 영역을 둘러싸도록 폐경로에서 상기 하이 사이드 웰의 주변부를 따라 연장되고, 상기 하이 사이드 컨택 영역과 상기 드리프트 컨택 영역은 링형의 평면 레이아웃을 가지며, 각각 반대되는 도핑 타입을 갖는다. 일부 실시형태에 있어서, 상기 하이 사이드 웰은 상기 스위칭 디바이스에 인접한 오목부를 갖고, 상기 하이 사이드 컨택 영역과 상기 드리프트 컨택 영역은 상기 오목부에 일치한다. 일부 실시형태에 있어서, 상기 집적 회로는, 상기 반도체 기판 내에서 상기 드리프트 웰과 경계를 이루며, 상기 제1 도핑 타입을 갖는 제2 드리프트 웰과, 상기 반도체 기판 내에서, 상기 제2 도핑 타입을 가지며, 상기 제2 드리프트 웰 위에 배치되고, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 완전히 이격되는 바디 웰과, 상기 제2 드리프트 웰과 상기 바디 웰이 직접 접촉하는 NP 접합부 위에 배치되는 게이트 전극을 더 포함하고, 상기 제2 드리프트 웰, 상기 바디 웰, 및 상기 게이트 전극은 상기 스위칭 디바이스와 독립적이다. 일부 실시형태에 있어서, 상기 드리프트 웰은 PN 접합부에서 상기 주변 웰과 접촉하고, 상기 PN 접합부는 연속적인 링형의 평면 레이아웃을 갖는다. 일부 실시형태에 있어서, 상기 주변 웰은, 상기 반도체 기판이 RESURF 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 하이 사이드 웰 쪽으로 상기 드리프트 웰에 횡방향으로 돌출된다. 일부 실시형태에 있어서, 상기 집적 회로는 상기 드리프트 웰과 상기 스위칭 디바이스 양쪽 위에 배치되는 나선형 구조를 더 포함하고, 상기 나선형 구조는 도전성이며, 상기 하이 사이드 웰을 완전히 둘러싸는 연속적인 나선형의 평면 레이아웃을 갖는다.
일부 실시형태에 있어서, 본원은 집적 회로를 제조하는 방법을 제공하며, 상기 방법은, 기판에 일련의 도핑 공정을 수행하여, 경계를 이루며 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰 - 상기 제2 드리프트 웰은 링형의 평면 레이아웃을 가지며, 상기 제1 드리프트 웰은 상기 링형의 평면 레아아웃 내의 오목부에 있음 - 과, 상기 제1 도핑 타입과 반대의 제2 타입 도핑을 가지며, 상기 제1 및 제2 드리프트 웰을 둘러싸서 분리시키는 주변 웰과, 상기 제2 도핑 타입을 가지며, 상기 제1 드리프트 웰 위에 배치되고, 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 바디 웰을 형성하는 단계와, 상기 제1 및 제2 드리프트 웰 위에 배치되는 격리 구조를 형성하는 단계와, 상기 제1 드리프트 웰과 상기 바디 웰 사이의 접합부 위에 배치되며, 상기 접합부로부터 상기 격리 구조의 측벽을 따라 상기 격리 구조의 상부면으로 연장되는 게이트 전극을 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 기판과 상기 격리 구조 위에 전도성층을 퇴적하는 단계와, 상기 전도성층을 패터닝하여 상기 게이트 전극을 형성하고 또한 상기 격리 구조의 상부면 상에서 상기 제1 및 제2 드리프트 웰 위에 배치되는 나선형 구조를 형성하는 단계를 더 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 회로에 있어서,
기판과,
상기 기판 내에서, 링형의 패턴으로 경계를 이루며, 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰과,
상기 기판 내에서, 제2 도핑 타입을 갖는 주변 웰로서, 상기 주변 웰은 상기 제1 및 제2 드리프트 웰을 둘러싸서 분리시키고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대의 것인 상기 주변 웰과,
상기 기판 내에서, 상기 제2 도핑 타입을 가지며, 상기 제1 드리프트 웰 위에 배치되고, 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 바디 웰과,
상기 제1 드리프트 웰과 상기 바디 웰 사이의 접합부 위에 배치되는 게이트 전극을 포함하는 집적 회로.
2. 제1항에 있어서,
상기 기판 내에서, 상기 제2 도핑 타입을 갖는 하이 사이드 웰을 더 포함하고, 상기 하이 사이드 웰은 상기 제2 드리프트 웰 위에 배치되며, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 것인 집적 회로.
3. 제2항에 있어서,
상기 하이 사이드 웰 위에 배치되는 하이 사이드 컨택 영역을 더 포함하고, 상기 하이 사이드 컨택 영역은 폐경로에서 상기 하이 사이드 웰의 주변부를 따라 측방향으로 연장되며, 상기 하이 사이드 컨택 영역은 상기 하이 사이드 웰과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높은 것인 집적 회로.
4. 제2항에 있어서,
상기 제2 드리프트 웰 위에 배치되는 드리프트 컨택 영역을 더 포함하고, 상기 드리프트 컨택 영역은 상기 하이 사이드 웰을 완전히 둘러싸도록 폐경로에서 상기 하이 사이드 웰의 주변부를 따라 횡방향으로 연장되며, 상기 드리프트 컨택 영역은 상기 제2 드리프트 웰과 동일한 도핑 타입을 갖지만 도핑 농도는 더 높고, 상기 드리프트 컨택 영역은 상기 제1 드리프트 웰로부터 상기 하이 사이드 웰을 분리시키는 것인 집적 회로.
5. 제1항에 있어서, 상기 기판은 상기 제2 도핑 타입을 갖는 벌크 반도체 영역을 포함하고, 상기 제1 및 제2 드리프트 웰과 상기 주변 웰은 상기 벌크 반도체 영역 위에 배치되는 것인 집적 회로.
6. 제1항에 있어서,
제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하고, 상기 제1 및 제2 소스/드레인 영역은 상기 바디 웰과 상기 제1 드리프트 웰 위에 각각 배치되며, 상기 제1 및 제2 소스/드레인 영역은 상기 바디 웰과 상기 제1 드리프트 웰에 의해 분리되는 것인 집적 회로.
7. 제1항에 있어서, 상기 바디 웰은, 상기 기판이 RESURF(reduced surface field) 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 제2 드리프트 웰 쪽으로 상기 제1 드리프트 웰에 횡방향으로 돌출되는 것인 집적 회로.
8. 제1항에 있어서, 상기 주변 웰은, 상기 기판이 RESURF(reduced surface field) 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 제1 드리프트 웰 쪽으로 상기 제2 드리프트 웰에 횡방향으로 돌출되는 것인 집적 회로.
9. 제1항에 있어서,
상기 제1 및 제2 드리프트 웰 양쪽 위에 배치되는 나선형 구조를 더 포함하고, 상기 나선형 구조는 도전성이며, 연속적인 나선형의 평면 레이아웃(top layout)을 갖는 것인 집적 회로.
10. 제1항에 있어서,
상기 주변 웰과 상기 제2 드리프트 웰에 의해 규정되는 PN 접합부를 포함하는 다이오드와,
상기 바디 웰과 상기 제1 드리프트 웰 상의 LDMOS(laterally diffused metal-oxide-semiconductor) 디바이스를 더 포함하고, 상기 LDMOS 디바이스는 상기 게이트 전극을 포함하는 것인 집적 회로.
11. 집적 회로에 있어서,
반도체 기판과,
상기 반도체 기판 내에서, 제1 도핑 타입을 가지며, 링형의 평면 레이아웃을 갖는 드리프트 웰과,
상기 반도체 기판 내에서, 상기 제1 도핑 타입과 반대의 제2 도핑 타입을 가지며, 상기 드리프트 웰 위에 배치되어 상기 드리프트 웰에 의해 둘러싸이는 하이 사이드 웰과,
상기 반도체 기판 상에서, 상기 드리프트 웰 내의 오목부에 있는 스위칭 디바이스로서, 상기 드리프트 웰은 상기 하이 사이드 웰로부터 상기 스위칭 디바이스를 분리시키는 것인 상기 스위칭 디바이스와,
상기 반도체 기판 내에서, 상기 제2 도핑 타입을 갖는 주변 웰을 포함하며, 상기 주변 웰은 상기 드리프트 웰과 상기 스위칭 디바이스를 둘러싸고, 상기 주변 웰은 상기 드리프트 웰로부터 상기 스위칭 디바이스를 분리시키는 것인 집적 회로.
12. 제11항에 있어서,
상기 반도체 기판 내에서, 상기 드리프트 웰과 경계를 이루며, 상기 제1 도핑 타입을 갖는 제2 드리프트 웰과,
상기 반도체 기판 내에서, 상기 제2 도핑 타입을 갖는 바디 웰을 더 포함하고, 상기 바디 웰은 상기 제2 드리프트 웰 위에 배치되며, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되고, 상기 스위칭 디바이스는 상기 제2 드리프트 웰과 상기 바디 웰 상에 있는 것인 집적 회로.
13. 제11항에 있어서,
상기 하이 사이드 웰 위에 배치되는 하이 사이트 컨택 영역과,
상기 드리프트 웰 위에 배치되는 드리프트 컨택 영역을 더 포함하고, 상기 드리프트 컨택 영역은 상기 하이 사이드 웰과 상기 하이 사이드 컨택 영역을 둘러싸도록 폐경로에서 상기 하이 사이드 웰의 주변부를 따라 연장되고, 상기 하이 사이드 컨택 영역과 상기 드리프트 컨택 영역은 링형의 평면 레이아웃을 가지며, 각각 반대의 도핑 타입을 갖는 것인 집적 회로.
14. 제13항에 있어서, 상기 하이 사이드 웰은 상기 스위칭 디바이스에 인접한 오목부를 갖고, 상기 하이 사이드 컨택 영역과 상기 드리프트 컨택 영역은 상기 오목부에 일치하는 것인 집적 회로.
15. 제11항에 있어서,
상기 반도체 기판 내에서 상기 드리프트 웰과 경계를 이루며, 상기 제1 도핑 타입을 갖는 제2 드리프트 웰과,
상기 기판 내에서 상기 제2 도핑 타입을 가지며, 상기 제2 드리프트 웰 위에 배치되고, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 완전히 이격되는 바디 웰과,
상기 제2 드리프트 웰과 상기 바디 웰이 직접 접촉하는 NP 접합부 위에 배치되는 게이트 전극을 더 포함하고, 상기 제2 드리프트 웰, 상기 바디 웰, 및 상기 게이트 전극은 상기 스위칭 디바이스와 독립적인 것인 집적 회로.
16. 제11항에 있어서, 상기 드리프트 웰은 PN 접합부에서 상기 주변 웰과 접촉하고, 상기 PN 접합부는 연속적인 링형의 평면 레이아웃을 갖는 것인 집적 회로.
17. 제11항에 있어서, 상기 주변 웰은, 상기 반도체 기판이 RESURF(reduced surface field) 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 하이 사이드 웰 쪽으로 상기 드리프트 웰에 횡방향으로 돌출되는 것인 집적 회로.
18. 제11항에 있어서,
상기 드리프트 웰과 상기 스위칭 디바이스 양쪽 위에 배치되는 나선형 구조를 더 포함하고, 상기 나선형 구조는 도전성이며, 상기 하이 사이드 웰을 완전히 둘러싸는 연속적인 나선형의 평면 레이아웃을 갖는 것인 집적 회로.
19. 집적 회로를 제조하는 방법에 있어서,
기판에 일련의 도핑 공정을 수행하여,
경계를 이루며 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰 - 상기 제2 드리프트 웰은 링형의 평면 레이아웃을 가지며, 상기 제1 드리프트 웰은 상기 링형의 평면 레아아웃 내의 오목부에 있음 - 과,
상기 제1 도핑 타입과 반대의 제2 타입 도핑을 가지며, 상기 제1 및 제2 드리프트 웰을 둘러싸서 분리시키는 주변 웰과,
상기 제2 도핑 타입을 가지며, 상기 제1 드리프트 웰 위에 배치되고, 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 바디 웰
을 형성하는 단계와,
상기 제1 및 제2 드리프트 웰 위에 배치되는 격리 구조를 형성하는 단계와,
상기 제1 드리프트 웰과 상기 바디 웰 사이의 접합부 위에 배치되며, 상기 접합부로부터 상기 격리 구조의 측벽을 따라 상기 격리 구조의 상부면으로 연장되는 게이트 전극을 형성하는 단계를 포함하는 집적 회로 제조 방법.
20. 제19항에 있어서,
상기 기판과 상기 격리 구조 위에 전도성층을 퇴적하는 단계와,
상기 전도성층을 패터닝하여 상기 게이트 전극을 형성하고 또한 상기 격리 구조의 상부면 상에서 상기 제1 및 제2 드리프트 웰 위에 배치되는 나선형 구조를 형성하는 단계를 더 포함하는 집적 회로 제조 방법.

Claims (10)

  1. 집적 회로에 있어서,
    기판과,
    상기 기판 내에서, 링형의 패턴으로 경계를 이루며, 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰과,
    상기 기판 내에서, 제2 도핑 타입을 갖는 주변 웰(peripheral well)로서, 상기 주변 웰은 상기 제1 및 제2 드리프트 웰을 둘러싸서 분리시키고, 상기 제2 도핑 타입은 상기 제1 도핑 타입과 반대의 것인 상기 주변 웰과,
    상기 기판 내에서, 상기 제2 도핑 타입을 가지며, 상기 제1 드리프트 웰 위에 배치되고, 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 바디 웰(body well)과,
    상기 제1 드리프트 웰과 상기 바디 웰 사이의 접합부(junction) 위에 배치되는 게이트 전극
    을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 기판 내에서, 상기 제2 도핑 타입을 갖는 하이 사이드 웰(high side well)을 더 포함하고, 상기 하이 사이드 웰은 상기 제2 드리프트 웰 위에 배치되며, 상기 제2 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 것인 집적 회로.
  3. 제1항에 있어서, 상기 기판은 상기 제2 도핑 타입을 갖는 벌크 반도체 영역을 포함하고, 상기 제1 및 제2 드리프트 웰과 상기 주변 웰은 상기 벌크 반도체 영역 위에 배치되는 것인 집적 회로.
  4. 제1항에 있어서,
    제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하고, 상기 제1 및 제2 소스/드레인 영역은 상기 바디 웰과 상기 제1 드리프트 웰 위에 각각 배치되며, 상기 제1 및 제2 소스/드레인 영역은 상기 바디 웰과 상기 제1 드리프트 웰에 의해 분리되는 것인 집적 회로.
  5. 제1항에 있어서, 상기 바디 웰은, 상기 기판이 RESURF(reduced surface field) 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 제2 드리프트 웰 쪽으로 상기 제1 드리프트 웰에 횡방향으로 돌출되는 것인 집적 회로.
  6. 제1항에 있어서, 상기 주변 웰은, 상기 기판이 RESURF(reduced surface field) 구조를 규정하는 교대로 적층된 p타입 및 n타입 영역을 갖도록, 상기 제1 드리프트 웰 쪽으로 상기 제2 드리프트 웰에 횡방향으로 돌출되는 것인 집적 회로.
  7. 제1항에 있어서,
    상기 제1 및 제2 드리프트 웰 양쪽 위에 배치되는 나선형 구조를 더 포함하고, 상기 나선형 구조는 도전성이며, 연속적인 나선형의 평면 레이아웃(top layout)을 갖는 것인 집적 회로.
  8. 제1항에 있어서,
    상기 주변 웰과 상기 제2 드리프트 웰에 의해 규정되는 PN 접합부를 포함하는 다이오드와,
    상기 바디 웰과 상기 제1 드리프트 웰 상의 LDMOS(laterally diffused metal-oxide-semiconductor) 디바이스를 더 포함하고, 상기 LDMOS 디바이스는 상기 게이트 전극을 포함하는 것인 집적 회로.
  9. 집적 회로에 있어서,
    반도체 기판과,
    상기 반도체 기판 내에서, 제1 도핑 타입을 가지며, 링형의 평면 레이아웃을 갖는 드리프트 웰과,
    상기 반도체 기판 내에서, 상기 제1 도핑 타입과 반대의 제2 도핑 타입을 가지며, 상기 드리프트 웰 위에 배치되어 상기 드리프트 웰에 의해 둘러싸이는 하이 사이드 웰과,
    상기 반도체 기판 상에서, 상기 드리프트 웰 내의 오목부(indent)에 있는 스위칭 디바이스로서, 상기 드리프트 웰은 상기 하이 사이드 웰로부터 상기 스위칭 디바이스를 분리시키는 것인 상기 스위칭 디바이스와,
    상기 반도체 기판 내에서, 상기 제2 도핑 타입을 갖는 주변 웰
    을 포함하며, 상기 주변 웰은 상기 드리프트 웰과 상기 스위칭 디바이스를 둘러싸고, 상기 주변 웰은 상기 드리프트 웰로부터 상기 스위칭 디바이스를 분리시키는 것인 집적 회로.
  10. 집적 회로를 제조하는 방법에 있어서,
    기판에 일련의 도핑 공정을 수행하여,
    경계를 이루며 제1 도핑 타입을 갖는 제1 드리프트 웰 및 제2 드리프트 웰 - 상기 제2 드리프트 웰은 링형의 평면 레이아웃을 가지며, 상기 제1 드리프트 웰은 상기 링형의 평면 레아아웃 내의 오목부에 있음 - 과,
    상기 제1 도핑 타입과 반대의 제2 타입 도핑을 가지며, 상기 제1 및 제2 드리프트 웰을 둘러싸서 분리시키는 주변 웰과,
    상기 제2 도핑 타입을 가지며, 상기 제1 드리프트 웰 위에 배치되고, 상기 제1 드리프트 웰에 의해 상기 주변 웰로부터 이격되는 바디 웰
    을 형성하는 단계와,
    상기 제1 및 제2 드리프트 웰 위에 배치되는 격리 구조를 형성하는 단계와,
    상기 제1 드리프트 웰과 상기 바디 웰 사이의 접합부 위에 배치되며, 상기 접합부로부터 상기 격리 구조의 측벽을 따라 상기 격리 구조의 상부면으로 연장되는 게이트 전극을 형성하는 단계
    를 포함하는 집적 회로 제조 방법.
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