TWI789867B - 功率元件及其製造方法 - Google Patents

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Abstract

本發明提出一種功率元件及其製造方法。功率元件包含：半導體層、井區、本體區、閘極、源極與汲極、第一對準金屬矽化物阻擋(salicide block, SAB)層以及第二SAB層。其中，第一SAB層形成於半導體層之上表面上，且介於閘極與汲極之間，且部分井區位於並連接於第一SAB層正下方。第二SAB層形成於第一SAB層正上方並連接第一SAB層。

Description

功率元件及其製造方法
本發明有關於一種功率元件及其製造方法，特別是指一種能夠提高崩潰電壓(breakdown voltage)的功率元件及其製造方法。
圖1顯示一種習知功率元件100與金屬氧化物半導體(metal oxide semiconductor,MOS)元件100a及100b的剖視示意圖。所謂的功率元件，係指於正常操作時，施加於汲極的電壓高於5V。一般而言，功率元件的汲極與閘極間，具有漂移區12a(如圖1中虛線框範圍所示意)，將汲極19與本體區16分隔，且漂移區12a之橫向長度根據正常操作時所承受的操作電壓而調整。如圖1所示，功率元件100包含：井區12、絕緣結構13、阻擋層14、本體區16、閘極17、源極18與汲極19。
其中，井區12的導電型為N型，形成於基板11上。如圖1所示，基板11區分為高壓區13a與低壓區13b。高壓區13a與低壓區13b之井區12由同一製程步驟形成；高壓區13a與低壓區13b之閘極由同一製程步驟形成；高壓區13a與低壓區13b之阻擋層14由同一製程步驟形成。基本上，施加於汲極的電壓高於5V的功率元件100形成於高壓區13a中，而施加於汲極的電壓不高於5V的MOS元件100a及100b則形成於低壓區13b中。MOS元件100a及100b以圖1所示的閘極與阻擋層14所示意；MOS元件100a及100b的其他部分如源極、汲極等在此省略。絕緣 結構13為區域氧化(local oxidation of silicon,LOCOS)結構，以定義操作區，作為功率元件100操作時主要的作用區。
為阻隔高壓區13a與低壓區13b之閘極後之金屬層與部分井區12，避免需要保護的區域與該金屬層直接接觸，阻擋層14會同時由同一製程形成於高壓區13a與低壓區13b。在功率元件100中，阻擋層14的厚度會限制功率元件100的崩潰電壓，但在低壓區13b中的MOS元件100a與100b，因為尺寸微縮，使得MOS元件100a與100b間的空隙相對於高壓區13a中，功率元件與功率元件之間的空隙小；如此一來，功率元件100中的阻擋層14的厚度就受限於低壓區13b中的MOS元件100a與100b中的阻擋層14厚度，使得功率元件100的崩潰防護電壓受到限制，而限制了功率元件100的應用範圍；而如果為使功率元件100的耐壓(withstand voltage)提高，可增加阻擋層14的厚度，但如此一來，MOS元件100a與100b中的阻擋層14形成時，會產生殘留的問題。
有鑑於此，本發明提出一種能夠提高不導通操作時之崩潰電壓的功率元件及其製造方法。
於一觀點中，本發明提供一種功率元件，包含：一半導體層，形成於一基板上，該半導體層具有一上表面；一井區，具有一第一導電型，形成於該半導體層中，且該井區位於該上表面下並連接於該上表面；一本體區，具有一第二導電型，形成於該半導體層中，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接；一閘極，形成於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且鄰接該本體區之部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道；一源 極與一汲極，具有該第一導電型，且該源極與該汲極形成於該上表面下並連接於該上表面，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中；一第一對準金屬矽化物阻擋(salicide block,SAB)層，形成於該上表面上，且該第一SAB層介於該閘極與該汲極之間，且部分該井區位於並連接於該第一SAB層正下方；以及一第二SAB層，形成於該第一SAB層正上方並連接該第一SAB層。
於另一觀點中，本發明提供一種功率元件製造方法包含：形成一半導體層於一基板上，該半導體層具有一上表面；形成一井區於該半導體層中，且該井區具有第一導電型，且該井區位於該上表面下並連接於該上表面；形成一本體區於該半導體層中，且該本體區具有一第二導電型，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接；形成一閘極於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且鄰接該本體區之部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道；形成一源極與一汲極於該上表面下並連接於該上表面，且該源極與該汲極具有該第一導電型，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中；形成一第一對準金屬矽化物阻擋(salicide block,SAB)層於該上表面上，且該第一SAB層介於該閘極與該汲極之間，且部分該井區位於並連接於該第一SAB層正下方；以及形成一第二SAB層於該第一SAB層正上方並連接該第一SAB層。
於一實施例中，該功率元件更包含一對準金屬矽化物層，具有導電性，且該對準金屬矽化物層形成於該第二SAB層上且連接於該第二SAB層，該對準金屬矽化物層用以電連接於一預設電位，以緩和該功率元件操作時的電場分布。
於一實施例中，該功率元件係一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件。
於一實施例中，該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數低於3.9。
於一實施例中，該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數高於3.9。
於一實施例中，該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數等於3.9。
於一實施例中，該基板具有一低壓區與一高壓區，其中該功率元件形成於該高壓區；其中複數金屬氧化物半導體(metal oxide semiconductor,MOS)元件形成於該低壓區；其中該第一SAB層形成於該低壓區與該高壓區；其中該第二SAB層形成於該高壓區，且不位於該低壓區。
於一實施例中，該第二SAB層之厚度根據該功率元件之不導通崩潰電壓的需求而調整。
本發明之優點係為本發明可提高不導通操作時之崩潰電壓。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
11,21:基板
12,22:井區
12a,22a:漂移區
13a,23a:高壓區
13b,23b:低壓區
13:絕緣結構
14:阻擋層
16,26:本體區
17,27:閘極
18,28:源極
19,29:汲極
21’:半導體層
21a:上表面
21b:下表面
25:對準金屬矽化物層
26’,28’:光阻層
100,200:功率元件
100a,100b,200a,200b:MOS元件
241:第一SAB層
242:第二SAB層
271:介電層
272:導電層
273:間隔層
圖1顯示一種習知功率元件與金屬氧化物半導體元件的剖視示意圖。
圖2係根據本發明之一實施例顯示功率元件與金屬氧化物半導體元件的剖視示意圖。
圖3係根據本發明之一實施例顯示功率元件之剖視示意圖。
圖4係根據本發明之一實施例顯示第一SAB層與第二SAB層疊加後之總和厚度對比功率元件之不導通崩潰電壓的電性示意圖。
圖5A-5H係根據本發明的一實施例顯示功率元件製造方法的剖視示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2，其係根據本發明之一實施例顯示功率元件200與金屬氧化物半導體(metal oxide semiconductor,MOS)元件200a及200b的剖視示意圖。如圖2所示，功率元件200包含：井區22、第一對準金屬矽化物阻擋(salicide block,SAB)層241、第二SAB層242、本體區26、閘極27、源極28與汲極29。
井區22的導電型為第一導電型，形成於基板21上。如圖2所示，基板21區分為高壓區23a與低壓區23b。高壓區23a與低壓區23b之井區22由同一製程步驟形成；高壓區23a與低壓區23b之閘極由同一製程步驟形成；高壓區23a與低壓區23b之第一SAB層241由同一製程步驟形成。基本上，施加於汲極的電壓高於5V的功率元件200形成於高壓區23a中，而施加於汲極的電壓不高於5V的MOS元件200a及200b則形成於低壓區23b中。MOS元件200a及200b以圖2所示的閘極與第一對準金屬矽化物阻擋層241所示意；MOS元件200a及200b的其他部分如源極、汲極等在此省略。
為阻隔高壓區23a與低壓區23b之閘極後之金屬層與部分井區22，避免需要保護的區域與該金屬層直接接觸，第一SAB層241會同時由同一製 程形成於高壓區23a與低壓區23b。第二SAB層242僅形成於高壓區23a，而不會形成於低壓區23b，且第二SAB層242形成於第一SAB層241正上方並連接第一SAB層241。
如圖3所示，功率元件200包含：半導體層21’、井區22、第一SAB層241、第二SAB層242、對準金屬矽化物層25、本體區26、閘極27、源極28以及汲極29。半導體層21’形成於基板21上；井區22、源極28與汲極29具有第一導電型；本體區26具有第二導電型。功率元件200例如為如圖3所示之橫向雙擴散金屬氧化物半導體場效電晶體(lateral double-diffused metal oxide semiconductor field effect transistor,LDMOS)元件。根據本發明之功率元件例如應用於切換式電源供應電路中的功率級電路中，切換式電源供應電路為本領域中具有通常知識者所熟知，在此不予贅述。
半導體層21’形成於基板21上，半導體層21’於垂直方向(如圖3中之虛線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。基板21例如但不限於為一P型或N型的半導體矽基板。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖3，井區22具有第一導電型，形成於半導體層21’中，且井區22位於上表面21a下並連接於上表面21a。本體區26具有第二導電型，形成於半導體層21’中，且本體區26位於上表面21a下並連接於上表面21a，本體區26於通道方向(如圖3中之實線箭號方向所示意，下同)上，與井區22鄰接。閘極27形成於上表面21a上，部分本體區26位於閘極27正下方並連接於閘極27，以提供功率元件200在導通操作中之反轉電流通道，且部分井區22位於閘極27正下方，以提供功率元件200在導通操作中之漂移電流通道(如圖3中粗虛線框所示意)。源極28與汲極29具有第一導電型，且源極28與汲極29形成於上表面21a下並連接於 上表面21a，且源極28與汲極29分別位於閘極27之外部下方之本體區26中與遠離本體區26側之井區22中。
請繼續參照圖3，第一SAB層241形成於上表面21a上，且第一SAB層241介於閘極27與汲極29之間，且部分井區22位於並連接於第一SAB層241正下方。第二SAB層242係形成於第一SAB層241正上方並連接第一SAB層241。於一實施例中，第二SAB層242之厚度可大於第一SAB層241之厚度。於一實施例中，第二SAB層242可具有複數層。第一SAB層241與第二SAB層242疊加後具有一介電係數。於一實施例中，前述介電係數低於3.9。於另一實施例中，前述介電係數高於3.9。於又一實施例中，前述介電係數等於3.9。於一實施例中，第二SAB層242之厚度可根據功率元件200之不導通崩潰電壓的需求而調整。
如圖3所示，對準金屬矽化物層25具有導電性，且對準金屬矽化物層25係形成於第二SAB層242上且連接於第二SAB層242。對準金屬矽化物層25用以電連接於預設電位，以緩和功率元件200操作時的電場分布並最佳化耐壓。於一實施例中，對準金屬矽化物層25例如為有雜質摻雜的多晶矽，亦可為多晶矽與金屬之化合物，例如但不限於矽化鎢、矽化鈷、矽化鈦、矽化鎳。
閘極27包括與上表面21a連接的介電層271、具有導電性的導電層272以及具有電絕緣特性之間隔層273。閘極27用以接受控制訊號控制而導通及不導通功率元件200。
請繼續參閱圖3，於通道方向上，漂移區22a位於汲極29與本體區26之間，並分隔汲極29與本體區26，且位於靠近上表面21a之井區22中，用以作為功率元件200在導通操作中之漂移電流通道。
需說明的是，所謂反轉電流通道係指功率元件200在導通操作中因施加於閘極27的電壓，而使閘極27的下方形成反轉層(inversion layer)以使導通電流通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，所謂漂移電流通道係指功率元件200在導通操作中使導通電流以漂移的方式通過的區域，此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，上表面21a並非指一完全平坦的平面，而是指半導體層21’的一個表面。
需說明的是，前述之「第一導電型」與「第二導電型」係指於功率元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之井區、本體區、源極與汲極等區域)內，使得半導體組成區域成為第一或第二導電型(例如但不限於第一導電型為N型，而第二導電型為P型，或反之亦可)，其中，第一導電型與第二導電型為彼此電性相反的導電型。
此外需說明的是，所謂的功率元件，係指於正常操作時，施加於汲極的電壓高於一特定之電壓，例如5V，且本體區26與汲極29之橫向距離(漂移區長度)根據正常操作時所承受的操作電壓而調整，因而可操作於前述較高之特定電壓。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
圖4係根據本發明之一實施例顯示第一SAB層與第二SAB層疊加後之總和厚度對比功率元件之不導通崩潰電壓的電性示意圖。如圖4所示，於第一SAB層241與第二SAB層242疊加後的介電係數低於3.9的實施例中，當第一SAB層241與第二SAB層242之總和厚度大約為450A時，不導通崩潰電壓為較佳。於第一SAB層241與第二SAB層242疊加後的介電係數等於3.9的實施例中，當第一SAB層241與第二SAB層242之總和厚度大約為650A時，不導通崩潰電壓為較佳。於第一SAB層241與第二SAB層242疊加後的介電係數高於3.9的實施例中，當第一SAB層241與第二SAB層242之總和厚度大約為800A時，不導通崩潰電壓為較佳。根據本發明，第二SAB層的材料與厚度，可以根據不同的介電係數與最佳的不導通崩潰電壓而選擇或調整。
請參考圖5A-5H，其顯示功率元件200製造方法的剖視示意圖。如圖5A所示，首先提供基板21，基板21例如但不限於為一P型或N型的半導體矽基板。接著，如圖5B所示，形成半導體層21’於基板21上，半導體層21’於垂直方向(如圖5B中之虛線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。半導體層21’例如以磊晶的步驟，形成於基板21上，或是以基板21的部分，作為半導體層21’。形成半導體層21’的方式，為本領域中具有通常知識者所熟知，在此不予贅述。
請繼續參閱圖5B，接著，形成井區22於半導體層21’中，且於垂直方向上，井區22位於上表面21a下並連接於上表面21a。井區22具有第一導電型，例如可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，如圖5B中向下的虛線箭號所示意，植入半導體層21’中，以形成井區22。
接著，請參閱圖5C，形成本體區26於半導體層21’中，且本體區26位於上表面21a下並連接於上表面21a，本體區26於通道方向(如圖5C中之實線箭號方向所示意，下同)上，與井區22鄰接。部分本體區26位於後續所形成之閘極27正下方並連接於閘極27，以提供功率元件200在導通操作中之反轉電流通道。本體區26具有第二導電型，形成本體區26之步驟，例如但不限於利用由微影製程步驟形成光阻層26’為遮罩，將第二導電型雜質摻雜至半導體層21’的井區22中，將定義的部分從井區22反摻雜(counter dope)而形成本體區26。其中，本實施例可利用例如但不限於離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入部分井區22中，以形成本體區26。
接著，請參閱圖5D，形成閘極27於半導體層21’之上表面21a上。部分本體區26位於閘極27正下方並連接於閘極27，以提供功率元件200在導通操作中之反轉電流通道。部分井區22位於閘極27正下方，以提供功率元件200在導通操作中之漂移電流通道。
閘極27包括與上表面21a連接的介電層271、具有導電性的導電層272以及具有電絕緣特性之間隔層273。閘極27用以接受控制訊號控制而導通及不導通功率元件200。
接續，請參閱圖5E，形成源極28與汲極29於上表面21a下並連接於上表面21a，且源極28與汲極29分別位於閘極27在通道方向之外部下方之本體區26中與遠離本體區26側之井區22中，且於通道方向上，漂移區22a位於汲極29與本體區26之間，靠近上表面21a之井區22中，用以作為功率元件200在導通操作中之漂移電流通道。形成源極28與汲極29之步驟，例如但不限於利用閘極27以及由微影製程步驟形成光阻層28’為遮罩，將第一導電型雜質分別摻雜至本體區26中與井區22中，以形成源極28與汲極29。其中，本實施例可利用例如但不限於離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入本體區26中與井區22中，以形成源極28與汲極29。
接著，請參閱圖5F，形成第一SAB層241於上表面21a上。第一SAB層241介於閘極27與汲極29之間，且部分井區22位於並連接於第一SAB層241正下方。形成第一SAB層241之步驟，例如但不限於以沉積製程步驟、微影製程步驟及蝕刻製程步驟形成。第一SAB層241可同時以同一製程步驟形成於高壓區及低壓區。
之後，請參閱圖5G，形成第二SAB層242於第一SAB層241正上方並連接第一SAB層241。形成第二SAB層242之步驟，例如但不限於以沉積製程步驟、微影製程步驟及蝕刻製程步驟形成。應注意者為，第二SAB層242僅形成於高壓區內，而未形成於低壓區內。
接著，請參閱圖5H，形成對準金屬矽化物層25於第二SAB層242上，使得對準金屬矽化物層25連接於第二SAB層242。對準金屬矽化物層25具有導電性，且用以電連接於預設電位，以緩和功率元件200操作時的電場分布。形 成對準金屬矽化物層25之步驟，例如但不限於以沉積製程步驟、微影製程步驟及蝕刻製程步形成。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如矽化金屬層等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
21:基板
21’:半導體層
21a:上表面
21b:下表面
22:井區
22a:漂移區
23a:高壓區
23b:低壓區
26:本體區
27:閘極
28:源極
29:汲極
200:功率元件
200a,200b:MOS元件
241:第一SAB層
242:第二SAB層
271:介電層
272:導電層
273:間隔層

Claims (14)

  1. 一種功率元件，包含：一半導體層，形成於一基板上，該半導體層具有一上表面；一井區，具有一第一導電型，形成於該半導體層中，且該井區位於該上表面下並連接於該上表面；一本體區，具有一第二導電型，形成於該半導體層中，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接；一閘極，形成於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且鄰接該本體區之部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道；一源極與一汲極，具有該第一導電型，且該源極與該汲極形成於該上表面下並連接於該上表面，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中；一第一對準金屬矽化物阻擋(salicide block,SAB)層，形成於該上表面上，且該第一SAB層介於該閘極與該汲極之間，且部分該井區位於並連接於該第一SAB層正下方；一第二SAB層，形成於該第一SAB層正上方並連接該第一SAB層；以及一對準金屬矽化物層，具有導電性，且該對準金屬矽化物層形成於該第二SAB層上且連接於該第二SAB層，該對準金屬矽化物層用以電連接於一預設電位，以緩和該功率元件操作時的電場分布。
  2. 如請求項1所述之功率元件，其中該功率元件係一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件。
  3. 如請求項1所述之功率元件，其中該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數低於3.9。
  4. 如請求項1所述之功率元件，其中該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數高於3.9。
  5. 如請求項1所述之功率元件，其中該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數等於3.9。
  6. 如請求項1所述之功率元件，其中該基板具有一低壓區與一高壓區，其中該功率元件形成於該高壓區；其中複數金屬氧化物半導體(metal oxide semiconductor,MOS)元件形成於該低壓區；其中該第一SAB層形成於該低壓區與該高壓區；其中該第二SAB層形成於該高壓區，且不位於該低壓區。
  7. 如請求項6所述之功率元件，其中該第二SAB層之厚度根據該功率元件之不導通崩潰電壓的需求而調整。
  8. 一種功率元件製造方法，包含：形成一半導體層於一基板上，該半導體層具有一上表面；形成一井區於該半導體層中，且該井區具有第一導電型，且該井區位於該上表面下並連接於該上表面；形成一本體區於該半導體層中，且該本體區具有一第二導電型，且該本體區位於該上表面下並連接於該上表面，該本體區於一通道方向上，與該井區鄰接；形成一閘極於該上表面上，部分該本體區位於該閘極正下方並連接於該閘極，以提供該功率元件在一導通操作中之一反轉電流通道，且鄰接該本體 區之部分該井區位於該閘極正下方，以提供該功率元件在該導通操作中之一漂移電流通道；形成一源極與一汲極於該上表面下並連接於該上表面，且該源極與該汲極具有該第一導電型，且該源極與該汲極分別位於該閘極之外部下方之該本體區中與遠離該本體區側之該井區中；形成一第一對準金屬矽化物阻擋(salicide block,SAB)層於該上表面上，且該第一SAB層介於該閘極與該汲極之間，且部分該井區位於並連接於該第一SAB層正下方；形成一第二SAB層於該第一SAB層正上方並連接該第一SAB層；以及形成一對準金屬矽化物層於該第二SAB層上且連接於該第二SAB層，該對準金屬矽化物層具有導電性，且用以電連接於一預設電位，以緩和該功率元件操作時的電場分布。
  9. 如請求項8所述之功率元件製造方法，其中該功率元件係一橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor,LDMOS)元件。
  10. 如請求項8所述之功率元件製造方法，其中該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數低於3.9。
  11. 如請求項8所述之功率元件製造方法，其中該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數高於3.9。
  12. 如請求項8所述之功率元件製造方法，其中該第一SAB層與該第二SAB層疊加後具有一介電係數，該介電係數等於3.9。
  13. 如請求項8所述之功率元件製造方法，其中該基板具有一低壓區與一高壓區，其中該功率元件形成於該高壓區； 其中複數金屬氧化物半導體(metal oxide semiconductor,MOS)元件形成於該低壓區；其中該第一SAB層形成於該低壓區與該高壓區；其中該第二SAB層形成於該高壓區，且不位於該低壓區。
  14. 如請求項13所述之功率元件製造方法，其中該第二SAB層之厚度根據該功率元件之不導通崩潰電壓的需求而調整。
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