CN115939206A - 功率元件及其制造方法 - Google Patents

Abstract

本发明提出一种功率元件及其制造方法。功率元件包含：半导体层、阱区、本体区、栅极、源极与漏极、第一对准金属硅化物阻挡层以及第二对准金属硅化物阻挡层。其中，第一对准金属硅化物阻挡层形成于半导体层的上表面上，且介于栅极与漏极之间，且部分阱区位于并连接于第一对准金属硅化物阻挡层正下方。第二对准金属硅化物阻挡层形成于第一对准金属硅化物阻挡层正上方并连接第一对准金属硅化物阻挡层。

Description

功率元件及其制造方法

技术领域

本发明涉及一种功率元件及其制造方法，特别涉及一种能够提高击穿电压(breakdown voltage)的功率元件及其制造方法。

背景技术

图1显示一种已知功率元件100与金属氧化物半导体(metal oxidesemiconductor，MOS)元件100a及100b的剖视示意图。所谓的功率元件，是指于正常操作时，施加于漏极的电压高于5V。一般而言，功率元件的漏极与栅极间，具有漂移区12a(如图1中虚线框范围所示意)，将漏极19与本体区16分隔，且漂移区12a的横向长度根据正常操作时所承受的操作电压而调整。如图1所示，功率元件100包含：阱区12、绝缘结构13、阻挡层14、本体区16、栅极17、源极18与漏极19。

其中，阱区12的导电型为N型，形成于基板11上。如图1所示，基板11区分为高压区13a与低压区13b。高压区13a与低压区13b的阱区12由同一工艺步骤形成；高压区13a与低压区13b的栅极由同一工艺步骤形成；高压区13a与低压区13b的阻挡层14由同一工艺步骤形成。基本上，施加于漏极的电压高于5V的功率元件100形成于高压区13a中，而施加于漏极的电压不高于5V的MOS元件100a及100b则形成于低压区13b中。MOS元件100a及100b以图1所示的栅极与阻挡层14所示意；MOS元件100a及100b的其他部分如源极、漏极等在此省略。绝缘结构13为区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区，作为功率元件100操作时主要的作用区。

为阻隔高压区13a与低压区13b的栅极后的金属层与部分阱区12，避免需要保护的区域与该金属层直接接触，阻挡层14会同时由同一工艺形成于高压区13a与低压区13b。在功率元件100中，阻挡层14的厚度会限制功率元件100的击穿电压，但在低压区13b中的MOS元件100a与100b，因为尺寸微缩，使得MOS元件100a与100b间的空隙相对于高压区13a中，功率元件与功率元件之间的空隙小；如此一来，功率元件100中的阻挡层14的厚度就受限于低压区13b中的MOS元件100a与100b中的阻挡层14厚度，使得功率元件100的击穿防护电压受到限制，而限制了功率元件100的应用范围；而如果为使功率元件100的耐压(withstandvoltage)提高，可增加阻挡层14的厚度，但如此一来，MOS元件100a与100b中的阻挡层14形成时，会产生残留的问题。

有鉴于此，本发明提出一种能够提高不导通操作时的击穿电压的功率元件及其制造方法。

发明内容

于一观点中，本发明提供一种功率元件，包含：一半导体层，形成于一基板上，该半导体层具有一上表面；一阱区，具有一第一导电型，形成于该半导体层中，且该阱区位于该上表面下并连接于该上表面；一本体区，具有一第二导电型，形成于该半导体层中，且该本体区位于该上表面下并连接于该上表面，该本体区于一通道方向上，与该阱区邻接；一栅极，形成于该上表面上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该功率元件在一导通操作中的一反转电流通道，且邻接该本体区的部分该阱区位于该栅极正下方，以提供该功率元件在该导通操作中的一漂移电流通道；一源极与一漏极，具有该第一导电型，且该源极与该漏极形成于该上表面下并连接于该上表面，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；一第一对准金属硅化物阻挡(salicide block，SAB)层，形成于该上表面上，且该第一SAB层介于该栅极与该漏极之间，且部分该阱区位于并连接于该第一SAB层正下方；以及一第二SAB层，形成于该第一SAB层正上方并连接该第一SAB层。

于另一观点中，本发明提供一种功率元件制造方法包含：形成一半导体层于一基板上，该半导体层具有一上表面；形成一阱区于该半导体层中，且该阱区具有第一导电型，且该阱区位于该上表面下并连接于该上表面；形成一本体区于该半导体层中，且该本体区具有一第二导电型，且该本体区位于该上表面下并连接于该上表面，该本体区于一通道方向上，与该阱区邻接；形成一栅极于该上表面上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该功率元件在一导通操作中的一反转电流通道，且邻接该本体区的部分该阱区位于该栅极正下方，以提供该功率元件在该导通操作中的一漂移电流通道；形成一源极与一漏极于该上表面下并连接于该上表面，且该源极与该漏极具有该第一导电型，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；形成一第一对准金属硅化物阻挡(salicide block，SAB)层于该上表面上，且该第一SAB层介于该栅极与该漏极之间，且部分该阱区位于并连接于该第一SAB层正下方；以及形成一第二SAB层于该第一SAB层正上方并连接该第一SAB层。

于一实施例中，该功率元件还包含一对准金属硅化物层，具有导电性，且该对准金属硅化物层形成于该第二SAB层上且连接于该第二SAB层，该对准金属硅化物层用以电连接于一预设电位，以缓和该功率元件操作时的电场分布。

于一实施例中，该功率元件是一横向扩散金属氧化物半导体(laterallydiffused metal oxide semiconductor，LDMOS)元件。

于一实施例中，该第一SAB层与该第二SAB层叠加后具有一介电系数，该介电系数低于3.9。

于一实施例中，该第一SAB层与该第二SAB层叠加后具有一介电系数，该介电系数高于3.9。

于一实施例中，该第一SAB层与该第二SAB层叠加后具有一介电系数，该介电系数等于3.9。

于一实施例中，该基板具有一低压区与一高压区，其中该功率元件形成于该高压区；其中多个金属氧化物半导体(metal oxide semiconductor，MOS)元件形成于该低压区；其中该第一SAB层形成于该低压区与该高压区；其中该第二SAB层形成于该高压区，且不位于该低压区。

于一实施例中，该第二SAB层的厚度根据该功率元件的不导通击穿电压的需求而调整。

本发明的优点为本发明可提高不导通操作时的击穿电压。

以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。

附图说明

图1显示一种已知功率元件与金属氧化物半导体元件的剖视示意图。

图2是根据本发明的一实施例显示功率元件与金属氧化物半导体元件的剖视示意图。

图3是根据本发明的一实施例显示功率元件的剖视示意图。

图4是根据本发明的一实施例显示第一SAB层与第二SAB层叠加后的总和厚度对比功率元件的不导通击穿电压的电性示意图。

图5A-图5H是根据本发明的一实施例显示功率元件制造方法的剖视示意图。

图中符号说明

11，21：基板

12，22：阱区

12a，22a：漂移区

13a，23a：高压区

13b，23b：低压区

13：绝缘结构

14：阻挡层

16，26：本体区

17，27：栅极

18，28：源极

19，29：漏极

21’：半导体层

21a：上表面

21b：下表面

25：对准金属硅化物层

26’，28’：光阻层

100，200：功率元件

100a，100b，200a，200b：MOS元件

241：第一SAB层

242：第二SAB层

271：介电层

272：导电层

273：间隔层

具体实施方式

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

请参考图2，其是根据本发明的一实施例显示功率元件200与金属氧化物半导体(metal oxide semiconductor，MOS)元件200a及200b的剖视示意图。如图2所示，功率元件200包含：阱区22、第一对准金属硅化物阻挡(salicide block，SAB)层241、第二SAB层242、本体区26、栅极27、源极28与漏极29。

阱区22的导电型为第一导电型，形成于基板21上。如图2所示，基板21区分为高压区23a与低压区23b。高压区23a与低压区23b的阱区22由同一工艺步骤形成；高压区23a与低压区23b的栅极由同一工艺步骤形成；高压区23a与低压区23b的第一SAB层241由同一工艺步骤形成。基本上，施加于漏极的电压高于5V的功率元件200形成于高压区23a中，而施加于漏极的电压不高于5V的MOS元件200a及200b则形成于低压区23b中。MOS元件200a及200b以图2所示的栅极与第一对准金属硅化物阻挡层241所示意；MOS元件200a及200b的其他部分如源极、漏极等在此省略。

为阻隔高压区23a与低压区23b的栅极后的金属层与部分阱区22，避免需要保护的区域与该金属层直接接触，第一SAB层241会同时由同一工艺形成于高压区23a与低压区23b。第二SAB层242仅形成于高压区23a，而不会形成于低压区23b，且第二SAB层242形成于第一SAB层241正上方并连接第一SAB层241。

如图3所示，功率元件200包含：半导体层21’、阱区22、第一SAB层241、第二SAB层242、对准金属硅化物层25、本体区26、栅极27、源极28以及漏极29。半导体层21’形成于基板21上；阱区22、源极28与漏极29具有第一导电型；本体区26具有第二导电型。功率元件200例如为如图3所示的横向双扩散金属氧化物半导体场效晶体管(lateral double-diffusedmetal oxide semiconductor field effect transistor，LDMOS)元件。根据本发明的功率元件例如应用于切换式电源供应电路中的功率级电路中，切换式电源供应电路为本领域技术人员所熟知，在此不予赘述。

半导体层21’形成于基板21上，半导体层21’于垂直方向(如图3中的虚线箭号方向所示意，下同)上，具有相对的上表面21a与下表面21b。基板21例如但不限于为一P型或N型的半导体硅基板。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图3，阱区22具有第一导电型，形成于半导体层21’中，且阱区22位于上表面21a下并连接于上表面21a。本体区26具有第二导电型，形成于半导体层22中，且本体区26位于上表面21a下并连接于上表面21a，本体区26于通道方向(如图3中的实线箭号方向所示意，下同)上，与阱区22邻接。栅极27形成于上表面21a上，部分本体区26位于栅极27正下方并连接于栅极27，以提供功率元件200在导通操作中的反转电流通道，且部分阱区22位于栅极27正下方，以提供功率元件200在导通操作中的漂移电流通道(如图3中粗虚线框所示意)。源极28与漏极29具有第一导电型，且源极28与漏极29形成于上表面21a下并连接于上表面21a，且源极28与漏极29分别位于栅极27的外部下方的本体区26中与远离本体区26侧的阱区22中。

请继续参照图3，第一SAB层241形成于上表面21a上，且第一SAB层241介于栅极27与漏极29之间，且部分阱区22位于并连接于第一SAB层241正下方。第二SAB层242形成于第一SAB层241正上方并连接第一SAB层241。于一实施例中，第二SAB层242的厚度可大于第一SAB层241的厚度。于一实施例中，第二SAB层242可具有多个层。第一SAB层241与第二SAB层242叠加后具有一介电系数。于一实施例中，前述介电系数低于3.9。于另一实施例中，前述介电系数高于3.9。于又一实施例中，前述介电系数等于3.9。于一实施例中，第二SAB层242的厚度可根据功率元件200的不导通击穿电压的需求而调整。

如图3所示，对准金属硅化物层25具有导电性，且对准金属硅化物层25形成于第二SAB层242上且连接于第二SAB层242。对准金属硅化物层25用以电连接于预设电位，以缓和功率元件200操作时的电场分布并优化耐压。于一实施例中，对准金属硅化物层25例如为有杂质掺杂的多晶硅，也可为多晶硅与金属的化合物，例如但不限于硅化钨、硅化钴、硅化钛、硅化镍。

栅极27包括与上表面21a连接的介电层271、具有导电性的导电层272以及具有电绝缘特性的间隔层273。栅极27用以接受控制讯号控制而导通及不导通功率元件200。

请继续参阅图3，于通道方向上，漂移区22a位于漏极29与本体区26之间，并分隔漏极29与本体区26，且位于靠近上表面21a的阱区22中，用以作为功率元件200在导通操作中的漂移电流通道。

需说明的是，所谓反转电流通道是指功率元件200在导通操作中因施加于栅极27的电压，而使栅极27的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。

需说明的是，所谓漂移电流通道是指功率元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。

需说明的是，上表面21a并非指一完全平坦的平面，而是指半导体层21’的一个表面。

需说明的是，前述的“第一导电型”与“第二导电型”是指于功率元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的阱区、本体区、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为N型，而第二导电型为P型，或反之亦可)，其中，第一导电型与第二导电型为彼此电性相反的导电型。

此外需说明的是，所谓的功率元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区26与漏极29的横向距离(漂移区长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。

图4是根据本发明的一实施例显示第一SAB层与第二SAB层叠加后的总和厚度对比功率元件的不导通击穿电压的电性示意图。如图4所示，于第一SAB层241与第二SAB层242叠加后的介电系数低于3.9的实施例中，当第一SAB层241与第二SAB层242的总和厚度大约为450A时，不导通击穿电压为较佳。于第一SAB层241与第二SAB层242叠加后的介电系数等于3.9的实施例中，当第一SAB层241与第二SAB层242的总和厚度大约为650A时，不导通击穿电压为较佳。于第一SAB层241与第二SAB层242叠加后的介电系数高于3.9的实施例中，当第一SAB层241与第二SAB层242的总和厚度大约为800A时，不导通击穿电压为较佳。根据本发明，第二SAB层的材料与厚度，可以根据不同的介电系数与最佳的不导通击穿电压而选择或调整。

请参考图5A-图5H，其显示功率元件200制造方法的剖视示意图。如图5A所示，首先提供基板21，基板21例如但不限于为一P型或N型的半导体硅基板。接着，如图5B所示，形成半导体层21’于基板21上，半导体层21’于垂直方向(如图5B中的虚线箭号方向所示意，下同)上，具有相对的上表面21a与下表面21b。半导体层21’例如以外延的步骤，形成于基板21上，或是以基板21的部分，作为半导体层21’。形成半导体层21’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图5B，接着，形成阱区22于半导体层21’中，且于垂直方向上，阱区22位于上表面21a下并连接于上表面21a。阱区22具有第一导电型，例如可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，如图5B中向下的虚线箭号所示意，注入半导体层21’中，以形成阱区22。

接着，请参阅图5C，形成本体区26于半导体层21’中，且本体区26位于上表面21a下并连接于上表面21a，本体区26于通道方向(如图5C中的实线箭号方向所示意，下同)上，与阱区22邻接。部分本体区26位于后续所形成的栅极27正下方并连接于栅极27，以提供功率元件200在导通操作中的反转电流通道。本体区26具有第二导电型，形成本体区26的步骤，例如但不限于利用由微影工艺步骤形成光阻层26’为屏蔽，将第二导电型杂质掺杂至半导体层21’的阱区22中，将定义的部分从阱区22反掺杂(counter dope)而形成本体区26。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入部分阱区22中，以形成本体区26。

接着，请参阅图5D，形成栅极27于半导体层21’的上表面21a上。部分本体区26位于栅极27正下方并连接于栅极27，以提供功率元件200在导通操作中的反转电流通道。部分阱区22位于栅极27正下方，以提供功率元件200在导通操作中的漂移电流通道。

栅极27包括与上表面21a连接的介电层271、具有导电性的导电层272以及具有电绝缘特性的间隔层273。栅极27用以接受控制讯号控制而导通及不导通功率元件200。

接续，请参阅图5E，形成源极28与漏极29于上表面21a下并连接于上表面21a，且源极28与漏极29分别位于栅极27在通道方向的外部下方的本体区26中与远离本体区26侧的阱区22中，且于通道方向上，漂移区22a位于漏极29与本体区26之间，靠近上表面21a的阱区22中，用以作为功率元件200在导通操作中的漂移电流通道。形成源极28与漏极29的步骤，例如但不限于利用栅极27以及由微影工艺步骤形成光阻层28’为屏蔽，将第一导电型杂质分别掺杂至本体区26中与阱区22中，以形成源极28与漏极29。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入本体区26中与阱区22中，以形成源极28与漏极29。

接着，请参阅图5F，形成第一SAB层241于上表面21a上。第一SAB层241介于栅极27与漏极29之间，且部分阱区22位于并连接于第一SAB层241正下方。形成第一SAB层241的步骤，例如但不限于以沉积工艺步骤、微影工艺步骤及蚀刻工艺步骤形成。第一SAB层241可同时以同一工艺步骤形成于高压区及低压区。

之后，请参阅图5G，形成第二SAB层242于第一SAB层241正上方并连接第一SAB层241。形成第二SAB层242的步骤，例如但不限于以沉积工艺步骤、微影工艺步骤及蚀刻工艺步骤形成。应注意者为，第二SAB层242仅形成于高压区内，而未形成于低压区内。

接着，请参阅图5H，形成对准金属硅化物层25于第二SAB层242上，使得对准金属硅化物层25连接于第二SAB层242。对准金属硅化物层25具有导电性，且用以电连接于预设电位，以缓和功率元件200操作时的电场分布。形成对准金属硅化物层25的步骤，例如但不限于以沉积工艺步骤、微影工艺步骤及蚀刻工艺步形成。

以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如硅化金属层等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，权利要求的任一项也不应以此为限。

Claims (16)

1.一种功率元件，其特征在于，包含：

一半导体层，形成于一基板上，该半导体层具有一上表面；

一阱区，具有一第一导电型，形成于该半导体层中，且该阱区位于该上表面下并连接于该上表面；

一本体区，具有一第二导电型，形成于该半导体层中，且该本体区位于该上表面下并连接于该上表面，该本体区于一通道方向上，与该阱区邻接；

一栅极，形成于该上表面上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该功率元件在一导通操作中的一反转电流通道，且邻接该本体区的部分该阱区位于该栅极正下方，以提供该功率元件在该导通操作中的一漂移电流通道；

一源极与一漏极，具有该第一导电型，且该源极与该漏极形成于该上表面下并连接于该上表面，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；

一第一对准金属硅化物阻挡层，形成于该上表面上，且该第一对准金属硅化物阻挡层介于该栅极与该漏极之间，且部分该阱区位于并连接于该第一对准金属硅化物阻挡层正下方；以及

一第二对准金属硅化物阻挡层，形成于该第一对准金属硅化物阻挡层正上方并连接该第一对准金属硅化物阻挡层。

2.如权利要求1所述的功率元件，其中，还包含一对准金属硅化物层，具有导电性，且该对准金属硅化物层形成于该第二对准金属硅化物阻挡层上且连接于该第二对准金属硅化物阻挡层，该对准金属硅化物层用以电连接于一预设电位，以缓和该功率元件操作时的电场分布。

3.如权利要求1所述的功率元件，其中，该功率元件是一横向扩散金属氧化物半导体元件。

4.如权利要求1所述的功率元件，其中，该第一对准金属硅化物阻挡层与该第二对准金属硅化物阻挡层叠加后具有一介电系数，该介电系数低于3.9。

5.如权利要求1所述的功率元件，其中，该第一对准金属硅化物阻挡层与该第二对准金属硅化物阻挡层叠加后具有一介电系数，该介电系数高于3.9。

6.如权利要求1所述的功率元件，其中，该第一对准金属硅化物阻挡层与该第二对准金属硅化物阻挡层叠加后具有一介电系数，该介电系数等于3.9。

7.如权利要求1所述的功率元件，其中，该基板具有一低压区与一高压区，其中该功率元件形成于该高压区；

其中，多个金属氧化物半导体元件形成于该低压区；

其中，该第一对准金属硅化物阻挡层形成于该低压区与该高压区；

其中，该第二对准金属硅化物阻挡层形成于该高压区，且不位于该低压区。

8.如权利要求7所述的功率元件，其中，该第二对准金属硅化物阻挡层的厚度根据该功率元件的不导通击穿电压的需求而调整。

9.一种功率元件制造方法，其特征在于，包含：

形成一半导体层于一基板上，该半导体层具有一上表面；

形成一阱区于该半导体层中，且该阱区具有第一导电型，且该阱区位于该上表面下并连接于该上表面；

形成一本体区于该半导体层中，且该本体区具有一第二导电型，且该本体区位于该上表面下并连接于该上表面，该本体区于一通道方向上，与该阱区邻接；

形成一栅极于该上表面上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该功率元件在一导通操作中的一反转电流通道，且邻接该本体区的部分该阱区位于该栅极正下方，以提供该功率元件在该导通操作中的一漂移电流通道；

形成一源极与一漏极于该上表面下并连接于该上表面，且该源极与该漏极具有该第一导电型，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中；

形成一第一对准金属硅化物阻挡层于该上表面上，且该第一对准金属硅化物阻挡层介于该栅极与该漏极之间，且部分该阱区位于并连接于该第一对准金属硅化物阻挡层正下方；以及

形成一第二对准金属硅化物阻挡层于该第一对准金属硅化物阻挡层正上方并连接该第一对准金属硅化物阻挡层。

10.如权利要求9所述的功率元件制造方法，其中，还包含：形成一对准金属硅化物层于该第二对准金属硅化物阻挡层上且连接于该第二对准金属硅化物阻挡层，该对准金属硅化物层具有导电性，且用以电连接于一预设电位，以缓和该功率元件操作时的电场分布。

11.如权利要求9所述的功率元件制造方法，其中，该功率元件是一横向扩散金属氧化物半导体元件。

12.如权利要求9所述的功率元件制造方法，其中，该第一对准金属硅化物阻挡层与该第二对准金属硅化物阻挡层叠加后具有一介电系数，该介电系数低于3.9。

13.如权利要求9所述的功率元件制造方法，其中，该第一对准金属硅化物阻挡层与该第二对准金属硅化物阻挡层叠加后具有一介电系数，该介电系数高于3.9。

14.如权利要求9所述的功率元件制造方法，其中，该第一对准金属硅化物阻挡层与该第二对准金属硅化物阻挡层叠加后具有一介电系数，该介电系数等于3.9。

15.如权利要求9所述的功率元件制造方法，其中，该基板具有一低压区与一高压区，其中该功率元件形成于该高压区；

其中，多个金属氧化物半导体元件形成于该低压区；

其中，该第一对准金属硅化物阻挡层形成于该低压区与该高压区；

其中，该第二对准金属硅化物阻挡层形成于该高压区，且不位于该低压区。

16.如权利要求15所述的功率元件制造方法，其中，该第二对准金属硅化物阻挡层的厚度根据该功率元件的不导通击穿电压的需求而调整。

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