CN117410317A - 具有多重场板的高压元件及其制造方法 - Google Patents
具有多重场板的高压元件及其制造方法 Download PDFInfo
- Publication number
- CN117410317A CN117410317A CN202210799097.1A CN202210799097A CN117410317A CN 117410317 A CN117410317 A CN 117410317A CN 202210799097 A CN202210799097 A CN 202210799097A CN 117410317 A CN117410317 A CN 117410317A
- Authority
- CN
- China
- Prior art keywords
- region
- barrier metal
- metal oxide
- field plates
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 71
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 66
- 150000004706 metal oxides Chemical group 0.000 claims abstract description 66
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 210000000746 body region Anatomy 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 22
- 230000003647 oxidation Effects 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 21
- 230000005684 electric field Effects 0.000 claims description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 230000001939 inductive effect Effects 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 238000005137 deposition process Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种具有多重场板的高压元件及其制造方法。该具有多重场板的高压元件包括：半导体层；阱区；本体区；源极与漏极；栅极；阻隔金属氧化区，形成于半导体层的上表面上并连接于上表面，且位于漂移区上并连接于漂移区；多个场板，形成于阻隔金属氧化区上，多个场板沿着宽度方向而与栅极平行排列，且多个场板彼此不直接连接且彼此平行排列，且于垂直方向上，场板位于阻隔金属氧化区上。
Description
技术领域
本发明涉及一种高压元件及其制造方法，特别涉及一种具有多重场板的高压元件及其制造方法。
背景技术
图1显示一已知的横向扩散金属氧化物半导体的剖视示意图。此已知的横向扩散金属氧化物半导体10的栅极的介电层22具有两种不同的高度，此结构会限制电压的应用且会受限于氧化物质量的问题。
有鉴于此，本发明提出一种具有多重场板的高压元件及其制造方法。
发明内容
于一观点中，本发明提供了一种具有多重场板的高压元件，包括：一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；一阱区，具有一第一导电型，形成于该半导体层中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；一本体区，具有一第二导电型，形成于该阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面；一栅极，形成于该半导体层的该上表面上，于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该具有多重场板的高压元件在一导通操作中的一反转电流通道；一阻隔金属氧化(resist protection oxide，RPO)区，形成于该上表面上并连接于该上表面，且位于一漂移区上并连接于该漂移区；多个场板，形成于该阻隔金属氧化区上，该多个场板沿着一宽度方向而与该栅极平行排列，且该多个场板彼此不直接连接且彼此平行排列，且于该垂直方向上，该场板位于该阻隔金属氧化区上；以及一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该本体区之间，靠近该上表面的该阱区中，用以作为该具有多重场板的高压元件在该导通操作中的一漂移电流通道。
于一实施例中，该场板由以下其中一种方式与该阻隔金属氧化区连接：通过一接触插栓连接该场板与该阻隔金属氧化区；或是通过依序连接该场板、一接触插栓、一金属区、一氧化区以及该阻隔金属氧化区。
于另一观点中，本发明提供了一种具有多重场板的高压元件的制造方法，包括：形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；形成一阱区于该半导体层，使得于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；形成一本体区于该阱区中，使得于该垂直方向上，该本体区位于上表面下方并连接于该上表面，该本体区具有一第二导电型；形成一栅极于该半导体层的该上表面上，使得于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该具有多重场板的高压元件在一导通操作中的一反转电流通道；形成一阻隔金属氧化(resist protection oxide，RPO)区于该上表面上并连接于该上表面，使得该阻隔金属氧化区位于一漂移区上并连接于该漂移区；形成多个场板于该阻隔金属氧化区上，使得该多个场板沿着一宽度方向与该栅极平行排列，且使得该多个场板彼此不直接连接且彼此平行排列，且使得于该垂直方向上，该场板位于该阻隔金属氧化区上；以及于该垂直方向上，形成一源极与一漏极于该上表面下并连接于该上表面，使得该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，该源极与该漏极具有该第一导电型，且于一通道方向上，且该漂移区位于该漏极与该本体区间，靠近该上表面的该阱区中，用以作为该具有多重场板的高压元件在该导通操作中的一漂移电流通道。
于一实施例中，该阻隔金属氧化区不包括一区域氧化(local oxidation ofsilicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一栅极氧化层。
于一实施例中，最靠近该栅极的该场板与该栅极或该源极由一导电连接结构连接。
于一实施例中，最靠近该漏极的该场板电性浮接或与该漏极由一导电连接结构连接。
于一实施例中，该阻隔金属氧化区是一完整连接的结构。
于一实施例中，除了最靠近该栅极的该场板之外，其他的该场板电性浮接，且通过感应电场使得其他的该场板具有的电压介于该栅极的电压与该漏极的电压之间，以于该具有多重场板的高压元件操作时，降低该漂移区的电场梯度并降低热载子注入(hot carrierinjection，HCI)效应。
于一实施例中，形成该多个场板于该阻隔金属氧化区上的步骤包括以下其中一个步骤：形成一接触插栓以连接该场板与该阻隔金属氧化区；或是依序形成该接触插栓、一金属区以及一氧化区以连接该场板及该阻隔金属氧化区。
于一实施例中，该场板的材质为氮化钛或氮化钽，且该场板厚度大致上为
于一实施例中，该氧化区由一高深宽比(high aspect ratio process，HARP)工艺步骤或由一电浆化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)的低温沉积工艺步骤，或是由使用包括四乙氧基硅烷(TEOS)的材质的工艺步骤所形成，其中该氧化区的厚度大致上为
于一实施例中，该阻隔金属氧化区由一低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)工艺步骤所形成，其中该阻隔金属氧化区的厚度大致上为
本发明的优点为本发明通过设置多个场板可达到低导通电阻值、低元件优劣设计评量指针(FOM，figure of merit)及良好的崩溃防护电压(breakdown voltage，BV)。
以下通过具体实施例详加说明，会更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1显示一已知的横向扩散金属氧化物半导体的剖视示意图。
图2A是根据本发明的一实施例显示具有多重场板的高压元件的剖视示意图。
图2B是根据本发明的一实施例显示具有多重场板的高压元件的俯视示意图。
图3是根据本发明的另一实施例显示具有多重场板的高压元件的剖视示意图。
图4是根据本发明的再一实施例显示具有多重场板的高压元件的剖视示意图。
图5A～图5O是根据本发明的实施例显示具有多重场板的高压元件的制造方法的剖视示意图。
图中符号说明
10：横向扩散金属氧化物半导体
20，20’，20”：具有多重场板的高压元件
22，2171：介电层
211：基板
211’：半导体层
211a：上表面
211b：下表面
212：第一阱区
212a：漂移区
213a：反转电流通道
214：场板
215：本体区
216：本体极
217：栅极
218：源极
219：漏极
220：接触插栓
221：金属区
222：氧化区
223：阻隔金属氧化区
224：第二阱区
225：第二深阱区
226：第一深阱区
227：埋层
228，229，230：电性接点
231：绝缘结构
2172：具有导电性的导电层
2173：具有电绝缘特性的间隔层
具体实施方式
有关本发明的前述及其他技术内容、特点与效果，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
图2A是根据本发明的一实施例显示具有多重场板的高压元件的剖视示意图。如图2A所示，本发明的具有多重场板的高压元件20包括半导体层211’、第一阱区212、第二阱区224、本体区215、栅极217、阻隔金属氧化区223、多个场板214、本体极216、源极218、漏极219、接触插栓220、金属区221、氧化区222、第二深阱区225、第一深阱区226及埋层227。半导体层211’形成于基板211上，半导体层211’于垂直方向(如图2A中的虚线箭头方向所示意，下同)上，具有相对的上表面211a与下表面211b。基板211例如但不限于为一P型或N型的半导体硅基板。半导体层211’例如以外延的步骤，形成于基板211上，或是以基板211的部分，作为半导体层211’。形成半导体层211’的方式，为本领域技术人员所熟知，在此不予赘述。
第一阱区212具有第一导电型，形成于半导体层211’中，且于垂直方向上，第一阱区212位于上表面211a下并连接于上表面211a。第二阱区224具有第二导电型，形成于半导体层211’中，且于垂直方向上，第二阱区224位于上表面211a下并连接于上表面211a。本体区215具有第二导电型，形成于第二阱区224中，且于垂直方向上，本体区215位于上表面211a下并连接于上表面211a。本体极216具有第二导电型，用以作为本体区215的电性接点，于垂直方向上，本体极216形成于上表面211a下并连接于上表面211a的本体区215中。
栅极217形成于半导体层211’的上表面211a上，由图2B的俯视图视之，栅极217大致为沿着宽度方向上而延伸的长方形，于垂直方向上，部分本体区215位于栅极217正下方并连接于栅极217，以提供具有多重场板的高压元件20在导通操作中的反转电流通道213a。阻隔金属氧化(resist protection oxide，RPO)区223形成于上表面211a上并连接于上表面211a，且位于漂移区212a(如图2A中虚线框所示意)上并连接于漂移区212a。多个场板214形成于阻隔金属氧化区223上，多个场板214沿着宽度方向(如图2B中的实线箭头方向所示意，下同)而与栅极217平行排列。多个场板214彼此不直接连接且彼此平行排列，且于垂直方向上，场板214位于阻隔金属氧化区223上。
源极218与漏极219具有第一导电型，于垂直方向上，源极218与漏极219形成于上表面211a下并连接于上表面211a，且源极218与漏极219分别位于栅极217的外部下方的本体区215中与远离本体区215侧的第一阱区212中。于通道方向(如图2A中的虚线箭头方向所示意，下同)上，漂移区212a位于漏极219与本体区215之间，靠近上表面211a的第一阱区212中，用以作为具有多重场板的高压元件20在导通操作中的漂移电流通道。
第二深阱区225具有第二导电型，于垂直方向上形成于第一阱区212及第二阱区224的下方且与第一阱区212及第二阱区224连接，且第二深阱区225完全覆盖第一阱区212及第二阱区224下方及第一阱区212的侧边。第一深阱区226具有第一导电型，于垂直方向上形成于第二深阱区225的下方且与第二深阱区225连接，且第一深阱区226完全覆盖第二深阱区225下方。埋层227具有第一导电型，于垂直方向上，形成于第一深阱区226下方且与第一深阱区226连接，且埋层227完全覆盖第一深阱区226下方。在垂直方向上，埋层227例如形成于基板211与半导体层211’接面两侧，部分埋层227位于基板211中，且部分埋层227位于半导体层211’中。
电性接点228形成于上表面211a下并连接第二深阱区225。电性接点229形成于上表面211a下并连接第一深阱区226。电性接点230形成于上表面211a下并连接上表面211a。绝缘结构231分别形成于漏极219与电性接点228之间、电性接点228与电性接点229之间以及电性接点229与电性接点230之间并于上表面211a下且连接于上表面211a。
阻隔金属氧化区223不包括区域氧化(local oxidation of silicon，LOCOS)结构、浅沟槽绝缘(shallow trench isolation，STI)结构或栅极氧化层。于一实施例中，最靠近栅极217的场板214与栅极217或源极218由导电连接结构连接。于一实施例中，最靠近漏极219的场板214电性浮接或与漏极219由导电连接结构连接。于一实施例中，阻隔金属氧化区223是完整连接的结构。于一实施例中，除了最靠近栅极217的场板214之外，其他的场板214电性浮接，且通过感应电场使得其他的场板214具有的电压介于栅极217的电压与漏极219的电压之间，以于具有多重场板的高压元件20操作时，降低漂移区212a的电场梯度并降低热载子注入(hot carrier injection，HCI)效应。
场板214由以下其中一种方式与阻隔金属氧化区223连接：(1)通过接触插栓220连接场板214与阻隔金属氧化区223；或是(2)通过依序连接场板214、接触插栓220、金属区221、氧化区222以及阻隔金属氧化区223。图2A所示的实施例均采用通过依序连接场板214、接触插栓220、金属区221、氧化区222以及阻隔金属氧化区223的方式。图3所示的实施例均采用通过接触插栓220连接场板214与阻隔金属氧化区223的方式。图4所示的实施例则采用混合式，亦即一部分的场板214采用通过接触插栓220连接场板214与阻隔金属氧化区223的方式，另一部分的场板214采用通过依序连接场板214、接触插栓220、金属区221、氧化区222以及阻隔金属氧化区223的方式。
于一实施例中，场板214的材质例如但不限于为氮化钛或氮化钽。于一实施例中，场板214的厚度大致上为于一实施例中，氧化区222由高深宽比(high aspect ratioprocess，HARP)工艺步骤或由电浆化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)的低温沉积工艺步骤，或是由使用包括四乙氧基硅烷(TEOS，tetraethoxysilane)的材质的工艺步骤所形成。于一实施例中，氧化区222的厚度大致上为
于一实施例中，阻隔金属氧化区223由低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)工艺步骤所形成。于一实施例中，阻隔金属氧化区223的厚度大致上为
需说明的是，所谓反转电流通道是指具有多重场板的高压元件20在导通操作中因施加于栅极217的电压，而使栅极217的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，所谓漂移电流通道是指具有多重场板的高压元件20在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，上表面211a并非指一完全平坦的平面，而是指半导体层211’的一个表面。
需说明的是，栅极217包括具有导电性的导电层2172、与上表面211a连接的介电层2171、以及具有电绝缘特性的间隔层2173，此为本领域技术人员所熟知，在此不予赘述。
需说明的是，前述的“第一导电型”与“第二导电型”是指于高压MOS元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于前述的第一阱区、第二阱区、第一深阱区、第二深阱区、埋层、本体区、本体极、源极与漏极等区域)内，使得半导体组成区域成为第一或第二导电型(例如但不限于第一导电型为N型，而第二导电型为P型，或反之也可)。
此外需说明的是，所谓的高压MOS元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区215与漏极219的横向距离(漂移区长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。
值得注意的是，本发明优于现有技术的其中一个技术特征在于：根据本发明，以图2A及图2B所示的实施例为例，当多个场板214形成于阻隔金属氧化区223上，且与栅极217平行排列时，使最靠近栅极217的场板214与栅极217或源极218由导电连接结构连接，且使最靠近漏极219的场板214电性浮接或与漏极219由导电连接结构连接，其他的场板214则电性浮接，由此通过感应电场使得其他的场板214具有的电压介于栅极217的电压与漏极219的电压之间，可于具有多重场板的高压元件20操作时，达到降低漂移区212a的电场梯度并降低热载子注入(hot carrier injection，HCI)效应的技术效果。
请参考图5A～图5O，其根据本发明的实施例显示具有多重场板的高压元件的制造方法的剖视示意图。如图5A所示，首先形成半导体层211’于基板211上，半导体层211’于垂直方向上，具有相对的上表面211a与下表面211b。基板211例如但不限于为一P型或N型的半导体硅基板。半导体层211’例如以外延的步骤，形成于基板211上，或是以基板211的部分，作为半导体层211’。形成半导体层211’的方式，为本领域技术人员所熟知，在此不予赘述。接着，形成埋层227于基板211上方，例如形成于基板211与半导体层211’接面两侧，部分埋层227位于基板211中，且部分埋层227位于半导体层211’中。埋层227具有第一导电型，例如可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入基板211中，以形成埋层227。
之后，如图5B所示，形成第一深阱区226于埋层227上方，使得埋层227完全覆盖第一深阱区226下方。第一深阱区226具有第一导电型，形成第一深阱区226的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将第一导电型杂质掺杂至半导体层211’中，以形成第一深阱区226。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入半导体层211’中，以形成第一深阱区226。
接续，如图5C所示，形成第二深阱区225于第一深阱区226上方，使得第一深阱区226完全覆盖第二深阱区225下方。第二深阱区225具有第二导电型，形成第二深阱区225的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将第二导电型杂质掺杂至半导体层211’中，以形成第二深阱区225。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入半导体层211’中，以形成第二深阱区225。
接着，如图5D所示，形成第一阱区212于半导体层211’中并于第二深阱区225上方，使得第二深阱区225完全覆盖第一阱区212下方，并使得于垂直方向上，第一阱区212位于上表面211a下方并连接于上表面211a，第一阱区212具有第一导电型。之后，如图5E所示，形成第二阱区224于半导体层211’中并于第二深阱区225上方，使得第二深阱区225完全覆盖第二阱区224下方，并使得于垂直方向上，第二阱区224位于上表面211a下方并连接于上表面211a，第二阱区224具有第二导电型。
接续，如图5F所示，形成绝缘结构231于上表面211a下并连接于上表面211a。之后，如图5G所示，形成本体区215于第二阱区224中，使得于垂直方向上，本体区215位于上表面211a下方并连接于上表面211a，本体区215具有第二导电型。接着，如图5H所示，形成栅极217于半导体层211’的上表面211a上，使得于垂直方向上，部分本体区215位于栅极217正下方并连接于栅极217，以提供具有多重场板的高压元件在导通操作中的反转电流通道。
接续，如图5I所示，于垂直方向上，形成源极218与漏极219于上表面211a下并连接于上表面211a，使得源极218与漏极219分别位于栅极217的外部下方的本体区215中与远离本体区215侧的第一阱区212中。源极218与漏极219具有第一导电型，且于通道方向上，且漂移区212a位于漏极219与本体区215间，靠近上表面211a的第一阱区212中，用以作为具有多重场板的高压元件在导通操作中的漂移电流通道。形成源极218与漏极219的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将第一导电型杂质分别掺杂至本体区215中与第一阱区212中，以形成源极218与漏极219。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第一导电型杂质，以加速离子的形式，注入本体区215中与第一阱区212中，以形成源极218与漏极219。
之后，如图5J所示，于垂直方向上，形成本体极216于上表面211a下并连接于上表面211a的本体区215中。本体极216具有第二导电型，形成本体极216的步骤，例如但不限于利用由微影工艺步骤形成光阻层为屏蔽，将第二导电型杂质掺杂至本体区215中，以形成本体极216。其中，本实施例可利用例如但不限于离子注入工艺步骤，将第二导电型杂质，以加速离子的形式，注入本体区215中，以形成本体极216。接着，如图5K所示，形成阻隔金属氧化(resist protection oxide，RPO)区223于上表面211a上并连接于上表面211a，使得阻隔金属氧化区223位于漂移区212a上并连接于漂移区212a。接续，如图5L所示，形成多个氧化区222于阻隔金属氧化区223上。之后，如图5M所示，形成多个金属区221于氧化区222上。接着，如图5N所示，形成多个接触插栓220于金属区221上。之后，如图5O所示，形成多个场板214于金属区221上，使得多个场板214沿着宽度方向与栅极217平行排列，且使得多个场板214彼此不直接连接且彼此平行排列，且使得于垂直方向上，场板214位于阻隔金属氧化区223上。
于一替代性实施例中，也可省略形成金属区221及氧化区222的步骤，而直接先形成接触插栓220于阻隔金属氧化区223上，再接着形成场板214于接触插栓220上，以连接场板214与阻隔金属氧化区223。于又一替代性实施例中，上述两种形成场板214的方法可加以结合，例如部分的场板214利用直接形成接触插栓220，然后再形成场板214，以连接场板214与阻隔金属氧化区223，另一部分的场板214利用依序形成氧化区222、金属区221、接触插栓220及场板214，以通过氧化区222、金属区221及接触插栓220将场板214与阻隔金属氧化区223连接。
阻隔金属氧化区223不包括区域氧化(local oxidation of silicon，LOCOS)结构、浅沟槽绝缘(shallow trench isolation，STI)结构或栅极氧化层。于一实施例中，最靠近栅极217的场板214与栅极217或源极218由导电连接结构连接。于一实施例中，最靠近漏极219的场板214电性浮接或与漏极219由导电连接结构连接。于一实施例中，阻隔金属氧化区223是完整连接的结构。于一实施例中，除了最靠近栅极217的场板214之外，其他的场板214电性浮接，且通过感应电场使得其他的场板214具有的电压介于栅极217的电压与漏极219的电压之间，以于具有多重场板的高压元件操作时，降低漂移区212a的电场梯度并降低热载子注入(hot carrier injection，HCI)效应。
于一实施例中，形成多个场板214于阻隔金属氧化区上223的步骤包括以下其中一个步骤：(1)形成接触插栓220以连接场板214与阻隔金属氧化区223；或是(2)依序形成接触插栓220、金属区221以及氧化区222以连接场板214及阻隔金属氧化区223。于一实施例中，场板214的材质例如但不限于为氮化钛或氮化钽。于一实施例中，场板214厚度大致上为
于一实施例中，氧化区222由高深宽比(high aspect ratio process，HARP)工艺步骤或由电浆化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)的低温沉积工艺步骤，或是由使用包括四乙氧基硅烷(TEOS)的材质的工艺步骤所形成。于一实施例中，氧化区222的厚度大致上为于一实施例中，阻隔金属氧化区223由低压化学气相沉积(low pressure chemical vapor deposition，LPCVD)工艺步骤所形成。于一实施例中，阻隔金属氧化区223的厚度大致上为/>
如上所述，本发明通过设置多个场板可达到低导通电阻值、低元件优劣设计评量指针(FOM，figure of merit)及良好的崩溃防护电压(breakdown voltage，BV)。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。
Claims (20)
1.一种具有多重场板的高压元件，其特征在于，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一阱区，具有一第一导电型，形成于该半导体层中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；
一本体区，具有一第二导电型，形成于该阱区中，且于该垂直方向上，该本体区位于该上表面下并连接于该上表面；
一栅极，形成于该半导体层的该上表面上，于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该具有多重场板的高压元件在一导通操作中的一反转电流通道；
一阻隔金属氧化区，形成于该上表面上并连接于该上表面，且位于一漂移区上并连接于该漂移区；
多个场板，形成于该阻隔金属氧化区上，该多个场板沿着一宽度方向而与该栅极平行排列，且该多个场板彼此不直接连接且彼此平行排列，且于该垂直方向上，该场板位于该阻隔金属氧化区上；以及
一源极与一漏极，具有该第一导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面，且该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，且于一通道方向上，该漂移区位于该漏极与该本体区之间，靠近该上表面的该阱区中，用以作为该具有多重场板的高压元件在该导通操作中的一漂移电流通道。
2.如权利要求1所述的具有多重场板的高压元件，其中，该阻隔金属氧化区不包括一区域氧化结构、一浅沟槽绝缘结构或一栅极氧化层。
3.如权利要求1所述的具有多重场板的高压元件，其中，最靠近该栅极的该场板与该栅极或该源极由一导电连接结构连接。
4.如权利要求1所述的具有多重场板的高压元件，其中，最靠近该漏极的该场板电性浮接或与该漏极由一导电连接结构连接。
5.如权利要求1所述的具有多重场板的高压元件，其中，该阻隔金属氧化区是一完整连接的结构。
6.如权利要求3所述的具有多重场板的高压元件，其中，除了最靠近该栅极的该场板之外，其他的该场板电性浮接，且通过感应电场使得其他的该场板具有的电压介于该栅极的电压与该漏极的电压之间，以于该具有多重场板的高压元件操作时，降低该漂移区的电场梯度并降低热载子注入效应。
7.如权利要求1所述的具有多重场板的高压元件，其中，该场板由以下其中一种方式与该阻隔金属氧化区连接：
通过一接触插栓连接该场板与该阻隔金属氧化区；或是
通过依序连接该场板、一接触插栓、一金属区、一氧化区以及该阻隔金属氧化区。
8.如权利要求1所述的具有多重场板的高压元件，其中，该场板的材质为氮化钛或氮化钽，且该场板厚度大致上为
9.如权利要求7所述的具有多重场板的高压元件，其中，该氧化区由一高深宽比工艺步骤或由一电浆化学气相沉积的低温沉积工艺步骤，或是由使用包括四乙氧基硅烷(TEOS)的材质的工艺步骤所形成，其中该氧化区的厚度大致上为
10.如权利要求1所述的具有多重场板的高压元件，其中，该阻隔金属氧化区由一低压化学气相沉积工艺步骤所形成，其中该阻隔金属氧化区的厚度大致上为
11.一种具有多重场板的高压元件的制造方法，其特征在于，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一阱区于该半导体层，使得于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；
形成一本体区于该阱区中，使得于该垂直方向上，该本体区位于上表面下方并连接于该上表面，该本体区具有一第二导电型；
形成一栅极于该半导体层的该上表面上，使得于该垂直方向上，部分该本体区位于该栅极正下方并连接于该栅极，以提供该具有多重场板的高压元件在一导通操作中的一反转电流通道；
形成一阻隔金属氧化区于该上表面上并连接于该上表面，使得该阻隔金属氧化区位于一漂移区上并连接于该漂移区；
形成多个场板于该阻隔金属氧化区上，使得该多个场板沿着一宽度方向与该栅极平行排列，且使得该多个场板彼此不直接连接且彼此平行排列，且使得于该垂直方向上，该场板位于该阻隔金属氧化区上；以及
于该垂直方向上，形成一源极与一漏极于该上表面下并连接于该上表面，使得该源极与该漏极分别位于该栅极的外部下方的该本体区中与远离该本体区侧的该阱区中，该源极与该漏极具有该第一导电型，且于一通道方向上，且该漂移区位于该漏极与该本体区间，靠近该上表面的该阱区中，用以作为该具有多重场板的高压元件在该导通操作中的一漂移电流通道。
12.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，该阻隔金属氧化区不包括一区域氧化结构、一浅沟槽绝缘结构或一栅极氧化层。
13.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，最靠近该栅极的该场板与该栅极或该源极由一导电连接结构连接。
14.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，最靠近该漏极的该场板电性浮接或与该漏极由一导电连接结构连接。
15.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，该阻隔金属氧化区是一完整连接的结构。
16.如权利要求13所述的具有多重场板的高压元件的制造方法，其中，除了最靠近该栅极的该场板之外，其他的该场板电性浮接，且通过感应电场使得其他的该场板具有的电压介于该栅极的电压与该漏极的电压之间，以于该具有多重场板的高压元件操作时，降低该漂移区的电场梯度并降低热载子注入效应。
17.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，形成该多个场板于该阻隔金属氧化区上的步骤包括以下其中一个步骤：
形成一接触插栓以连接该场板与该阻隔金属氧化区；或是
依序形成该接触插栓、一金属区以及一氧化区以连接该场板及该阻隔金属氧化区。
18.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，该场板的材质为氮化钛或氮化钽，且该场板厚度大致上为
19.如权利要求17所述的具有多重场板的高压元件的制造方法，其中，该氧化区由一高深宽比工艺步骤或由一电浆化学气相沉积的低温沉积工艺步骤，或是由使用包括四乙氧基硅烷(TEOS)的材质的工艺步骤所形成，其中该氧化区的厚度大致上为
20.如权利要求11所述的具有多重场板的高压元件的制造方法，其中，该阻隔金属氧化区由一低压化学气相沉积工艺步骤所形成，其中该阻隔金属氧化区的厚度大致上为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210799097.1A CN117410317A (zh) | 2022-07-08 | 2022-07-08 | 具有多重场板的高压元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210799097.1A CN117410317A (zh) | 2022-07-08 | 2022-07-08 | 具有多重场板的高压元件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117410317A true CN117410317A (zh) | 2024-01-16 |
Family
ID=89493109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210799097.1A Pending CN117410317A (zh) | 2022-07-08 | 2022-07-08 | 具有多重场板的高压元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117410317A (zh) |
-
2022
- 2022-07-08 CN CN202210799097.1A patent/CN117410317A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108807543B (zh) | 横向扩散金属氧化物半导体器件及其制造方法 | |
| CN108682689B (zh) | 横向扩散金属氧化物半导体结构和其形成方法 | |
| KR101864889B1 (ko) | 수평형 디모스 트랜지스터 및 그 제조방법 | |
| CN108682690B (zh) | 横向扩散金属氧化物半导体器件和其制造方法 | |
| CN107871782B (zh) | 双扩散金属氧化物半导体元件及其制造方法 | |
| CN112447829A (zh) | 高压元件及其制造方法 | |
| TWI786976B (zh) | 高壓元件、高壓控制元件及其製造方法 | |
| CN111081775A (zh) | 高压元件及其制造方法 | |
| CN112909093B (zh) | 半导体器件 | |
| CN110491941B (zh) | 高压元件及其制造方法 | |
| CN117410317A (zh) | 具有多重场板的高压元件及其制造方法 | |
| CN110838513B (zh) | 高压元件及其制造方法 | |
| US20240006530A1 (en) | High voltage device having multi-field plates and manufacturing method thereof | |
| TWI841999B (zh) | 具有多重場板之高壓元件及其製造方法 | |
| US20200111906A1 (en) | High voltage device and manufacturing method thereof | |
| CN108962988B (zh) | 高压金属氧化物半导体元件及其制造方法 | |
| US9070766B1 (en) | Semiconductor device and method of forming the same | |
| TWI841913B (zh) | 高壓元件及其製造方法 | |
| CN110660852A (zh) | 金属氧化物半导体元件及其制造方法 | |
| CN114759092A (zh) | 高压元件、高压控制元件及其制造方法 | |
| CN110838512B (zh) | 高压元件及其制造方法 | |
| KR102251761B1 (ko) | 전력 반도체 소자 | |
| CN110690267B (zh) | 高压元件及其制造方法 | |
| CN115939206A (zh) | 功率元件及其制造方法 | |
| CN114765222A (zh) | 高压元件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |