CN106910709B - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层中形成有接触开口，以露出所述半导体衬底；步骤S2：在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化；步骤S3：在所述接触开口中填充导电材料，以形成电连接。本发明所述方法可以带来如下优点：1)重新调配TiN薄膜的穿透方向，使WF6穿过的几率降低。2)改善屏蔽层TiN的致密性，有效阻挡WF6穿过TiN与Si接触。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，那么就会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。
在芯片制造中，金属与硅基底互连中通常用金属钨作为通孔填充物，并且在钨填充之前会优先沉积一层氮化钛作为屏蔽层，以避免金属钨的反应物WF6与硅产生反应，造成金属与硅之间的漏电流，进而影响芯片的功能。
在实际生产过程中，由于氮化钛屏蔽层本身质量的问题，如厚度，致密度，以及WF6优先充盈通孔，使得现在的氮化钛仍不足以屏蔽WF6进入，导致WF6与硅基底产生反应，产生漏电通路，影响产品性能。
因此目前所述方法存在上述诸多弊端，需要对所述方法进行改进，以便消除所述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层中形成有接触开口，以露出所述半导体衬底；
步骤S2：在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化；
步骤S3：在所述接触开口中填充导电材料，以形成电连接。
可选地，在所述方法中重复所述步骤S2至少3次，以得到具有目标厚度的所述屏蔽层。
可选地，在所述步骤S2中每一次形成的所述屏蔽层的厚度为
Figure GDA0000942593350000021
可选地，所述屏蔽层选用TiN。
可选地，在所述步骤S2中，选用N2和/或H2等离子进行所述处理，以使所述屏蔽层致密化。
可选地，在所述步骤S3中，所述导电材料选用金属钨。
可选地，在所述步骤S3中，选用WF6作为原料沉积所述金属钨。
可选地，在所述步骤S1中，在所述半导体衬底上形成有栅极结构103，其中所述接触开口位于所述栅极结构103的一侧。
本发明提供了一种如上述方法制备得到的半导体器件。
本发明提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提出了对于钨阻挡层的一种新的氮化钛工艺，在接触开口打开之后的氮化钛沉积过程中，先覆盖一层50埃的氮化钛，并且原位(in-situ)进行H2/N2等离子处理，使得单层50埃的氮化钛更加致密，缩小原子间距。然后再重复两次沉积与等离子处理，使得整体的厚度达到一定的要求，并且每层之间原子的排布取向并不相同，大大降低后序WF6气体穿过的几率。
通过本发明所述方法制备的屏蔽层氮化钛具有以下特点：
1)三步(50A和3步)TiN制程，晶格排列各层之内具有一定规则，但层与层之间的方向是不定向的，因此大大降低WF6穿过的几率
2)由于每层沉积之后，N2/H2等离子处理的过程，使得原子间的间距变小，薄膜也致密化，使得WF6穿过的几率降低。
本发明成功降低钨沉积过程中可能发生穿透氮化钛的几率，提高了产品的良率。
本发明所述方法可以带来如下优点：
1)重新调配TiN薄膜的穿透方向，使WF6穿过的几率降低。
2)改善屏蔽层TiN的致密性，有效阻挡WF6穿过TiN与Si接触。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图1-图4中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图1-图4中，
图1为本发明一具体地实施中所述半导体器件的制备过程示意图；
图2为本发明一具体地实施中所述半导体器件的制备过程示意图；
图3为本发明一具体地实施中所述半导体器件的制备过程示意图；
图4为本发明一具体地实施中所述半导体器件的制备过程示意图；
图5为本发明一具体地实施中所述半导体器件的制备的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图1-图4中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图1-图4中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图1-图4中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图1-图4中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种新的半导体器件的制备方法，下面结合附图1-图4对本发明所述方法作进一步的说明。
其中，图1-图4为本发明一具体地实施中所述半导体器件的制备过程示意图；图5为本发明一具体地实施中所述半导体器件的制备的工艺流程图。
首先，执行步骤101，提供半导体衬底101，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层104中形成有接触开口，以露出所述半导体衬底；
具体地，如图1所示，首先提供半导体衬底101并执行离子注入，以形成阱。
在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底101选用硅。
其中所述半导体衬底包括逻辑区和有源区，其中所述有源区在后续的步骤中形成CMOS器件。
接着在所述半导体衬底上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Pad oxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
具体地在该步骤中在P型半导体衬底中注入N型离子，以在所述半导体衬底中形成N阱。
其中，形成所述CMOS的方法可以包括以下步骤：
步骤1011：
在所述半导体衬底上形成栅极结构栅极氧化物层和栅极结构。
具体地，如图1所示，在该步骤中沉积栅极氧化物层和栅极结构材料层。
其中，所述栅极氧化物层可以选用常用的氧化物，例如SiO2，所述栅极结构材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述栅极结构材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述栅极氧化物层和栅极结构材料层，以形成栅极结构。具体地，在所述栅极结构材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述栅极结构材料层，以在所述N阱上形成栅极结构。
步骤1012：
在所述栅极结构的侧壁上形成偏移侧壁和间隙壁。
具体地，所述方法还进一步包括在栅极结构的两侧形成偏移侧墙(offsetspacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺可以为化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
可选地，在所述栅极结构两侧执行LDD离子注入步骤并活化，以形成LDD区域102。
可选地，在该步骤中在N阱中注入P型离子，以形成LDD区域102。
可选地，在所述栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
在本发明中为了证激活杂质又能抑制杂质的深度和横向扩散，执行完所述离子注入后进行快速热退火，可选地，所述快速热退火温度为1000-1050℃。
步骤1013：
沉积所述层间介电层104并平坦化，以覆盖所述栅极结构。
具体地，沉积层间介电层104并平坦化，平坦化所述对层间介电层至所述栅极结构的顶部。
其中，所述层间介电层可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层104可以选用SiO2，其厚度并不局限于某一数值。
步骤1014：图案化所述层间介电层，例如在所述层间介电层上形成图案化的光刻胶层，所述光刻胶层中形成有开口，然后以所述光刻胶层为掩膜蚀刻所述层间介电层，以形成所述接触开口，所述接触开口可以为通孔开口或者接触孔开口。
在该步骤中，选用干法蚀刻所述层间介电层104，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O2 10-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
执行步骤102，在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层105，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化。
具体地，如图2和图3所示，在该步骤中所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层105，其中，所述屏蔽层105选用TiN。
在该步骤中重复该步骤至少3次或以上，以得到致密化的目标厚度所述屏蔽层。
可选地，在每一次重复过程中形成的所述屏蔽层的厚度为
Figure GDA0000942593350000071
而且在每一次沉积所述屏蔽层105的过程中对所述屏蔽层进行原位等离子处理，以使所述屏蔽层致密化。或者在每一次沉积所述屏蔽层105的之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化。
可选地，在该步骤中选用N2和/或H2等离子进行所述处理，以使所述屏蔽层致密化。
可选地，所述等离子体处理的压力可以为50-200mTorr，功率为200-600W。
可选地，在本发明中所述处理时间为5-80s，在本发明所述等离子体的流量为30-300sccm。
在本发明的一实施例中，所述TiN沉积步骤分为三步(
Figure GDA0000942593350000072
和3步)进行，其中每一次沉积的厚度为
Figure GDA0000942593350000073
通过三步沉积所述TiN的晶格排列各层之内具有一定规则，但层与层之间的方向是不定向的，因此大大降低WF6穿过的几率，并且在每一次沉积之后每层沉积之后，N2和H2等离子处理的过程，使得原子间的间距变小，薄膜也致密化，使得WF6穿过的几率降低。
本发明中在接触开口打开之后的氮化钛沉积过程中，先覆盖一层50埃的氮化钛，并且原位(in-situ)进行H2/N2等离子处理，使得单层50埃的氮化钛更加致密，缩小原子间距。然后再重复两次沉积与等离子处理，使得整体的厚度达到一定的要求，并且每层之间原子的排布取向并不相同，大大降低后序WF6气体穿过的几率。
执行步骤103，在所述接触开口中填充导电材料106，以形成电连接。
具体地，如图4所示，所述导电材料选用金属钨，在沉积导电材料之后还可以进一步平坦化。
可选地，在该步骤中选用WF6作为原料沉积所述金属钨。
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提出了对于钨阻挡层的一种新的氮化钛工艺，在接触开口打开之后的氮化钛沉积过程中，先覆盖一层50埃的氮化钛，并且原位(in-situ)进行H2/N2等离子处理，使得单层50埃的氮化钛更加致密，缩小原子间距。然后再重复两次沉积与等离子处理，使得整体的厚度达到一定的要求，并且每层之间原子的排布取向并不相同，大大降低后序WF6气体穿过的几率。
通过本发明所述方法制备的屏蔽层氮化钛具有以下特点：
1)三步(50A和3步)TiN制程，晶格排列各层之内具有一定规则，但层与层之间的方向是不定向的，因此大大降低WF6穿过的几率
2)由于每层沉积之后，N2/H2等离子处理的过程，使得原子间的间距变小，薄膜也致密化，使得WF6穿过的几率降低。
本发明成功降低钨沉积过程中可能发生穿透氮化钛的几率，提高了产品的良率。
本发明所述方法可以带来如下优点：
1)重新调配TiN薄膜的穿透方向，使WF6穿过的几率降低。
2)改善屏蔽层TiN的致密性，有效阻挡WF6穿过TiN与Si接触。
参照图5，其中示出了本发明制备所述半导体器件的工艺流程图，用于简要示出整个制造工艺的流程，包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层中形成有接触开口，以露出所述半导体衬底；
步骤S2：在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化；
步骤S3：在所述接触开口中填充导电材料，以形成电连接。
实施例二
本发明还提供了一种半导体器件，所述半导体器件选用实施例一所述的方法制备。
半导体衬底；
栅极结构，位于所述半导体衬底上；
层间介电层，覆盖所述栅极结构；
接触结构，位于所述层间介电层中，与所述半导体衬底电连接，在所述接触结构与所述半导体衬底以及所述层间介电层之间之间形成有屏蔽层。
具体地，如图1所示，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底101选用硅。
其中所述半导体衬底包括逻辑区和有源区，其中所述有源区在后续的步骤中形成CMOS器件。
具体地在该步骤中在P型半导体衬底中形成有N阱。
在所述栅极结构的侧壁上形成有偏移侧壁和间隙壁。
其中，在该步骤中所述层间介电层上、所述半导体衬底上以及接触开口的侧壁上形成有屏蔽层105，其中，所述屏蔽层105选用TiN。其中所述接触开口为接触结构填充导电材料之前的开口，在形成所述开口之后会露出所述半导体衬底。
在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层105，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化。在该步骤中重复该步骤至少3次或以上，以得到致密化的目标厚度所述屏蔽层。
可选地，在每一次重复过程中形成的所述屏蔽层的厚度为
Figure GDA0000942593350000091
而且在每一次沉积所述屏蔽层105的过程中对所述屏蔽层进行原位等离子处理，以使所述屏蔽层致密化。或者在每一次沉积所述屏蔽层105的之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化。
可选地，选用N2和/或H2等离子进行所述处理，以使所述屏蔽层致密化。
在本发明的一实施例中，所述TiN沉积步骤分为三步(
Figure GDA0000942593350000092
和3步)进行，其中每一次沉积的厚度为
Figure GDA0000942593350000093
通过三步沉积所述TiN的晶格排列各层之内具有一定规则，但层与层之间的方向是不定向的，因此大大降低WF6穿过的几率，并且在每一次沉积之后每层沉积之后，N2和H2等离子处理的过程，使得原子间的间距变小，薄膜也致密化，使得WF6穿过的几率降低。
本发明中在接触开口打开之后的氮化钛沉积过程中，先覆盖一层50埃的氮化钛，并且原位(in-situ)进行H2/N2等离子处理，使得单层50埃的氮化钛更加致密，缩小原子间距。然后再重复两次沉积与等离子处理，使得整体的厚度达到一定的要求，并且每层之间原子的排布取向并不相同，大大降低后序WF6气体穿过的几率，通过所述方法制备的器件良率和性能均得到进一步的提高。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有CMOS器件，在所述CMOS器件的层间介电层中形成有接触开口，以露出所述半导体衬底；
步骤S2：在所述层间介电层上、露出的所述半导体衬底上以及所述接触开口的侧壁上形成屏蔽层，在形成所述屏蔽层的同时或者之后对所述屏蔽层进行等离子处理，以使所述屏蔽层致密化；
步骤S3：在所述接触开口中填充导电材料，以形成电连接,所述导电材料选用金属钨，选用WF6作为原料沉积所述金属钨；
在所述方法中重复所述步骤S2至少3次，以得到具有目标厚度的所述屏蔽层，并且每层屏蔽层之间原子的排布取向并不相同，降低后续WF6气体穿过的几率。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S2中每一次形成的所述屏蔽层的厚度为
Figure FDA0002268462080000011
。
3.根据权利要求1所述的方法，其特征在于，所述屏蔽层选用TiN。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，选用N2和/或H2等离子进行所述处理，以使所述屏蔽层致密化。
5.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，在所述半导体衬底上形成有栅极结构，其中所述接触开口位于所述栅极结构的一侧。
6.一种如权利要求1至5之一所述方法制备得到的半导体器件。
7.一种电子装置，包括权利要求6所述的半导体器件。
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