JP2004087916A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004087916A JP2004087916A JP2002248540A JP2002248540A JP2004087916A JP 2004087916 A JP2004087916 A JP 2004087916A JP 2002248540 A JP2002248540 A JP 2002248540A JP 2002248540 A JP2002248540 A JP 2002248540A JP 2004087916 A JP2004087916 A JP 2004087916A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- insulating film
- region
- type
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】安価でかつ素子特性も安定である両極ゲートＣＭＯＳ半導体装置の製造方法を提供することを目的とする。
【解決手段】両極ゲートＣＭＯＳ半導体装置の製造方法において、ゲート電極を構成する多結晶シリコン中に絶縁膜をマスクとしてプリデポジション法によりＮ型領域を選択的に形成した後、絶縁膜を除去し全面にＰ型の不純物をイオン注入することにより、安価でかつ素子特性も安定である半導体装置を提供することが可能となる。
【選択図】 図４
【解決手段】両極ゲートＣＭＯＳ半導体装置の製造方法において、ゲート電極を構成する多結晶シリコン中に絶縁膜をマスクとしてプリデポジション法によりＮ型領域を選択的に形成した後、絶縁膜を除去し全面にＰ型の不純物をイオン注入することにより、安価でかつ素子特性も安定である半導体装置を提供することが可能となる。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は低電圧動作が可能で低消費電力であるデュアルゲート構造を有するＣＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の低電圧動作を可能とするために、ＣＭＯＳを構成するＮＭＯＳとＰＭＯＳの両方を表面チャネル素子とする必要がある。そして、その構造を得る従来のデュアルゲートＣＭＯＳ半導体装置の製造方法を説明するため、製造途中の構造を図８に示す。Ｐ型半導体基板２０１上に形成されたフィールド絶縁膜２０３を境界として、部分的にＮウェル領域２０２が形成されている。Ｐ型半導体基板２０１とＮウェル領域２０２上にはゲート絶縁膜２０４が形成されている。そして、それらの上には、多結晶シリコン膜が形成されている。多結晶シリコン上にＰＭＯＳとなる領域を開口するようにパターニングしたレジストをマスクとしてボロンをイオン注入することでＰ型多結晶シリコン膜領域２０７を形成し、次に、ＮＭＯＳとなる領域を開口するようにパターニングしたレジストをマスクとしてリンをイオン注入しＮ型多結晶シリコン膜領域２０６を形成している （例えば、特許文献１参照。）。また予め多結晶シリコン全域にボロンをイオン注入してＰ型多結晶シリコン領域を形成した後、ＮＭＯＳとなる領域を開口するようにパターニングしたレジストをマスクとしてリンをイオン注入し、カウンタードープによりＰ型多結晶シリコン領域をＮ型多結晶シリコン領域２０６とし、図８の構造を得る形成方法もある（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平６−３１０６６６（第６頁、図３−（Ａ））
【０００４】
【発明が解決しようとする課題】
上記の従来の製造方法において、Ｐ型多結晶シリコン膜領域とＮ型多結晶シリコン膜領域を各々マスクを用いて製造する方法においては工程数の点で製造コストの増加という問題を有している。また予め多結晶シリコン全域をＰ型多結晶シリコン領域とした後、カウンタードープによりＰ型多結晶シリコン領域をＮ型多結晶シリコン領域とする製造方法においては工数の点では有利であるが、ゲート電極が低抵抗とならない問題および工程における各々の不純物の少量のばらつきにより、例えばゲート電極の空乏化の発生など素子特性が大きく劣化するという問題を有している。
【０００５】
本発明はマスク工程数が少なく安価でかつ素子特性も安定である製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００７】
（１） 半導体基板上に素子分離領域とゲート絶縁膜を形成する工程と、前記素子分離領域と前記ゲート絶縁膜上に後にゲート電極を構成する多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に絶縁膜を形成する工程と、後にＰＭＯＳとなる領域以外の領域を開口するように前記絶縁膜をパターニングする工程と、拡散炉中においてＮ型不純物雰囲気中で熱処理することにより前記多結晶シリコン膜の前記絶縁膜開口領域をＮ型とする工程と、前記パターニングされた絶縁膜を除去する工程と、イオン注入法により前記多結晶シリコン膜の全面にＰ型の不純物を導入する工程とからなることを特徴とする半導体装置の製造方法とした。
【０００８】
（２） 前記多結晶シリコン上にタングステンシリサイドもしくはモリブデンシリサイドもしくはチタンシリサイドなどの高融点金属シリサイドを形成することを特徴とする半導体装置の製造方法とした。
【０００９】
（３） 前記多結晶シリコンの膜厚は５０ｎｍから４００ｎｍであることを特徴とする半導体装置の製造方法とした。
【００１０】
（４） 前記絶縁膜の膜厚は１００ｎｍ以上であることを特徴とする半導体装置の製造方法とした。
【００１１】
（５） 前記Ｎ型多結晶シリコン中の不純物濃度は１×１０２０／ｃｍ３以上であることを特徴とする半導体装置の製造方法とした。
【００１２】
（６） 前記イオン注入によるＰ型不純物イオンのドーズ量は１×１０１５／ｃｍ２以上であることを特徴とする半導体装置の製造方法とした。
【００１３】
【発明の実施の形態】
以下、本発明による半導体装置の製造方法の実施例を図面を用いて説明する。
【００１４】
図１は、従来法によりＰ型半導体基板１０１にＮウェル１０２を形成した後、いわゆるＬＯＣＯＳ法により素子分離領域であるフィールド絶縁膜１０３を形成し、その後ゲート絶縁膜１０４を例えば電気炉中での熱酸化により形成した後、多結晶シリコン１０５を被着した様子を示している。
【００１５】
本例においてはＰ型半導体基板を用いたＮウェル構造を示しているが、Ｎ型半導体基板を用いたＰウェル方式の場合においても本発明の効果は同じように得られる。また図にはシングルウェル構造を示しているがＰウェルとＮウェルの両方を形成するツインウェル構造としても本発明の効果は同様に得られる。
【００１６】
また、図示はしていないがゲート絶縁膜１０４形成の前後にＭＯＳのしきい値電圧制御のために、イオン注入法によりチャネル部分への不純物導入を行う場合もある。このときＮＭＯＳとなる領域にはしきい値電圧がエンハンスメントの場合、例えばボロンなどのアクセプタ不純物導入を行い、ＰＭＯＳとなる領域にはやはりしきい値電圧がエンハンスメントの場合、例えば砒素などのドナー不純物の導入を行う。
【００１７】
多結晶シリコンは通常減圧での化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以後ＣＶＤと表記）によりシランガスを分解することで酸化膜上に成膜される。膜厚はゲート電極の構造によるが、多結晶シリコン単層をゲート電極とする場合には膜厚は３００ｎｍから４００ｎｍであり、多結晶シリコン上に高融点金属シリサイドを設けるいわゆるポリサイドゲート構造の場合には膜厚は５０ｎｍから２５０ｎｍの膜厚である。
【００１８】
次に、図２に示すようにＣＶＤ法により例えばＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの絶縁膜１０６を１００ｎｍ以上多結晶シリコン上に成膜する。この膜厚は後述するプリデポジションによるＮ型不純物を多結晶シリコン中に導入する工程においてマスクとなる膜厚以上必要であるが、厚い場合には加工精度やエッチングに時間がかかるため通常は２００ｎｍ程度の膜厚を用いる。
【００１９】
本ＣＶＤ工程が４００℃程度の低温の場合にはマスク性の観点から絶縁膜の緻密化が必要であり、絶縁膜成膜に引き続き９００℃程度で３０分程度のアニール工程を行う。成膜温度が比較的高温であるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐ Ｏｘｉｄｅ）の場合にはアニール工程は不要である。
【００２０】
また、本工程における膜の材質としてシリコン酸化膜がマスク性および加工性の点で有効であるが、絶縁膜加工時に下地の多結晶シリコンに対し選択比が大きくかつ後述するプリデポジション工程においてマスク性がある材質であれば適用可能である
次に、フォトリソグラフィー法により後にＰＭＯＳとなる領域以外の部分を開口するようにフォトレジスト１０７をパターニングし、そのフォトレジストをマスクとして絶縁膜１０６をエッチングし図３に示す構造を得る。絶縁膜１０６がシリコン酸化膜の場合、エッチングは通常フッ酸を用いたウェットエッチングを行う。ウェットエッチングは下地多結晶シリコンに対し選択比が非常に大きく、またドライエッチングに比して素子にプラズマによる損傷を与えないという点で有効である。
【００２１】
次に、フォトレジスト１０７を除去した後、拡散炉中にてＮ型不純物雰囲気中で熱処理を行うことで不純物を導入するいわゆるプリデポジション法により、絶縁膜１０６が設けられている領域以外の多結晶シリコンをＮ＋多結晶シリコンとし図４に示す構造を得る。不純物は多結晶シリコンが露出している部分にのみ導入され、絶縁膜で覆われている領域には導入されずに済む。このときの不純物としてはプリデポジション法で一般的なリンを用いる。
【００２２】
プリデポジション法はイオン注入法に比べ安価な装置で済み、かつ１×１０２０／ｃｍ３以上の非常に高濃度な不純物の導入が容易に行える点、即ち低抵抗化においてイオン注入法に比べ有利である。また本工程において不純物は十分に拡散されるため、両極ゲート構造において時折問題となるゲート電極空乏化の問題も回避できる。
【００２３】
次に、図５に示すように、絶縁膜をフッ酸溶液中でのウェットエッチングにより除去した後、イオン注入法によりボロンやＢＦ２などのＰ型の不純物を多結晶シリコン全面に導入し熱処理することで、後にＰＭＯＳとなる領域上の多結晶シリコンをＰ＋多結晶シリコン領域１０９とする。このときの不純物ドーズ量は１×１０１５／ｃｍ２以上で行い、熱処理条件は後の工程での熱処理条件にもよるが電気炉における熱処理であれば８００℃から８５０℃で３０分程度であり、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）であれば９００℃から１０５０℃の温度で１５秒から１分程度である。
【００２４】
予めＮ型の不純物が導入されている多結晶シリコン領域はプリデポジション法による非常に高濃度な不純物導入であるため、イオン注入による￣１０１５／ｃｍ２程度のＰ型の不純物導入では導電型は逆転することはなく、また抵抗値も低抵抗を維持することが可能である。
【００２５】
ゲート電極をＰ型とした場合、過剰な熱処理を行うとボロンがチャネル中に突き抜けてＰＭＯＳのしきい値を変動させる問題があり、逆に熱処理が不十分な場合にはゲート電極の空乏化による素子特性の劣化の問題があり、さらに両極ゲート構造においてはＮＭＯＳのＮ型ゲート電極形成の最適化も考慮して素子製造設計を行わなくてはならず製造条件が極端に制限されるという問題があるが、本製造方法によればＮＭＯＳのＮ型ゲート電極構造は既に前工程において形成されているため、それとは独立に本工程においてＰ型ゲート電極形成の熱処理やドーズ量などの製造条件を条件設定でき、両極ゲート構造における諸問題を回避することができる。
【００２６】
次に、図６に示すように、スパッタ法により高融点金属シリサイド１１０を多結晶シリコン上に形成する。シリサイド材はたとえばタングステンシリサイドもしくはモリブデンシリサイドもしくはチタンシリサイドなどであり膜厚は１００ｎｍから２５０ｎｍである。
【００２７】
本工程はゲート電極のさらなる低抵抗化と、Ｐ型多結晶シリコンとＮ型多結晶シリコンを金属配線を介さなくても直接結合可能とするための層形成であり、特にそれらが問題として顕在化しない製品においては本工程は不要であり、ゲート電極を多結晶シリコン単層で構成してもかまわない。
【００２８】
次に通常のＣＭＯＳ工程と同様に、ＮＭＯＳとＰＭＯＳのゲート電極を同時に形成した後イオン注入法によりＮＭＯＳのソース／ドレインとなるＮ＋拡散１１１とＰＭＯＳのソース／ドレインとなるＰ＋拡散１１２を形成し図７に示す構造を得る。
本実施例においては一般的なシングルドレイン構造を示しているが、ホットキャリアー耐性を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造やマスクオフセット構造などの低濃度のドレイン領域を有する構造にも本実施例は適用可能であり効果も同様に得られる。
【００２９】
本実施例においては先にＮ型多結晶シリコン領域を形成し、その後Ｐ型多結晶シリコン領域を形成する製造方法を示したが、先に多結晶シリコン全域をＰ型とし、その後本実施例に示した工程により選択的にＮ型多結晶シリコン領域を形成することも可能である。しかしその場合Ｐ型多結晶シリコン領域は熱処理を余分に受けることになるのでボロンのチャネルへの突き抜けによるしきい値変動の点で不利である。
【００３０】
【発明の効果】
上述したように、本発明は両極ゲートＣＭＯＳ半導体装置の製造方法において、ゲート電極を構成する多結晶シリコン中に絶縁膜をマスクとしてプリデポジション法によりＮ型領域を選択的に形成した後、絶縁膜を除去し全面にＰ型の不純物をイオン注入することにより、安価でかつ素子特性も安定である半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図２】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図３】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図４】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図５】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図６】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図７】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図８】従来の半導体装置の製造方法を示す模式的断面図である。
【符号の説明】
１０１、２０１ Ｐ型半導体基板
１０２、２０２ Ｎウェル
１０３、２０３ フィールド絶縁膜
１０４、２０４ ゲート絶縁膜
１０５、２０５ 多結晶シリコン
１０６ 絶縁膜
１０７ フォトレジスト
１０８、２０６ Ｎ＋多結晶シリコン
１０９、２０７ Ｐ＋多結晶シリコン
１１０ 高融点金属シリサイド
１１１ Ｎ＋拡散
１１２ Ｐ＋拡散
【発明の属する技術分野】
本発明は低電圧動作が可能で低消費電力であるデュアルゲート構造を有するＣＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の低電圧動作を可能とするために、ＣＭＯＳを構成するＮＭＯＳとＰＭＯＳの両方を表面チャネル素子とする必要がある。そして、その構造を得る従来のデュアルゲートＣＭＯＳ半導体装置の製造方法を説明するため、製造途中の構造を図８に示す。Ｐ型半導体基板２０１上に形成されたフィールド絶縁膜２０３を境界として、部分的にＮウェル領域２０２が形成されている。Ｐ型半導体基板２０１とＮウェル領域２０２上にはゲート絶縁膜２０４が形成されている。そして、それらの上には、多結晶シリコン膜が形成されている。多結晶シリコン上にＰＭＯＳとなる領域を開口するようにパターニングしたレジストをマスクとしてボロンをイオン注入することでＰ型多結晶シリコン膜領域２０７を形成し、次に、ＮＭＯＳとなる領域を開口するようにパターニングしたレジストをマスクとしてリンをイオン注入しＮ型多結晶シリコン膜領域２０６を形成している （例えば、特許文献１参照。）。また予め多結晶シリコン全域にボロンをイオン注入してＰ型多結晶シリコン領域を形成した後、ＮＭＯＳとなる領域を開口するようにパターニングしたレジストをマスクとしてリンをイオン注入し、カウンタードープによりＰ型多結晶シリコン領域をＮ型多結晶シリコン領域２０６とし、図８の構造を得る形成方法もある（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平６−３１０６６６（第６頁、図３−（Ａ））
【０００４】
【発明が解決しようとする課題】
上記の従来の製造方法において、Ｐ型多結晶シリコン膜領域とＮ型多結晶シリコン膜領域を各々マスクを用いて製造する方法においては工程数の点で製造コストの増加という問題を有している。また予め多結晶シリコン全域をＰ型多結晶シリコン領域とした後、カウンタードープによりＰ型多結晶シリコン領域をＮ型多結晶シリコン領域とする製造方法においては工数の点では有利であるが、ゲート電極が低抵抗とならない問題および工程における各々の不純物の少量のばらつきにより、例えばゲート電極の空乏化の発生など素子特性が大きく劣化するという問題を有している。
【０００５】
本発明はマスク工程数が少なく安価でかつ素子特性も安定である製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００７】
（１） 半導体基板上に素子分離領域とゲート絶縁膜を形成する工程と、前記素子分離領域と前記ゲート絶縁膜上に後にゲート電極を構成する多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に絶縁膜を形成する工程と、後にＰＭＯＳとなる領域以外の領域を開口するように前記絶縁膜をパターニングする工程と、拡散炉中においてＮ型不純物雰囲気中で熱処理することにより前記多結晶シリコン膜の前記絶縁膜開口領域をＮ型とする工程と、前記パターニングされた絶縁膜を除去する工程と、イオン注入法により前記多結晶シリコン膜の全面にＰ型の不純物を導入する工程とからなることを特徴とする半導体装置の製造方法とした。
【０００８】
（２） 前記多結晶シリコン上にタングステンシリサイドもしくはモリブデンシリサイドもしくはチタンシリサイドなどの高融点金属シリサイドを形成することを特徴とする半導体装置の製造方法とした。
【０００９】
（３） 前記多結晶シリコンの膜厚は５０ｎｍから４００ｎｍであることを特徴とする半導体装置の製造方法とした。
【００１０】
（４） 前記絶縁膜の膜厚は１００ｎｍ以上であることを特徴とする半導体装置の製造方法とした。
【００１１】
（５） 前記Ｎ型多結晶シリコン中の不純物濃度は１×１０２０／ｃｍ３以上であることを特徴とする半導体装置の製造方法とした。
【００１２】
（６） 前記イオン注入によるＰ型不純物イオンのドーズ量は１×１０１５／ｃｍ２以上であることを特徴とする半導体装置の製造方法とした。
【００１３】
【発明の実施の形態】
以下、本発明による半導体装置の製造方法の実施例を図面を用いて説明する。
【００１４】
図１は、従来法によりＰ型半導体基板１０１にＮウェル１０２を形成した後、いわゆるＬＯＣＯＳ法により素子分離領域であるフィールド絶縁膜１０３を形成し、その後ゲート絶縁膜１０４を例えば電気炉中での熱酸化により形成した後、多結晶シリコン１０５を被着した様子を示している。
【００１５】
本例においてはＰ型半導体基板を用いたＮウェル構造を示しているが、Ｎ型半導体基板を用いたＰウェル方式の場合においても本発明の効果は同じように得られる。また図にはシングルウェル構造を示しているがＰウェルとＮウェルの両方を形成するツインウェル構造としても本発明の効果は同様に得られる。
【００１６】
また、図示はしていないがゲート絶縁膜１０４形成の前後にＭＯＳのしきい値電圧制御のために、イオン注入法によりチャネル部分への不純物導入を行う場合もある。このときＮＭＯＳとなる領域にはしきい値電圧がエンハンスメントの場合、例えばボロンなどのアクセプタ不純物導入を行い、ＰＭＯＳとなる領域にはやはりしきい値電圧がエンハンスメントの場合、例えば砒素などのドナー不純物の導入を行う。
【００１７】
多結晶シリコンは通常減圧での化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、以後ＣＶＤと表記）によりシランガスを分解することで酸化膜上に成膜される。膜厚はゲート電極の構造によるが、多結晶シリコン単層をゲート電極とする場合には膜厚は３００ｎｍから４００ｎｍであり、多結晶シリコン上に高融点金属シリサイドを設けるいわゆるポリサイドゲート構造の場合には膜厚は５０ｎｍから２５０ｎｍの膜厚である。
【００１８】
次に、図２に示すようにＣＶＤ法により例えばＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの絶縁膜１０６を１００ｎｍ以上多結晶シリコン上に成膜する。この膜厚は後述するプリデポジションによるＮ型不純物を多結晶シリコン中に導入する工程においてマスクとなる膜厚以上必要であるが、厚い場合には加工精度やエッチングに時間がかかるため通常は２００ｎｍ程度の膜厚を用いる。
【００１９】
本ＣＶＤ工程が４００℃程度の低温の場合にはマスク性の観点から絶縁膜の緻密化が必要であり、絶縁膜成膜に引き続き９００℃程度で３０分程度のアニール工程を行う。成膜温度が比較的高温であるＨＴＯ（Ｈｉｇｈ Ｔｅｍｐ Ｏｘｉｄｅ）の場合にはアニール工程は不要である。
【００２０】
また、本工程における膜の材質としてシリコン酸化膜がマスク性および加工性の点で有効であるが、絶縁膜加工時に下地の多結晶シリコンに対し選択比が大きくかつ後述するプリデポジション工程においてマスク性がある材質であれば適用可能である
次に、フォトリソグラフィー法により後にＰＭＯＳとなる領域以外の部分を開口するようにフォトレジスト１０７をパターニングし、そのフォトレジストをマスクとして絶縁膜１０６をエッチングし図３に示す構造を得る。絶縁膜１０６がシリコン酸化膜の場合、エッチングは通常フッ酸を用いたウェットエッチングを行う。ウェットエッチングは下地多結晶シリコンに対し選択比が非常に大きく、またドライエッチングに比して素子にプラズマによる損傷を与えないという点で有効である。
【００２１】
次に、フォトレジスト１０７を除去した後、拡散炉中にてＮ型不純物雰囲気中で熱処理を行うことで不純物を導入するいわゆるプリデポジション法により、絶縁膜１０６が設けられている領域以外の多結晶シリコンをＮ＋多結晶シリコンとし図４に示す構造を得る。不純物は多結晶シリコンが露出している部分にのみ導入され、絶縁膜で覆われている領域には導入されずに済む。このときの不純物としてはプリデポジション法で一般的なリンを用いる。
【００２２】
プリデポジション法はイオン注入法に比べ安価な装置で済み、かつ１×１０２０／ｃｍ３以上の非常に高濃度な不純物の導入が容易に行える点、即ち低抵抗化においてイオン注入法に比べ有利である。また本工程において不純物は十分に拡散されるため、両極ゲート構造において時折問題となるゲート電極空乏化の問題も回避できる。
【００２３】
次に、図５に示すように、絶縁膜をフッ酸溶液中でのウェットエッチングにより除去した後、イオン注入法によりボロンやＢＦ２などのＰ型の不純物を多結晶シリコン全面に導入し熱処理することで、後にＰＭＯＳとなる領域上の多結晶シリコンをＰ＋多結晶シリコン領域１０９とする。このときの不純物ドーズ量は１×１０１５／ｃｍ２以上で行い、熱処理条件は後の工程での熱処理条件にもよるが電気炉における熱処理であれば８００℃から８５０℃で３０分程度であり、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）であれば９００℃から１０５０℃の温度で１５秒から１分程度である。
【００２４】
予めＮ型の不純物が導入されている多結晶シリコン領域はプリデポジション法による非常に高濃度な不純物導入であるため、イオン注入による￣１０１５／ｃｍ２程度のＰ型の不純物導入では導電型は逆転することはなく、また抵抗値も低抵抗を維持することが可能である。
【００２５】
ゲート電極をＰ型とした場合、過剰な熱処理を行うとボロンがチャネル中に突き抜けてＰＭＯＳのしきい値を変動させる問題があり、逆に熱処理が不十分な場合にはゲート電極の空乏化による素子特性の劣化の問題があり、さらに両極ゲート構造においてはＮＭＯＳのＮ型ゲート電極形成の最適化も考慮して素子製造設計を行わなくてはならず製造条件が極端に制限されるという問題があるが、本製造方法によればＮＭＯＳのＮ型ゲート電極構造は既に前工程において形成されているため、それとは独立に本工程においてＰ型ゲート電極形成の熱処理やドーズ量などの製造条件を条件設定でき、両極ゲート構造における諸問題を回避することができる。
【００２６】
次に、図６に示すように、スパッタ法により高融点金属シリサイド１１０を多結晶シリコン上に形成する。シリサイド材はたとえばタングステンシリサイドもしくはモリブデンシリサイドもしくはチタンシリサイドなどであり膜厚は１００ｎｍから２５０ｎｍである。
【００２７】
本工程はゲート電極のさらなる低抵抗化と、Ｐ型多結晶シリコンとＮ型多結晶シリコンを金属配線を介さなくても直接結合可能とするための層形成であり、特にそれらが問題として顕在化しない製品においては本工程は不要であり、ゲート電極を多結晶シリコン単層で構成してもかまわない。
【００２８】
次に通常のＣＭＯＳ工程と同様に、ＮＭＯＳとＰＭＯＳのゲート電極を同時に形成した後イオン注入法によりＮＭＯＳのソース／ドレインとなるＮ＋拡散１１１とＰＭＯＳのソース／ドレインとなるＰ＋拡散１１２を形成し図７に示す構造を得る。
本実施例においては一般的なシングルドレイン構造を示しているが、ホットキャリアー耐性を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造やマスクオフセット構造などの低濃度のドレイン領域を有する構造にも本実施例は適用可能であり効果も同様に得られる。
【００２９】
本実施例においては先にＮ型多結晶シリコン領域を形成し、その後Ｐ型多結晶シリコン領域を形成する製造方法を示したが、先に多結晶シリコン全域をＰ型とし、その後本実施例に示した工程により選択的にＮ型多結晶シリコン領域を形成することも可能である。しかしその場合Ｐ型多結晶シリコン領域は熱処理を余分に受けることになるのでボロンのチャネルへの突き抜けによるしきい値変動の点で不利である。
【００３０】
【発明の効果】
上述したように、本発明は両極ゲートＣＭＯＳ半導体装置の製造方法において、ゲート電極を構成する多結晶シリコン中に絶縁膜をマスクとしてプリデポジション法によりＮ型領域を選択的に形成した後、絶縁膜を除去し全面にＰ型の不純物をイオン注入することにより、安価でかつ素子特性も安定である半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図２】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図３】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図４】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図５】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図６】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図７】本実施例の半導体装置の製造方法を示す模式的断面図である。
【図８】従来の半導体装置の製造方法を示す模式的断面図である。
【符号の説明】
１０１、２０１ Ｐ型半導体基板
１０２、２０２ Ｎウェル
１０３、２０３ フィールド絶縁膜
１０４、２０４ ゲート絶縁膜
１０５、２０５ 多結晶シリコン
１０６ 絶縁膜
１０７ フォトレジスト
１０８、２０６ Ｎ＋多結晶シリコン
１０９、２０７ Ｐ＋多結晶シリコン
１１０ 高融点金属シリサイド
１１１ Ｎ＋拡散
１１２ Ｐ＋拡散
Claims (6)
- 半導体基板上に素子分離領域とゲート絶縁膜を形成する工程と、
前記素子分離領域と前記ゲート絶縁膜上に後にゲート電極を構成する多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上に絶縁膜を形成する工程と、
後にＰＭＯＳとなる領域以外の領域を開口するように前記絶縁膜をパターニングする工程と、
拡散炉中においてＮ型不純物雰囲気中で熱処理することにより前記多結晶シリコン膜の前記絶縁膜開口領域をＮ型とする工程と、
前記パターニングされた絶縁膜を除去する工程と、
イオン注入法により前記多結晶シリコン膜の全面にＰ型の不純物を導入する工程とからなることを特徴とする半導体装置の製造方法。 - 前記多結晶シリコン上にタングステンシリサイドもしくはモリブデンシリサイドもしくはチタンシリサイドなどの高融点金属シリサイドを形成する請求項１記載の半導体装置の製造方法。
- 前記多結晶シリコンの膜厚は５０ｎｍから４００ｎｍである請求項１記載の半導体装置の製造方法。
- 前記絶縁膜の膜厚は１００ｎｍ以上である請求項１記載の半導体装置の製造方法。
- 前記Ｎ型多結晶シリコン中の不純物濃度は１×１０２０／ｃｍ３以上である請求項１記載の半導体装置の製造方法。
- 前記イオン注入によるＰ型不純物イオンのドーズ量は１×１０１５／ｃｍ２以上である請求項１記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002248540A JP4083507B2 (ja) | 2002-08-28 | 2002-08-28 | 半導体装置の製造方法 |
| US10/647,945 US6881617B2 (en) | 2002-08-28 | 2003-08-26 | Manufacturing method for bipolar gate CMOS semiconductor device |
| CNB031470483A CN1327511C (zh) | 2002-08-28 | 2003-08-29 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002248540A JP4083507B2 (ja) | 2002-08-28 | 2002-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004087916A true JP2004087916A (ja) | 2004-03-18 |
| JP4083507B2 JP4083507B2 (ja) | 2008-04-30 |
Family
ID=32055891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002248540A Expired - Fee Related JP4083507B2 (ja) | 2002-08-28 | 2002-08-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6881617B2 (ja) |
| JP (1) | JP4083507B2 (ja) |
| CN (1) | CN1327511C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243156A (ja) * | 2006-02-07 | 2007-09-20 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| KR100780772B1 (ko) | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트 형성방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4874090B2 (ja) * | 2003-01-31 | 2012-02-08 | イミューノメディクス、インコーポレイテッド | 治療薬および診断薬を投与するための方法および組成物 |
| JP4969779B2 (ja) * | 2004-12-28 | 2012-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4045259A (en) * | 1976-10-26 | 1977-08-30 | Harris Corporation | Process for fabricating diffused complementary field effect transistors |
| US5563093A (en) * | 1993-01-28 | 1996-10-08 | Kawasaki Steel Corporation | Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes |
| JP2751895B2 (ja) * | 1995-10-31 | 1998-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH1050860A (ja) * | 1996-07-30 | 1998-02-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5844276A (en) * | 1996-12-06 | 1998-12-01 | Advanced Micro Devices, Inc. | CMOS integrated circuit and method for implanting NMOS transistor areas prior to implanting PMOS transistor areas to optimize the thermal diffusivity thereof |
-
2002
- 2002-08-28 JP JP2002248540A patent/JP4083507B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-26 US US10/647,945 patent/US6881617B2/en not_active Expired - Lifetime
- 2003-08-29 CN CNB031470483A patent/CN1327511C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243156A (ja) * | 2006-02-07 | 2007-09-20 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| KR100780772B1 (ko) | 2006-06-30 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040166615A1 (en) | 2004-08-26 |
| JP4083507B2 (ja) | 2008-04-30 |
| CN1327511C (zh) | 2007-07-18 |
| US6881617B2 (en) | 2005-04-19 |
| CN1495885A (zh) | 2004-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5648673A (en) | Semiconductor device having metal silicide film on impurity diffused layer or conductive layer | |
| JP4633310B2 (ja) | Ｍｏｓトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したｃｍｏｓトランジスタの形成方法 | |
| EP0465045B1 (en) | Method of field effect transistor fabrication for integrated circuits | |
| JP3395263B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0992728A (ja) | 相補型ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| JPH1012744A (ja) | 半導体装置の製造方法 | |
| JP4846167B2 (ja) | 半導体装置の製造方法 | |
| JP4505349B2 (ja) | 半導体装置の製造方法 | |
| JP3518122B2 (ja) | 半導体装置の製造方法 | |
| JP4083507B2 (ja) | 半導体装置の製造方法 | |
| JPH07283400A (ja) | 半導体装置及びその製造方法 | |
| JPH1027854A (ja) | 半導体装置及びその製造方法 | |
| JP2002026033A (ja) | 半導体装置及びその製造方法 | |
| JP4146121B2 (ja) | 半導体装置の製造方法 | |
| JPH09223793A (ja) | 半導体装置及びその製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JPH0661482A (ja) | Ｍｏｓ型トランジスタおよびその製造方法 | |
| JP3423081B2 (ja) | 半導体装置の製造方法 | |
| JP2006191104A (ja) | 高電圧用トランジスタの製造方法 | |
| JP2000124327A (ja) | 半導体装置及びその製造方法 | |
| JPH1117024A (ja) | 半導体装置の製造方法 | |
| KR100580798B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2004039681A (ja) | 半導体装置およびその製造方法 | |
| JPH11307774A (ja) | 半導体装置及びその製造方法 | |
| JP2000208640A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040304 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071010 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071217 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080213 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4083507 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |