JPS63274767A - イオン注入方法 - Google Patents
イオン注入方法Info
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- JPS63274767A JPS63274767A JP62109328A JP10932887A JPS63274767A JP S63274767 A JPS63274767 A JP S63274767A JP 62109328 A JP62109328 A JP 62109328A JP 10932887 A JP10932887 A JP 10932887A JP S63274767 A JPS63274767 A JP S63274767A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体デバイス等の製造工程において、半
導体基板等の試料主表面に不純物をドーピングする際に
用いられる、イオン注入方法に関するものである。
導体基板等の試料主表面に不純物をドーピングする際に
用いられる、イオン注入方法に関するものである。
従来より、半導体デバイス等の製造工程において、半導
体基板等の試料主表面への不純物のドーピングは、再現
性、均一性、制御性の良好な、イオン注入方法が広く用
いられてきている。第３図は、従来より使用されている
静電走査型イオン注入装置による、イオン注入方法の概
略図である。
体基板等の試料主表面への不純物のドーピングは、再現
性、均一性、制御性の良好な、イオン注入方法が広く用
いられてきている。第３図は、従来より使用されている
静電走査型イオン注入装置による、イオン注入方法の概
略図である。
同図において、１は所望の不純物を含む物質をイオン化
し取り出すイオン源、２は必要な不純物イオンのみを選
択する分析電磁石、８はＹ方向走査電鴎板、４はＸ方向
走査電極板、５は試料台、６はイオンビーム、７は試料
としての半導体基板である。試料台５もしくは半導体基
板７は、通常チャネリングを防止する目的で７°程度に
傾けられている。イオン源から取り、出された、所望の
物質を含むイオンビームは、分析電磁石によって、必要
なイオンのみが選択され、Ｙ方向およびＸ方向に走査さ
れて、基板試料に照射される。
し取り出すイオン源、２は必要な不純物イオンのみを選
択する分析電磁石、８はＹ方向走査電鴎板、４はＸ方向
走査電極板、５は試料台、６はイオンビーム、７は試料
としての半導体基板である。試料台５もしくは半導体基
板７は、通常チャネリングを防止する目的で７°程度に
傾けられている。イオン源から取り、出された、所望の
物質を含むイオンビームは、分析電磁石によって、必要
なイオンのみが選択され、Ｙ方向およびＸ方向に走査さ
れて、基板試料に照射される。
第４図は、（１００）の結晶面と（１１０）結晶面のオ
リエンテーシタンフラット（以下オリフラと略す）を持
つシリコン基板に対し、注入角度７°、オリフラ角度を
水平面に対して０°で、ボロンイオンを５０ ｋｅｙ
。
リエンテーシタンフラット（以下オリフラと略す）を持
つシリコン基板に対し、注入角度７°、オリフラ角度を
水平面に対して０°で、ボロンイオンを５０ ｋｅｙ
。
２ Ｘ １０’ ａｔｏｍｓ／ａｄ注入した後、９００
°Ｃのアニールを施し、四探針測定法で基板表面のシー
ト抵抗マツプを測定した結果である。
°Ｃのアニールを施し、四探針測定法で基板表面のシー
ト抵抗マツプを測定した結果である。
第４図において、等高線は太線の等高線を基準値とし、
その基準値の０．５％の間隔で描かれ、■記号はシート
抵抗が基準値より大きい領域を示し、ｅ記号はシート抵
抗が基準値より小さい領域を示す。
その基準値の０．５％の間隔で描かれ、■記号はシート
抵抗が基準値より大きい領域を示し、ｅ記号はシート抵
抗が基準値より小さい領域を示す。
第４図から見られるように、基板試料の中央付近に帯状
のシート抵抗の小さい領域が存在し、基板試料の上部及
び下部蛋こ向かって、シート抵抗値が上昇していること
が判る。これは、基板試料中央付近で注入量が増加し、
シート抵抗値が小さくなったのではなく、注入角度を７
°としたことで（１００）結晶軸に沿ったイオンの深い
侵入、いわゆる軸チャネリングは防止されたが、オリフ
ラ角度を水平面に対して０°としたことで、オリフラ面
（１１０）に沿った（１００）結晶面における面チャネ
リングが発生したためである。このような面チャネリン
グが発生すると、軸チャネリングの時と同様に、結晶面
に沿って所望の深さ以上に、不純物イオンの深い侵入が
起きる。静電走査型イオン注入装置を用いたイオン注入
方法では、イオンビームをＸ−Ｙ方向に走査しながら、
基板試料に照射するため、基板中央付近で結晶面とイオ
ンビームの注入角度との整合が発生しやすく、面チャネ
リングが発生して、その部分の注入深さが深くなり、よ
って第４図にみられるシート抵抗値の低下となったもの
である。
のシート抵抗の小さい領域が存在し、基板試料の上部及
び下部蛋こ向かって、シート抵抗値が上昇していること
が判る。これは、基板試料中央付近で注入量が増加し、
シート抵抗値が小さくなったのではなく、注入角度を７
°としたことで（１００）結晶軸に沿ったイオンの深い
侵入、いわゆる軸チャネリングは防止されたが、オリフ
ラ角度を水平面に対して０°としたことで、オリフラ面
（１１０）に沿った（１００）結晶面における面チャネ
リングが発生したためである。このような面チャネリン
グが発生すると、軸チャネリングの時と同様に、結晶面
に沿って所望の深さ以上に、不純物イオンの深い侵入が
起きる。静電走査型イオン注入装置を用いたイオン注入
方法では、イオンビームをＸ−Ｙ方向に走査しながら、
基板試料に照射するため、基板中央付近で結晶面とイオ
ンビームの注入角度との整合が発生しやすく、面チャネ
リングが発生して、その部分の注入深さが深くなり、よ
って第４図にみられるシート抵抗値の低下となったもの
である。
従来のイオン注入方法においては、軸チャネリングの発
生を防ぐために注入角度を７°程度に設定していたが、
基板試料の結晶角度によっては、面チャネリングが発生
して所望の深さ以上にイオンが侵入するとともに、基板
試料の市内で注入深さが変化し、均一性が低下するとい
う問題点があった。
生を防ぐために注入角度を７°程度に設定していたが、
基板試料の結晶角度によっては、面チャネリングが発生
して所望の深さ以上にイオンが侵入するとともに、基板
試料の市内で注入深さが変化し、均一性が低下するとい
う問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、軸チャネリングと面チャネリングの両方の
発生を防止して、基板試料面内での注入深さの均一性を
向上させる、イオン注入方法を得ることを目的とする。
れたもので、軸チャネリングと面チャネリングの両方の
発生を防止して、基板試料面内での注入深さの均一性を
向上させる、イオン注入方法を得ることを目的とする。
この発明に係るイオン注入方法は、（１００）の結晶面
を有する半導体基板の主表面へ、所望の不純物をイオン
注入する際に、（１１０）結晶面と水平面とのなす角度
を１５°ないし７５°に設定して所望の不純物量のほぼ
％に相当する１回目の注入を行ない、引続き（１１０）
結晶面を基板平面上でほぼ９０°ごとに回転させて、合
計４回の注入を行なうようにしたものである。
を有する半導体基板の主表面へ、所望の不純物をイオン
注入する際に、（１１０）結晶面と水平面とのなす角度
を１５°ないし７５°に設定して所望の不純物量のほぼ
％に相当する１回目の注入を行ない、引続き（１１０）
結晶面を基板平面上でほぼ９０°ごとに回転させて、合
計４回の注入を行なうようにしたものである。
この発明におけるイオン注入方法は、注入角度を７°程
度に設定することにより軸チャネリングを防止し、（１
１０）結晶面を初期１５°ないし７５°に設定し引続き
ほぼ９０°ごとに回転しながらイオン注入することによ
り、面チャネリングも防止して、基板試料面内での注入
深さの均一性が向上する。
度に設定することにより軸チャネリングを防止し、（１
１０）結晶面を初期１５°ないし７５°に設定し引続き
ほぼ９０°ごとに回転しながらイオン注入することによ
り、面チャネリングも防止して、基板試料面内での注入
深さの均一性が向上する。
以下、この発明の一実施例を図について説明する。第１
図において、５は試料台、６はイオンビーム、７は（１
０Ｇ）の結晶面を持つシリコン基板、８は結晶面（１１
０）のオリフラ、θは注入角度、Φは水平面をなすオリ
フラ角度である。同図において、試料台６上のシリコン
基板７は、イオンビーム６に対する注入角度θが７°程
度になるように設置されるとともに、オリフラ角度Φは
１５°ないし７５゜で、（１００）１ｍの（１１０）面
に沿った面チャネリングの発生しにくい角度に固定され
、まず１回目の注入が実施される。
図において、５は試料台、６はイオンビーム、７は（１
０Ｇ）の結晶面を持つシリコン基板、８は結晶面（１１
０）のオリフラ、θは注入角度、Φは水平面をなすオリ
フラ角度である。同図において、試料台６上のシリコン
基板７は、イオンビーム６に対する注入角度θが７°程
度になるように設置されるとともに、オリフラ角度Φは
１５°ないし７５゜で、（１００）１ｍの（１１０）面
に沿った面チャネリングの発生しにくい角度に固定され
、まず１回目の注入が実施される。
第２図は、イオンビーム側からみた基板試料を示したも
のである。同図において、７は（１０のの結晶面を持つ
シリコン基板、８は（１１０）面のオリフラ、Φは水平
面ｌＯとのなすオリフラ角度である。
のである。同図において、７は（１０のの結晶面を持つ
シリコン基板、８は（１１０）面のオリフラ、Φは水平
面ｌＯとのなすオリフラ角度である。
第１図において、オリフラ角度Φが１５°ないし７５°
に設定されて、所望の不純物量の１４の１回目の注入が
実施された後、第２図において示すごとく、基板試料平
部内で（Φ＋９００）試料を回転させて２回目の注入を
行ない、さらに基板試料を（Φ＋１８００）回転させて
８回目の注入、最後に基板試料を（Φ＋２７０°）回転
させて４回目の注入という具合（こ、本発明の実施例に
おいては、（１１０）結晶面と水平面との角度を最初１
５°ないし７５°に設定して１回目の注入を行ない、引
続きオリフラを基板平面上で９０°ごとに回転させて、
計４回の注入を各回均一量ずつ基板主表面上に行なうも
のである。
に設定されて、所望の不純物量の１４の１回目の注入が
実施された後、第２図において示すごとく、基板試料平
部内で（Φ＋９００）試料を回転させて２回目の注入を
行ない、さらに基板試料を（Φ＋１８００）回転させて
８回目の注入、最後に基板試料を（Φ＋２７０°）回転
させて４回目の注入という具合（こ、本発明の実施例に
おいては、（１１０）結晶面と水平面との角度を最初１
５°ないし７５°に設定して１回目の注入を行ない、引
続きオリフラを基板平面上で９０°ごとに回転させて、
計４回の注入を各回均一量ずつ基板主表面上に行なうも
のである。
シリコン（１００）結晶面は、結晶的に４回対称をして
いることから、（１１０）面のオリフラを持つシリコン
基板の場合、オリフラに平行な方向と、オリフラと直交
する方向に（１１０）の結晶軸が存在することになる。
いることから、（１１０）面のオリフラを持つシリコン
基板の場合、オリフラに平行な方向と、オリフラと直交
する方向に（１１０）の結晶軸が存在することになる。
第４図において、オリフラと水平面とのなす角度をθ°
にして、イオン注入した際に発生した面チャネリングは
、この（１１０）面に沿って発生したものである。
にして、イオン注入した際に発生した面チャネリングは
、この（１１０）面に沿って発生したものである。
本発明は、（１００）結晶面の４回対称性に依存する、
イオン注入時の（１１０）面でのチャネリングを防止す
るためになされたもので、（１００）結晶面を有する。
イオン注入時の（１１０）面でのチャネリングを防止す
るためになされたもので、（１００）結晶面を有する。
基板試料に対して、イオン注入時の基板試料の（１１０
）結晶面を面チャネリングの少ない１５°ないし７６°
に初期設定すると共に、さらに９０’ごとに基板平面上
で基板試料を回転させて、−そうチャネリングが少なく
なるようｆこしたものである。
）結晶面を面チャネリングの少ない１５°ないし７６°
に初期設定すると共に、さらに９０’ごとに基板平面上
で基板試料を回転させて、−そうチャネリングが少なく
なるようｆこしたものである。
本発明のイオン注入方法によれば、チャネリングの少な
いイオン注入が行なえ、基板試料面内での注入深さの均
一性が大幅に向上する。
いイオン注入が行なえ、基板試料面内での注入深さの均
一性が大幅に向上する。
なお、上記実施例では（１１０）結晶面の初期設定値Φ
を１６°ないし７５°としたが、ΦＦ！＝４５°が望ま
しい。また９０°ごとに回転させて４回の注入を行なう
ことから、初期設定値は（Φ＋９００）又は（Φ＋１８
０°）や（Φ＋２７°）等にしても、上記実施例と同様
の効果を有することは、いうまでもない。
を１６°ないし７５°としたが、ΦＦ！＝４５°が望ま
しい。また９０°ごとに回転させて４回の注入を行なう
ことから、初期設定値は（Φ＋９００）又は（Φ＋１８
０°）や（Φ＋２７°）等にしても、上記実施例と同様
の効果を有することは、いうまでもない。
以上のように、この発明によれば、（ｉｏｏ）の結晶面
を有する半導体基板の主表面へ、所望の不純物をイオン
注入する際に、（１１０）結晶面と水平面とのなす角度
を１５°ないし７５°に設定して所望の不純物量の１／
４に相当する１回目の注入を行ない、引続き基板平面上
でほぼ９０°ごとに回転させて注入するようにしたので
、チャネリングの少ないイオン注入が行なえ、基板試料
面内での注入深さの均一性が大巾に向上する効果がある
。
を有する半導体基板の主表面へ、所望の不純物をイオン
注入する際に、（１１０）結晶面と水平面とのなす角度
を１５°ないし７５°に設定して所望の不純物量の１／
４に相当する１回目の注入を行ない、引続き基板平面上
でほぼ９０°ごとに回転させて注入するようにしたので
、チャネリングの少ないイオン注入が行なえ、基板試料
面内での注入深さの均一性が大巾に向上する効果がある
。
第１図はこの発明の一実施例によるイオン注入方法を示
す側面図、第２図は同じ正直図、第８図は従来のイオン
注入法を示す慨略図、第４図は従来注入法によるシート
抵抗の分布結果を示す図である。 １はイオン源、２は分析電磁石、８はＹ方向走査電極板
、４はＸ方向走査電極板、５．は試料台。 ６はイオンビーム、７は基板試料、８はオリフラ。 １０は水平面、Ｏは注入角度、Φはオリフラ角度を示す
。 なお、図中、同一符号は同一、または相当部分を示す。
す側面図、第２図は同じ正直図、第８図は従来のイオン
注入法を示す慨略図、第４図は従来注入法によるシート
抵抗の分布結果を示す図である。 １はイオン源、２は分析電磁石、８はＹ方向走査電極板
、４はＸ方向走査電極板、５．は試料台。 ６はイオンビーム、７は基板試料、８はオリフラ。 １０は水平面、Ｏは注入角度、Φはオリフラ角度を示す
。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (2)
- （１）（１００）の結晶面を有する半導体基板に対し、
前記半導体基板の主表面へ照射するイオン注入方法にお
いて、前記基板の（１１０）結晶面と水平面とのなす角
度を１５°ないし７５°に設定して１回目の所望の不純
物量のほぼ１／４に相当するイオン注入を行ない、引続
き（１１０）結晶面を基板平面上でほぼ９０°ごとに回
転させて、４回の注入を前記基板主表面上に所望の不純
物量を均等に分割して行なうことを特徴とする、イオン
注入方法。 - （２）前記基板の（１１０）結晶面と水平面とのなす角
度をほぼ４５°とすることを特徴とする、特許請求の範
囲第１項記載のイオン注入方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62109328A JPS63274767A (ja) | 1987-04-30 | 1987-04-30 | イオン注入方法 |
| US07/188,485 US4877962A (en) | 1987-04-30 | 1988-04-29 | Ion implantation method |
| GB8810281A GB2204446B (en) | 1987-04-30 | 1988-04-29 | Ion implantation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62109328A JPS63274767A (ja) | 1987-04-30 | 1987-04-30 | イオン注入方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63274767A true JPS63274767A (ja) | 1988-11-11 |
Family
ID=14507441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62109328A Pending JPS63274767A (ja) | 1987-04-30 | 1987-04-30 | イオン注入方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4877962A (ja) |
| JP (1) | JPS63274767A (ja) |
| GB (1) | GB2204446B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN107204271A (zh) * | 2016-03-18 | 2017-09-26 | 住友重机械离子技术有限公司 | 离子注入方法及离子注入装置 |
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| EP0874389B1 (en) * | 1997-04-21 | 2007-08-01 | STMicroelectronics S.r.l. | A method of producing MOSFET transistors by means of tilted implants |
| US6194278B1 (en) * | 1999-06-21 | 2001-02-27 | Infineon Technologies North America Corp. | Device performance by employing an improved method for forming halo implants |
| US6245681B1 (en) | 2000-01-25 | 2001-06-12 | Advanced Micro Devices, Inc. | Dual temperature nitride strip process |
| US6537895B1 (en) | 2000-11-14 | 2003-03-25 | Atmel Corporation | Method of forming shallow trench isolation in a silicon wafer |
| JP2005183458A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びその製造装置 |
| US7253072B2 (en) * | 2004-05-13 | 2007-08-07 | Texas Instruments Incorporated | Implant optimization scheme |
| US20150187915A1 (en) * | 2013-12-26 | 2015-07-02 | Samsung Electronics Co., Ltd. | Method for fabricating fin type transistor |
| CN111048410A (zh) * | 2019-12-24 | 2020-04-21 | 爱特微(张家港)半导体技术有限公司 | 一种VDMOS Pbody注入阴影消除工艺 |
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