DE4400178A1 - Verfahren zur Herstellung eines integrierten Schaltkreises - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines integrierten Schaltkreises mit einer dynamischen RAM (DRAM)-Speicheranordnung mit geringen Verlusten und einer langen Speicherzeit, die auf dem Halbleiterwafer mit Halblei­ terfeldeffekttransistoren (MOSFET) und peripherischen Strom­ kreisen verbunden ist, und nach dem Verfahren hergestellte integrierte Schaltkreise.

Dynamische RAMs (DRAMs) speichern Informationen durch Einbringen einer Sollspannung in einen Speicherkondensator. Der Kondensator wird auf diese Weise geladen oder entladen. Die gespeicherte Spannung ist üblicherweise auf einem von zwei Pegeln, die als Binär-Pegel "1" oder "0" bezeichnet werden. Die Ladung wird in oder aus den Speicherkondensator mittels eines Schalttransistors übertragen. Dieser Zugrifftransistor ist typischerweise ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), in dem eine Spannung am Gatter die Übertragung der Ladung durch den Kanal zwischen den Quellen- und Drainelektroden regelt.

DRAMs erfordern aufgrund ihrer Beschaffenheit ein periodisches Auffrischen der in den Zellen gespeicherten Informationen. Dieses Auffrischen ist erforderlich wegen des Verlustes an Ladung, die in dem Kondensator gespeichert ist. Es gibt verschiedene Verlustmechanismen, wie von dem Konden­ sator zu dem Substrat oder durch den Schalttransistor. Es ist seit langem versucht worden, dieses Problem zu lösen, um die gewünschte Charakteristik von niedrigen Verlusten und langer Ladungsspeicherzeit in DRAM integrierten Schaltkreisen zu erzielen. Eine übliche Methode besteht darin, den Schaltkreisentwurf zu verbessern, wie es in der US-PS 4 679 172 (Kirsch et al) beschrieben ist. Nach anderen Methoden wird ein selbstabgleichendes Auffrischprogramm insbesondere mit einem Streuverlustsensor benutzt, um die Haltezeitrege­ lung zu verbessern. Dies ist veröffentlicht worden auf dem 1986 Symposium über VLSI Technologie in San Diego, 28.-30. Mai 1986, S. 85 bis 86 (K. Sawada et al) Jedoch sind diese Schaltkreisverbesserungen wegen der Chipgröße, der Komplexität des Entwurfes usw. aufwendig und teuer.

Bei der Entwicklung von DRAMs zu immer kleineren Größen und größeren Speichern auf einzelnen Chips mit integrierten Schaltkreisen wurden unerwartet anormale Verlustprobleme entdeckt. Diese Verlustprobleme wurden zuerst von D.S. Yaney and C. Y. Lu et al in "A meta-stable leakage phenomenon in dram charge storage - variable hold time" beschrieben, veröffentlicht auf der IEDM in Washington, D.C., December 6-9, 1987, S. 336-339. Das neue Verlustphänomen wurde als variable Haltezeit (VHT) bezeichnet. Sie zeichnet sich durch stabile Perioden aus, die von Sekunden bis Stunden dauerten, und punktweise von fast verzögerungsfreien Übergängen begleitet wurden. Physikalische Untersuchungen beweisen in vielen Fällen, daß nach den Verfassern in der auffälligen Speicherstelle ein Materialfehler im Silizium vorhanden war. Diese anormalen Verlustprobleme wurden auch berichtet und untersucht von P. J. Restle et al aufgrund einer Untersuchung einer Anzahl von Technologien verschiedener Hersteller wie es auf der IEDM in San Francisco, December 1992, S. 807 bis 810 veröffentlicht wurde. Diese Untersuchungen umfaßten DRAM Chips sowohl mit Grabenkondensatoren wie auch mit Schichtkondensatoren.

In der Technik werden zwei Typen von DRAM Speicherzellenanordnungen verwendet. Ein Typ ist der MOSFET in Verbindung mit einem Schichtkondensator wie er in den US-PSn 5 066 606, 5 116 776, 5 155 056 beschrieben ist. Der andere Typ ist der MOSFET in Verbindung mit einem Grabenkondensator wie er in den US-PSn 4 452 579, 4 734 384, 5 873 205, 4 784 969, 4 798 794 und in Nicki C.C. Lu et al "A substrate-plate trench capacitor (SPT) memory cell for dynamic RAM′s" veröffentlicht in IEEE J. of Solid-State Circuits, Vol SC-21, No. 5 Ocotber 1986, und B.W. Shen et al "Scalability of a trench capacitor cell for 64 MBIT DRAM", veröffentlicht in 1989 IEDM Technical Digest Seiten 27 bis 30. Von diesen Patentschriften und Veröffentlichungen diskutiert lediglich der Aufsatz von B. W. Shen u. a. das Problem von Verlusten, da die DRAM Produkttechnologie sich in Richtung kleiner und kleinster Vorrichtungen bewegt. Shen u. a. diskutieren die Verlustprobleme bei Grabenkondensatoren und lösen das Problem durch Anheben der Substratkonzentration mit dem Risiko, daß die Grabenwanddioden versagen.

Die Aufgabe der Erfindung besteht darin, das Verfahren der eingangs genannten Art so auszubilden, daß in einer DRAM Zellenanordnung die geringstmöglichen Verluste und längstmöglichen Speicherzeiten erzielt werden. Des weiteren soll eine DRAM integrierte Schaltkreisstruktur erzielt werden, die leichtdotierte mit Ionen implantierte Zonen aufweist, die erwärmt wurden, um die Beschädigungen durch die Ionenimplantation komplett auszugleichen. Ferner soll nach der Erfindung eine DRAM integrierte Schaltkreisstruktur ermöglicht werden, die leichtdotierte ionenimplantierte Regionen aufweist, die in der Zellenanordnung ausgeglüht sind mit ausdiffundierten hochdotierten Kontakten in leichtdotierten Knotenpunktregionen und Bitleitungsregionen der Zellenanordnung, wobei der geringst mögliche Verlust und die längstmögliche Speicherzeit in einer DRAM Zellenanordnung erzielt wird und anormale variable Haltezeit (VHT) Phänomene minimiert werden.

In Übereinstimmung mit den obengenannten Aufgaben wird ein Verfahren zur Herstellung eines DRAM MOSFET integrierten Schaltkreises beschrieben, der einen niedrigen Verlust und eine lange Speicherzeit in einem Halbleiterwafer aufweist. Ein Muster von Gatterdielektrikums- und Gatterelektrodenstrukturen ist über dem Halbleiterwafer vorgesehen, der eine erste Leitfähigkeit verleihende Dotierung in der Zellbereichsregion und der peripherischen Stromkreisregion des integrierten Schaltkreises aufweist. Die Muster der Gatterdielektrikums- und Gatterelektrodenstruktu­ ren sind als eine Maske zur Ionenimplantation zur Ausbildung leichtdotierter Regionen einer zweiten und gegenüberliegenden Leitfähigkeit aufweisenden Dotierung in dem Halbleiterwafer, worin bestimmte der leichtdotierten Regionen in der Zellbe­ reichsregion Bitleitungsregionen und Konden­ satorknotenpunktregionen sind. Isolatorstrukturen sind auf den Seitenwänden der Muster der Gatterdielektrikums- und Gatterelektrodenstrukturen ausgebildet. Ein Kondensator ist in der Zellbereichsregion angeordnet. Eine dielektrische Isolierschicht ist als Zwischenschicht über der Oberfläche der Struktur angeordnet. Durch die zwischengelagerte dielek­ trische Isolierschicht sind Öffnungen ausgebildet, die zu den Bitleitungsabschnitten der leichtdotierten Regionen führen. Ein hochdotierter Bitleitungskontakt ist zu den Bitleitungsbereichen ausgebildet. Die Struktur wird zum Ausglühen der Ionenimplantationsschäden in den leichtdotier­ ten Bereichen ausgeglüht, die bei der Ionenimplantation in die leichtdotierten Bereiche eingebracht worden sind, und um eine Ausdiffusion von der dotierten Bitleitungskontaktschicht zu bewirken, um einen hochdotierten Bitleitungskontakt in bestimmten der leichtdotierten Bereiche auszubilden, wobei der niedrige Verlust und die lange Speicherzeit dann die resultierende Schaltkreischarakteristik sind. Öffnungen sind zu den gewünschten leichtdotierten Bereichen der peripherischen Stromkreise ausgebildet. Ionenimplantation von hochdotierten Leitfähigkeit verleihenden Dotierstoffen der zweiten und entgegengesetzten Leitfähigkeit erfolgt durch die Öffnungen zur Ausbildung hochdotierter Bereiche der zweiten und entgegengesetzten Leitfähigkeit. Dies vermindert das Heißleiterproblem. Elektrische Kontakte zu den peripherischen Stromkreisen werden durch die Öffnungen hergestellt, um den DRAM MOSFET integrierten Schaltkreis zu komplettieren.

Gemäß der Erfindung wird ferner ein DRAM integrierter Schaltkreis beschrieben mit einer aus MOSFET Einrichtungen bestehenden Zellenanordnung und zugehörigen Schichtkondensatoren und peripherischen Stromkreisen, worin niedrige Verluste und lange Speicherzeiten in der genannten Zellenanordnung auftreten. Muster der Gatterdielektrikums- und Gatterelektrodenstrukturen sind auf dem Halbleiterwafer angeordnet, der eine erste Leitfähigkeit verleihende Dotierung in der Zellenanordnung und den peripherischen Stromkreisbereichen des integrierten Schaltkreises aufweist. Leichtdotierte Bereiche einer zweiten und entgegengesetzte Leitfähigkeit verleihenden Dotierung sind in dem Halbleiterwafer benachbart zu den Mustern der Gatterdielek­ trikums- und Gatterelektrodenstrukturen angeordnet, worin die leichtdotierten Bereiche in der Zellbereichsregion als Kondensatorknotenbereich und Bitleitungsbereich ausgebildet sind. Auf der Seitenwand der Muster der Gatterdielektrikums- und Gatterelektrodenstrukturen sind Isolatorstrukturen ausge­ bildet. Die Schichtkondensatoren sind in elektrischem Kontakt mit dem Kondensatorknotenbereich der leichtdotierten Bereiche in der Zellbereichsregion. Der Kondensator umfaßt eine dotierte Polysiliziumknotenschicht der zweiten und entgegen­ gesetzten Leitfähigkeit, ein Kondensator-Dielektrikum und eine dotierte Polysiliziumanodenschicht. Eine zwischen­ geordnete dielektrische Isolierschicht ist über der Oberfläche der Struktur angeordnet. Öffnungen durch die zwischengeordnete dielektrische Isolierschicht zum Bitleitungsbereich des leichtdotierten Bereiches sind vorgesehen. Ein hochdotierter Polycid-Bitleitungskontakt ist zum Bitleitungsbereich hergestellt. Ein hochdotierter Knoten­ kontakt bzw. hochdotierter Bitleitungskontakt sind in dem leichtdotierten Bereich durch Ausdiffusion von der dotierten Kondensatorknotenpunktschicht und der dotierten Bitleitungskontaktschicht gebildet, wobei die resultierenden Schaltkreischarakteristiken niedrige Verluste und lange Speicherzeiten sind. Zu den gewünschten Quellen- und Drainbereichen in den peripherischen Stromkreisen sind Öffnungen geführt. Andere optionale hochdotierte Bereiche der zweiten und entgegengesetzten Leitfähigkeit sind an dem Boden der Öffnungen und in den Quellen/Drainbereichen ausgebildet. Elektrische Kontakte zu den peripherischen Stromkreisen sind durch die Öffnungen hergestellt, um den DRAM MOSFET integrierten Schaltkreis zu komplettieren.

Die Erfindung wird nachstehend am Beispiel der in den Zeichnungen dargestellten Ausführungsbeispiele näher erläutert. Es zeigt:

Fig. 1 bis 4 schematische Ansichten einer ersten Ausführungs­ form einer MOFSET-Struktur mit einem Schichtkon­ densator in einer Queransicht,

Fig. 5 eine schematische Ansicht einer zweiten Ausfüh­ rungsform einer MOSFET-Struktur mit einem Graben­ kondensator in einer Queransicht,

Fig. 6 eine schematische Ansicht einer dritten Ausbil­ dung einer MOSFET-Struktur mit einem Grabenkon­ densator in einer Queransicht.

In den Fig. 1 bis 4 ist eine Ausführung der neuen DRAM-Struk­ tur dargestellt, die niedrige Verluste und einen Schaltkreis mit langer Speicherzeitcharakteristik aufweist. Die erste Serie von Schritten zur Ausbildung dieser Struktur umfaßt die Ausbildung dielektrisch isolierender Bereiche für isolierende Halbleiteroberflächen von anderen Bereichen in dem Halbleitersubstrat 10. Das Halbleitersubstrat 10 ist vorzugs­ weise als P-Typ Siliziumsubstrat 100 mit einer kristallogra­ phischen Orientierung ausgebildet. Zur Vereinfachung der Beschreibung und der Zeichnung ist die dielektrische Isolie­ rung zwischen den Einrichtungen nur teilweise dargestellt und wird im einzelnen nicht näher beschrieben, da sie allgemein üblich ist. Zum Beispiel wird ein Verfahren von E. Kooi in seiner US-PS 2 970 486 beschrieben, bei dem gewisse ausge­ wählte Oberflächenabschnitte eines Silizium Halbleitersub­ strats gegen Oxidation abgedeckt und dann die offene nicht abgedeckte Oberfläche oxidiert wird, um ein thermisches Oxid anwachsen zu lassen, das im Ergebnis in die Siliziumoberfläche des nicht abgedeckten Bereichs sinkt. Das abgedeckte Silizium verbleibt als ein Mesa umgeben von dem eingesunkenen Siliziumdioxid- oder Feldoxidmuster FOX 28. Unterhalb des FOX ist oft ein P-Typ Anschlußisolierungsbereich 9 ausgebildet, wie es allgemein bekannt ist. Dann können Halbleitereinrichtungen in den Silizium Mesas entsprechend der folgenden Verfahren vorgesehen werden.

Die Oberfläche des Siliziumsubstrats 10 ist thermisch oxidiert um die gewünschte Dicke des Gatteroxids 11 auszubilden. Die bevorzugte Dicke beträgt 60 bis 200 Angström. Die Polysiliziumschicht 12 ist unsichtbar abgelagert nach dem LPCVD (low pressure chemical vapor depo­ sition = chemisches Niederdruck-Dampfablagerungs) Verfahren. Die bevorzugte Dicke der Polysiliziumschicht 12 ist zwischen 1200 bis 4000 Angström. Die Polysiliziumschicht 12 ist ionendurchsetzt mit Phosphor- oder Arsenionen nach der Dosierungsbedingung von 5-10 E 15 Atomen je cm² und 20-60 Elektronenmikrovolt oder dotiert mit phosphorhaltigem Oxidchlorid bei einer Temperatur um 900°C. Die Oberfläche der Schicht ist entweder thermisch oxidiert oder durch einen chemischen Dampfniederschlagungsprozeß zur Ausbildung einer Siliziumoxidschicht 13 gebildet. Die Schichten 11, 12, 13 sind durch bekannte und übliche litho­ graphische und anisotrope Ätztechniken strukturiert, um ein gewünschtes Muster von Gatterelektroden und -strukturen auf der FOX 28 Oberfläche oder anderswo wie in Fig. 1 dargestellt zu erzielen.

Die Quellen/Drainstruktur des MOSFET kann nun durch die folgenden Schritte ausgebildet werden. Fig. 1 zeigt die Bildung eines integrierten N-Kanal FET Schaltkreises. Es ist jedoch für Fachleute verständlich, daß ein integrierter P-Kanal Schaltkreis durch einfachen Austausch der Polaritäten des N-Kanal Schaltkreises ebenfalls ausgebildet werden kann. Es kann auch ein CMOS FET in ähnlicher Weise durch Erzeugung sowohl einer N-Kanal Einrichtung wie auch einer P-Kanal Einrichtung auf demselben Substrat gebildet werden.

Fig. 1 z. B. zeigt die Ionenimplantation von N-Dotierstoffen. Lithographische Masken können erforderlich sein, um die Zonen zu schützen, die nicht für die besondere N-Ionendotierungen vorgesehen sind. Die Bildung der lithographischen Masken kann durch bekannte lithographische und Ätztechniken erfolgen. Die N- leichtdotierten Draineinlagerungen 23 erfolgen z. B. mit phosphorhaltigem P 31 mit einer Dosierung von 1 E 13 bis 3 E 14 Atomen/cm² und einer Energie zwischen 10 bis 30 Elektronenkilovolt. Der vorgesehene Dosierpegel soll 0,5 bis 30 E 18 Atome/cm³ betragen. Die Tiefe des sich ergebenden leichtdotierten Bereichs ist zwischen 0,05 bis 20 Mikrometer.

Dann wird die dielektrische Abstandschicht 27 ausgebildet. Eine Niedrigtemperatur-Siliziumoxid-Ablagerung wird bevorzugt, wie sie durch eine chemische Dampfablagerung von Tetraäthoxysican (TEOS) bei einer Temperatur im Bereich zwischen 650°C und 900°C möglich ist. Andere Verfahren zur Siliziumoxid-Ablagerung schließen LPCVD-Verfahren ein, bei denen Siliziumwasserstoff (Silan) verwendet wird. Die Dicke der dielektrischen Siliziumoxidschicht 27 ist zwischen 500 bis 4000 Angström und vorzugsweise um 2000 Angström.

Die selektive N+ schwerdotierte Quellen/Draineinlagerung 24 erfolgt z. B. mit Arsen mit einer Dosierung zwischen 5 E 14 bis 5 E 15 Atomen/cm² und mit einer Energie zwischen 15 bis 40 Elektronenkilovolt. Diese selektive N+ starkdotierte Quellen/Draineinlagerung erfolgt mit einer lithographischen lichtunempfindlichen Maske um die Zonen zu schützen, in denen keine besondere N+ Einlagerung erfolgen soll. Besonders die Speicherzellenzonen sollen nicht mit N+ Ioneneinlagerungen versehen sein. Der Verfahrensschritt kann alternativ auch während einer späteren Stufe des Verfahrens durchgeführt werden.

Ein anisotrophisches Ätzen dieser Schicht bildet die dielektrische Abstandschicht 27 an den Seitenwänden der Schichtstrukturen 11, 12, 13. Das bevorzugte anisotrophische Ätzen erfolgt bei bekannter reaktiver Ionenätz-Umgebung.

Die Schichtkondensatorstruktur wird durch Ablagerung einer polykristallinen Siliziumschicht 32 für den Kondensatorknotenpunkt über die Oberfläche und im direkten Kontakt mit leichtdotierten Knotenpunktregionen 23 des Sub­ strates 10 hergestellt, wobei die gleichen Ablagerungstechni­ ken benutzt werden, wie sie bezüglich der polykristallinen Siliziumschicht 12 beschrieben wurden. Die Dicke der ersten Schicht ist üblicherweise zwischen 2000 und 6000 Angström. In die erste Schicht wird eine Störstelle eingelagert, entweder durch Ioneneinlagerungstechniken oder durch Dotierung an Ort und Stelle. Die Störstellenkonzentration in dieser ersten Schicht 32 ist vorzugsweise 10¹⁸ bis 10²¹ Atome/cm³.

Es wird eine dünne dielektrische Schicht 38 abgelagert. Diese Schicht dient als Kondensatordielektrikum. Die dünne dielek­ trische oder isolierende Schicht hat eine Dicke von vorzugs­ weise in dem Bereich von 30 bis 250 Angström. Das Material der dielektrischen Schicht kann jedes geeignete Material sein, das eine hohe Dielektrizitätskonstante aufweist und das eine kontinuierliche blasenfreie Schicht bildet. Vorzugsweise ist die dielektrische Schicht eine Verbundschicht aus einem Siliziumoxid-Siliziumnitrid-Siliziumoxid (ONO) oder einem Siliziumnitrid-Siliziumoxid (NO) Film mit einer Gesamtdicke zwischen 30 bis 150 Angström. Alternativ und von besonderer Bedeutung für die Zukunft ist das dielektrische Tantaloxid wie Tantalpentoxid oder in Kombination mit Siliziumdioxid und/oder Siliziumnitrit oder BaSrTIO₃ oder ferroelektrisches Material.

Wie in Fig. 1 dargestellt, ist eine zweite leitende Schicht 40 wie polykristallines Silizium od. dgl. über der Schicht 38 angeordnet und so gemustert, daß sie als zweite oder Anodenelektrode dient. Ebenso wird die polykristalline Siliziumschicht 40 durch lithographische und Ätztechniken gemustert. Die polykristalline Siliziumschicht 32 ist der Speicherknoten des Kondensators. Die polykristalline Siliziumschicht 40 ist ebenso mit einer Störstelle dotiert, vorzugsweise mit einer Konzentration im Bereich von 10¹⁸ bis 10²¹ Atomen/cm³
Die Komplettierung der elektrischen Kontakte zu den monokristallinen Siliziumregionen wie der Kontakt der Bitleitung 44 zu den leichtdotierten Regionen der Bitleitung 23 wird dann vervollständigt. Die isolierende erste zwischen den Ebenen befindliche dielektrische Schichtstruktur ist zusammengesetzt aus z. B. einer ersten Schicht 42 aus Siliziumdioxid und einer zweiten viel dickeren Schicht 43 aus Borphosphorsilikatglas, Phosphorsilikatglas oder ähnlichen Isolierschichten. Die Arbeitsdicke dieser Schichten ist zwischen 500 bis 2500 Angström für die Oxidschicht 42 und zwischen 1000 bis 5000 oder mehr Angström für die glasartige Schicht 43. Diese Schichten werden in typischer Weise durch chemischen Dampfniederschlag bei niedrigem Druck oder Atmosphärendruck oder in einer Plasma erhöhenden Reaktionskammer niedergeschlagen.

Mit Bezug auf Fig. 2 werden nun Kontaktfenster oder -öffnungen durch die isolierenden Schichtstrukturen 42, 43 zu dem leichtdotierten Bitleitungsbereich 23 in der Zellenbe­ reichsregion ausgebildet. Die Öffnungen sind zu diesem Zeit­ punkt nicht zu den anderen Bereichen gerichtet. Dieser Ver­ fahrensschritt wird in bekannter Weise durch Lithographie und Ätztechniken durchgeführt, die vorzugsweise ein aktives Ionen­ ätzverfahren benutzen, das beide Komponenten der zwischen­ gelagerten dielektrischen Schichtstruktur 42, 43 anisotro­ phisch ätzt. Ein typisches reaktives Ionenätzverfahren verwendet Fluor enthaltende chemische Mittel. Diese Oxid/Glas-Schichten ätzenden Verfahren sind allgemein bekannt. Die Größe der Kontaktfenster oder -öffnungen kann so klein sein, wie es durch die ätz- und lithographische Musterherstellungsfähigkeit begrenzt ist.

Eine zweite leitfähige Polysilizium, Metall oder Verbundme­ tallschicht oder Polycidverbundschicht wie Wolframpolycid ist über dem offenen Bitleitungsbereich 23 und die zwischengela­ gerte dielektrische Schichtstruktur 42 sowohl über wie auch an den Seiten der Öffnung abgelagert. Diese Schicht wird der Bitleitungskontakt sein. Die bevorzugte Kontaktstruktur ist ein Polycid aus zwei Schichten, das sind die Polysilizium­ schicht 44 und die Metallsilicidschicht 45. Diese Schichten können z. B. durch chemische Niederdruckdampfablagerung oder Zerstäubung gebildet werden. Die Betriebsdicke ist zwischen 200 bis 10 000 Angström und die bevorzugte Dicke ist zwischen 2000 bis 4000 Angström. Die Dicke dieser Schichten 44, 45 ist abhängig von der Höhe und dem Profil des Kontaktloches. Die zweite leitfähige Schicht 44, 45 ist durch übliche Lithographie und Ätzung gemustert. Die Konzentration des Dotierstoffes der leitenden Bitleitungsschicht 44 ist 5 E 19 bis 5 E 21 Atome/cm³. Es ist wünschenswert, daß die Dotierstoffkonzentration diese Größe hat, so daß die Aus­ diffusion während der folgenden Erwärmungsstufe einen ausge­ zeichneten Bitleitungskontakt in den leichtdotierten Bitlei­ tungsbereichen 23 bewirkt. Dieser Dotierprozeß wird durch thermische Ausdiffusion durchgeführt. Es bewirkt keine Ione­ neinlagerung wie Siliziumbeschädigung und beseitigt daher stetige Streuverluste und/oder zufallsabhängige explosionsar­ tige Verlustvorgänge des VHT-Phänomens.

Es wird eine kritische Erwärmungsstufe durchgeführt, die verschiedene wichtige Aufgaben hat:

• 1. werden die schadhaften Ioneneinlagerungen in dem leichtdotierten Knotenpunkt und Bitleitungsbereich 23 der Zellbereichsregion ausgeglüht,
• 2. wird die hochdotierte Knotenpunktkontaktregion 48 durch Ausdiffusion aus der Polysiliziumknotenpunktschicht 32 des Kondensators in den leichtdotierten Bereich 23 ausgebildet,
• 3. werden die hochdotierten Bitleitungskontaktregionen 50 durch Ausdiffusion von den Bitleitungsschichten 44, 45 als in die leichtdotierten Bereiche 23 ausgebildet.

Die Erwärmung erfolgt bei einer Temperatur zwischen 800 bis 850°C über 20 bis 120 Minuten, oder es kann ein thermisches Schnellausglühen (RTA) bei Temperaturen von 800 bis 1000°C über 10 Sekunden bis zu wenigen Minuten durchgeführt werden. Die Knotenpunktkontaktregion 48 ist tiefer und durch die leichtdotierten Bereiche 23 geführt und die Bitleitungskon­ taktregion 50 ist nicht durch den Bereich 23 geführt, da die Knotenpunktkontaktregion 48 (N+) durch den thermischen Prozeß mehr durch die Bitleitung dringt als der Bitleitungskontak­ tregion 50 (N+). Nachdem die polykristalline Siliziumschicht 32 abgesetzt ist (ONO), sind die dielektrische Schicht und die zweite leitende Schicht 40 thermisch nach dem CVD-Verfahren abgesetzt. Die Bitleitungskontaktregion 50 (N+) wurde danach ausgebildet. Jedoch muß die Knotenpunktkontakt­ region 48 (N+) nicht notwendigerweise durch den leichtdotier­ ten Bereich 23 (N-) geführt werden. Dies ist dann der Fall, wenn die Knotenpunktkontaktregion 48 (N+) tiefer als die Bitleitungskontaktregion 50 (N+) ist.

Es wurde unerwarteter Weise gefunden, daß die Benutzung einer N+ Bitleitung nicht notwendig und tatsächlich ein Nachteil in der DRAM-Struktur ist, für die sehr kleine Größen von 0,5 Mikrometer und weniger kennzeichnend sind. Es wurde ein Polycidkontakt der Bitleitung genutzt. Dieser Kontakt aus Polysilizium und Metallsilicid kann als Quelle für N+ oder ähnliche Dotierstoffe benutzt werden, die in die N-Bitlei­ tungs- und den Kondensatorknotenpunktbereiche ausdiffundiert werden müssen. Das Siliziumsubstrat kann leichtdotiert werden und es wird dennoch ein guter Kontakt erreicht.

Eine zweite zwischengelagerte dielektrische Isolierschicht ist über der ungeschützten zweiten leitfähigen Schicht (Bit­ leitung) 44, 45 und der verbleibenden ersten zwischengelagerten dielektrischen Schicht angeordnet. Diese zweite zwischengelagerte Schicht kann eine Verbundschicht aus z. B. einer Schicht 46 aus Siliziumoxid und einer Schicht 47 aus Borphosphorsilikatglas sein. Alternativ kann auch eine sandwichartige zwischengelagerte dielektrische Schicht verwendet werden, die aus Siliziumoxid, aufgeschleudertem Glas und wiederum Siliziumoxid besteht. Die totale Dicke dieser zweiten zwischengelagerten dielektrischen Schicht beträgt zwischen 1000 bis 5000 Angström. Die Verfahren zur Abscheidung dieser Schichten sind allgemein bekannt.

Mit Bezugnahme auf Fig. 3 werden nun die kritischen Schritte zur Ausbildung der peripherischen Stromkreise beschrieben. Die Ausbildung von Kontaktöffnungen in den peripherischen Stromkreisbereichen zu den gewünschten leichtdotierten Bereichen 23 erfolgt durch Ätzen. Die Öffnungen durch die ersten und zweiten zwischengelagerten dielektrischen Schichten 42, 43, 46, 47 werden durch Lithographie und bekannte Ätztechniken hergestellt. Die N+ Kontaktionen-Im­ plantation erfordert Phosphor mit einer Dosis zwischen 1 E 14 bis 5 E 15 Atomen/cm² und einer Energie von 10 bis 30 Elek­ tronenkilovolt um zwischen Quelle/Drain und den Kontaktberei­ chen 52 des N Kanals des leichtdotierten Drain des MOSFET der peripherischen DRAM integrierten Schaltkreise eine Ver­ bindung herzustellen, wie es in Fig. 3 gezeigt ist. Es ist wünschenswert, daß der N+ Bereich sehr flach ausgebildet wird, mit einer Dicke von 0,05 bis 0,35 Mikrometer, da bei größerer Tiefe das Zusammenfügen Streuverluste bewirken kann, entweder durch den Transistor oder durch den Anschluß. Das resultierende Dotierungsniveau des N Bereichs sollte zwischen 1 E 20 bis 5 E 21 Atome/cm³ sein. Dies ist wichtig, da das Ätzen der Kontaktöffnungen normalerweise bedingt durch die begrenzte Selektivität auch etwas von der Siliziumschicht wegätzt, wodurch die Dotierstoffkonzentration an der Oberfläche zu niedrig wird, was schlechteren Metallkontakt und hohen Widerstand bewirkt.

Es ist selbstverständlich, daß die peripherischen Stromkreise vom CMOS-Typ sein können und daß der P-Typ MOSFET zu getrenn­ ter Zeit konventionell hergestellt wird. Wie es ferner bekannt ist, muß ein Trog vom N Typ ausgebildet werden, in den der P-Typ MOSFET eingeformt wird. Zur Erläuterung üblicher CMOS-Verfahren für P-Typ MOSFET Einrichtungen wird auf S.M.She "VLSI Technology", Mac Graw-Hill International- Singapore, 1988, Seiten 483 bis 487 verwiesen.

Der metallurgische Kontakt 54 wird nun zu den peripherischen Bereichen hergestellt. Die Kontaktschicht ist typischer­ weise Aluminium, Aluminium/Silizium, Wolfram, Titannik­ kel/Wolfram, Aluminium/Silizium/Kupfer, Titannik­ kel/Aluminium/Silizium/Kupfer/Titannickel, Titan/Titannickel/Aluminium/Silizium/Kupfer/Titannickel , Titan wolfram/Aluminium/Silizium/Kupfer/Titanwolfram oder Titan/Titansilikat/Aluminium/Silizium/Kupfer und ihre Kom­ binationen. Die Kontaktschicht wird durch übliche und gut angepaßte Bedampfung, Vakuumbedampfung, chemische Dampfab­ scheidung od. dgl. abgeschieden und durch Lithographie und Ätztechniken gemustert, um die endgültige metallurgische Struktur zu erzielen, wie sie in Fig. 4 dargestellt ist. Danach wird über der Kontaktschicht eine Passivierungsschicht 56 in bekannter Weise ausgebildet. Die Zusammensetzung dieser Passivierungsschicht 56 kann z. B. plasmaverstärktes CVD Oxid, aufgeschleudertes Glas od. deren Kombination sein.

Die peripherischen Stromkreis MOSFETs benötigen N+ Quellen/- Drain-Regionen, da die N+ den Serienwiderstand stark reduzie­ ren können und daher die MOSFET-Leistung wie z. B. die Geschwindigkeit für einen schnellen Schaltkreis stark ver­ größern. Die Zellenbereiche schaltenden MOSFETs benötigen nicht diese schnellere Leistungsfähigkeit und daher sind hier N-Bereiche ausreichend. Der Engpaß für die DRAM Geschwindigkeit ist die peripherische Geschwindigkeit und nicht die des Zellbereichs Schalttransistors.

Nun wird die zweite Ausführungsform der Erfindung anhand von Fig. 5 beschrieben. Hierzu wird Bezug genommen auf das oben zitierte Dokument von Nicky C.C. Lu et al und die Patent­ schrift von Critschlow et al für das allgemeine Herstellungs­ verfahren und die sich ergebende Struktur dieser Ausführungs­ form. Die vorliegende Erfindung ist eine Abwandlung dieser Verfahren und Strukturen um überlegene niedrige Streuverluste und eine lange Speicherzeit zu ermöglichen, wie es zur ersten Ausführungsform oben beschrieben wurde, aber angewendet bei einer Substratplatten Grabenkondensator Speicherzelle für DRAM.

Für das Verfahren nach Fig. 5 wird ein P+ Substrat 60 benutzt, auf dem eine P epitaxische Schicht 62 epitaxisch gewachsen ist. 5 bis 6 Mikrometer Gräben sind durch reaktives Ionenätzen in dem Substrat 60, 62 ausgebildet. Der als Verbundkörper wie aus Siliziumoxid/Silizium­ nitrit/Siliziumoxid ausgebildete Speicherisolator 64 ist in den Gräben angeordnet und gleichwertig zu den 30 bis 150 Angström von Siliziumdioxid wie es aus der Technik bekannt ist. Die Gräben sind mit P+ Polysilizium 66 gefüllt und eingeebnet. Eine zurückgesetzte N- Quelle 68 ist durch zwei Phosphorimplantate ausgebildet, einem Oberflächenimplantat und einem Tiefenimplantat unter Verwendung von 1,6 Megaelektronenvolt. Die normale in das Material eingelassene Oxidisolierung (Fox) 28 ist wie oben zur ersten Ausführungs­ form beschrieben ausgebildet. Die P und N MOSFET Schwellen­ spannungen sind dann in bekannter Weise durch einen einzigen Boreinsatz eingestellt.

Die MOSFET Einrichtungen werden dann wie zur ersten Ausführungsform beschrieben ausgebildet, wobei das Gatterdi­ elektrikum 11 und die Gatterelektrode 12 aus N+ Polysilizium oder Polycid (N+) ausgebildet und der Stapel gemustert wird. Die Ionenimplantation von P- Dotierstoffen wird benutzt um leichtdotierte Bitleitungsregionen in der Zellbereichsregion und die leichtdotierten Quellendrainbereiche in den peripherischen Stromkreisbereichen auszubilden. Die N- dotierten Regionen des peripherischen Stromkreisbereichs, die nicht dargestellt sind, werden in üblicher und bekannter­ weise ausgebildet. Lithographische Masken können verwendet werden, um die Flächen zu schützen, die nicht für die besondere P- Ionenimplantation vorgesehen sind. Die Ausbildung der lithographischen Masken erfolgt durch konventionelle Lithographie und Ätztechniken. Die P- leicht­ dotierten Drainimplantationen 70 werden mit z. B. Bor bei einer Dosierung zwischen 1 bis 30 E 13 Atomen/cm² ausgeführt. Das vorgesehene Dotierungsniveau ist zwischen 0,5 bis 30 E 18 Atomen/cm³. Die Tiefe der sich ergebenden leichtdotierten Regionen ist zwischen 0,08 bis 0,30 Mikrometer.

Die dielektrische Abstandsschicht 27 wird nun ausgebildet. Bevorzugt wird eine Niedertemperatur Siliziumoxid-Abscheidung wie eine chemische Dampfabscheidung von Tetraethoxysilan (TEOS) bei einer Temperatur zwischen 650 bis 900°C. Andere Siliziumoxidabscheideverfahren umfassen auf Silan beruhende LPCVD. Die Dicke der dielektrischen als Siliziumdioxidschicht ausgebildete Abstandsschicht 27 ist zwischen 500 bis 4000 Angström und vorzugsweise um 2000 Angström.

Ein anisotrophisches Ätzen dieser Schicht stellt die schicht­ förmige dielektrische Abstandsschicht 27 an den Seitenwänden der Schichtstrukturen 11, 12 her. Das bevorzugte anisothropi­ sche Ätzen verwendet eine übliche reaktive Ionen Ätzumgebung.

Die Oberflächen des Polysiliziumgatters und der Quellen/- Drain-Bereiche sind nun geöffnet für nachträgliche selektive Silizium Epitaxie und wahlweise selbstabgleichende Silizid Ausbildung. Dieser Prozeß umfaßt die folgenden Stufen. Ein selektiver Silicium Epitaxiefilm wird auf dem ungeschützten Siliziumsubstrat und der Polysiliziumgatteroberfläche entwickelt, wie es in S. Wolf, "Silicon processing for the VLSI Era", Volume 1: Process Technology, Lattice Press, Sun­ set Beach, CA, beschrieben ist. Die selektive Silizium Epita­ xie kann vom Polysilizium 66 zum benachbarten Quellen/Drain­ bereich 70 wachsen und formt dabei den epitaxischen Schichtverbinder 72. Die selektiv gewachsene epitaxische Schicht kann an Ort und Stelle starkdotiert werden, wie es in J. Bloom et al" "The Incorporation of Phosphorus in Silicon Epitaxial Layer Growth", Journal of Electrochemical Society, Vol. 121, S. 354 ff, 1974 beschrieben ist, oder durch P+ Implantation oder P+ thermische Diffusion. Wahlweise kann eine selbstabgleichende Silizidausbildung auf den peripherischen Flächen während der Maskierung der Zellbereichsflächen durchgeführt werden. Eine LDD Struktur kann in den peripherischen MOSFETs wie in der ersten Ausfüh­ rungsform ausgebildet werden.

Das Ergebnis dieses Prozesses ist ein starkdotierter Epi- Schichtverbinder 72 zur Verbindung des Grabenkondensators mit dem Schalttransistor. Der LDD MOSFET mit der P+ Quellen/- Drainregion ist auch nur in der peripherischen Fläche ausgebildet.

Die Fertigstellung der elektrischen Kontakte zu den monokristallinen Siliziumbereichen wie der Kontakt der Bit­ leitung 78 zu den leichtdotierten Bitleitungsregionen 70 wird nun vervollständigt. Die isolierende erste zwischengelagerte dielektrische Schichtstruktur 75 wird z. B. aus einer ersten Schicht aus Siliziumdioxid und einer zweiten viel dickeren Schicht aus Borphosphorsilicatglas, Phosphorsilicatglas oder ähnlichen Isolierschichten gebildet. Diese Schichten sind ähnlich zu den Schichten 42, 43 der ersten Ausführungsform.

Die Kontaktfenster oder Öffnungen werden nun durch die iso­ lierte Schichtstruktur 75 zu den leicht P-dotierten Bitleitungsregionen 70 in der Zellbereichsregion ausgebildet. Diese Öffnungen werden zu diesem Zeitpunkt noch nicht zu den anderen Regionen ausgeführt. Dieser Verfahrensschritt wird in konventioneller Weise durch Lithographie oder Ätztechniken durchgeführt, die vorzugsweise einen reaktiven Ionenätzungs­ prozeß verwenden, der beide Komponenten der zwischengelager­ ten dielektrischen Schichtstruktur 75 anisotrop ätzt. Ein typischer reaktiver Ionenätzprozeß benutzt Fluor, das ätzende chemische Mittel enthält. Diese Oxid/Glasschichten ätzende Verfahren sind allgemein bekannt. Die Größe der Kontaktfen­ ster bzw. Öffnungen kann so klein sein, wie es durch die Musterausbildungsfähigkeit des Ätz- und Lithographie-Verfah­ rens begrenzt ist.

Eine zweite leitfähige Polysilizium, Metall- oder Verbundmetallschicht oder Polycidverbundschicht 78 wie Wolf­ rampolycid wird über den ungeschützten Bitleitungsregionen 70 und der zwischengelagerten dielektrischen Schichtstruktur 75 über beiden und an den Seiten der Öffnungen angeordnet. Diese Schicht 78 wird der Bitleitungskontakt sein. Das Verfahren zur Ausbildung der Kontaktstruktur und die Struktur selbst hat dieselben möglichen Alternativen wie oben mit Bezug zur ersten Ausführungsform beschrieben. Die Schicht 78 ist durch bekannte Lithographie und Ätzverfahren gemustert. Die Dotier­ stoffkonzentration der bitleitenden leitfähigen Schicht 78 ist hoch genug, um die gewünschte Ausdiffusion während der folgenden Erwärmungsstufe zu ermöglichen, um einen ausgezeichneten P+ Bitleitungskontakt in der leichtdotierten Bitleitungsregion 70 zu erzielen.

Eine kritische Erwärmungsstufe wird ausgeführt, die verschiedene wichtige Aufgaben hat, nämlich (1.) die Ionenim­ plantationsfehler in den leichtdotierten P- Bitleitungsberei­ chen 70 der Zellbereichsregion auszuglühen und (2.) die hoch­ dotierte Bitleitungskontaktregion 80 durch Ausdiffusion von dem Bitleitungskontakt 78 in die leichtdotierten Regionen 70 auszubilden. Die Aufheizung erfolgt bei Temperaturen zwischen 800 bis 950°C über einen Zeitraum von 20 bis 120 Minuten. Es kann ebenso der schnelle thermische Ausglühprozeß (RTA) ange­ wendet werden, wie er zu der ersten Ausführungsform beschrieben ist.

Eine zweite zwischengelagerte dielektrische Schicht 82 ist über der ungeschützten gemusterten zweiten leitfähigen Schicht (Bitleitung) 78 und der verbleibenden ersten zwischengelagerten dielektrischen Schicht ausgebildet. Diese zweite zwischengelagerte dielektrische Schicht 82 kann eine Verbundschicht aus z. B. einer Schicht aus Siliziumoxid und einer Schicht aus Borphosphorsilicatglas sein. Alternativ kann auch in bekannter Weise eine sandwichartige zwischengelagerte dielektrische Schicht verwendet werden, die aus Siliziumoxid, aufgeschleudertem Glas und Siliziumoxid besteht. Die Gesamtdicke dieser zweiten zwischengelagerten Schicht ist wie zur ersten Ausführungsform beschrieben.

Die kritischen Schritte zur Vervollständigung der Bildung der peripherischen Stromkreise erfolgen nun. Eine Ätzstufe wird nun verwendet, um die Kontaktöffnungen in den peripherischen Stromkreisbereichen zu den gewählten leichtdotierten P- Regionen 70 auszubilden. Durch Lithographie und bekannte Ätz­ techniken werden Öffnungen durch die erste und zweite zwischengelagerte dielektrische Schicht 75, 82 ausgeführt. Die P+ Quellen/Drain Kontaktlochionenimplantation verwendet BF₂ mit einer Dosis zwischen 1 E 14 bis 5 E 15 Atome/cm² und einer Energie 10 bis 40 Elektronenkilovolt um den Quellen/- Drain Kontaktbereich 84 für den als P Kanal ausgebildeten leichtdotierten Drain des MOSFET des peripherischen DRAM integrierten Schaltkreises auszubilden. Es ist wünschenswert, daß die P+ Region sehr flach ausgebildet wird und eine Dicke zwischen 0,8 und 0,35 Mikrometer aufweist, da ein zu tiefer Zonenübergang Verluste entweder durch den Transistor oder den Zonenübergang bewirken kann. Das sich ergebende Dotierstoff­ niveau in den P+ Bereichen sollte zwischen 1 E 20 bis 5 E 21 Atome/cm³ betragen. Dies ist wichtig, da das Kontaktlochätzen üblicherweise auch etwas von der Siliziumschicht wegätzt wegen der begrenzten Ätzselektivität, was die verbleibende Oberflächendotierstoffkonzentration zu niedrig werden läßt und schwachen Metallkontakt und hohen Widerstand bewirken kann.

Die peripherischen Stromkreise können vom CMOS Typ sein und die N- Typ MOSFET werden üblicherweise zu getrennten Zeiten hergestellt, um die peripherischen Stromkreise zu vervollständigen.

Jetzt werden die metallurgischen Kontakte 86 zu den peripherischen Regionen 84 hergestellt. Die Kontakt­ schichten sind typischer Weise Aluminium, Alumi­ nium/Silizium, Wolfram, Titannickel/Wolfram, Aluminium/ Sili­ zium/Kupfer, Titannickel/Aluminium/Silizium/Kupfer/ Titannickel, Titan/ Titannickel/ Aluminium/Silizium/Kupfer/Titannickel , Titanwolfram/Aluminium/ Silizium/Kupfer/Titanwolfram, oder Titan/Titan­ nickel/Aluminium/Silizium/Kupfer und ihre Kombinationen. Diese Metallschichten werden durch bekanntes Bedampfen, Besprühen oder chemische Dampfabscheidung od. dgl. abgeschieden und durch Lithographie und Ätztechniken gemustert, um die endgültige in Fig. 5 gezeigte Struktur zu erzielen.

Fig. 6 zeigt die dritte Ausführungsform der vorliegenden Erfindung. Das allgemeine Verfahren und die sich hieraus ergebende Struktur dieser Ausführungsform ist in der Veröffentlichung von B. W. Shen et al beschrieben. Die vorliegende Erfindung ist eine Modifizierung dieser Verfahren und Strukturen und ermöglicht außerordentlich geringe Verluste und lange Speicherzeiten wie es bereits zur ersten Ausführungsform beschrieben wurde. Sie wird aber hier in einer Grabenkondensatorspeicherzelle für den DRAM benutzt.

Bei dem Verfahren nach Fig. 6 wird ein P- Substrat 90 verwendet. Durch reaktive Ionenätzung werden sechs Mikrometer Gräben in dem Substrat 90 ausgebildet. Eine N- Einsatzschicht 92 ist über den Umfang der Gräben geformt. Der Verbundspei­ cherisolator 94 aus z. B. Siliziumoxid/Silizium­ nitrid/Siliziumoxid ist in den Gräben in üblicher Weise aus­ gebildet. Die Gräben sind mit hochdotiertem Polysilizium 96 gefüllt und eingeebnet. Die übliche in das Material eingelas­ sene Oxidisolierung (FOX), die nicht dargestellt ist, da sie meist in den peripherischen Stromkreisen benutzt wird, ist so ausgebildet, wie sie oben zur ersten Ausführungsform beschrieben wurde. Die Schwellenspannungen der P und N MOSFET Einrichtungen werden dann in bekannter Weise durch einen ein­ zigen Boreinsatz eingestellt.

Die MOSFET Einrichtungen werden wie zur ersten Ausführungs­ form beschrieben ausgebildet, wobei das Gatterdielektrikum 11 und die Gatterelektrode 12 aus N+ Polysilizium ausgebil­ det und die Schichtung gemustert wird. Eine Siliziumoxid­ schicht 13 wird dann darüber ausgebildet. Die Ionenimplanta­ tion von N- Dotierstoffen durch die Siliziumoxidschicht 13 wird benutzt um die leichtdotierten Bitleitungsregionen in der Zellbereichsregion und die leichtdotierten Quel­ len/Drainregionen in den peripherischen Stromkreisbereichen auszubilden. Getrennt werden die P- dotierten Regionen, die nicht dargestellt sind, der peripheren Stromkreisregionen in üblicher Weise ausgebildet. Lithographische Masken werden benötigt um die Flächen zu schützen, die nicht für die beson­ dere N- Ionenimplantation vorgesehen sind. Die Bildung der lithographische Masken erfolgt durch übliche Lithographie und Ätztechniken. Die N- leichtdotierte Dränimplantation 100 erfolgt zum Beispiel mit P 31 bei einer Dosis von 1 E13 bis 3 E14 Atomen/cm² und mit einer Energie von 10 bis 30 Elektro­ nenkilovolt. Das gewünschte sich ergebende Dosierstoffniveau soll 0,5 bis 30 E 18 Atome/cm³ betragen. Die Tiefe der sich ergebenden leichtdotierten Zone ist zwischen 0,05 bis 0,20 Mikrometer.

Danach wird die dielektrische Abstandschicht 97 als Abstands­ halter ausgebildet. Hierzu wird eine Niedertemperatur Silizi­ umnitridabscheidung bevorzugt, wie durch chemische Dampfab­ scheidung, was bekannt ist. Die Dicke der dielektrischen Siliziumsitridschicht 97 ist zwischen 500 bis 4000 Angström, vorzugsweise um 2000 Angström.

Durch anisotrophisches Ätzen dieser Schicht wird die dielektrische Abstandschicht 97 an den Seitenwänden der Schichtstrukturen 11, 12, 13 ausgebildet. Das bevorzugte anisotrophische Ätzen verwendet eine übliche reaktive Ionen­ ätzungsumgebung. Die ausgewählten N+ starkdotierten Quelle/Dränimplantationen 114 erfolgen zum Beispiel mit Arsen bei einer Dosis zwischen 5 E 14 bis 5 E 15 Atomen/cm² und mit einer Energie von zwischen 15 bis 40 Elektronenkilovolt. Diese ausgewählte N+ starkdotierte Quellen/Dränimplantation erfolgt mit einer lithographischen Fotowiderstandsmaske zum Schutz der Flächen, die nicht für die besonderen N+ Ionenimplantationen vorgesehen sind. Speziell die Speicher­ zellenbereichsflächen sollen nicht mit N+ Ionenimplantaten versehen werden.

Die Vervollständigung der elektrischen Kontakte zu den monokristallinen Siliziumbereichen wie den Bitleitungskontakten zu den leichtdotierten Bitleitungsbereichen 100 wird nun vervollständigt. Die isolierende erste zwischengelagerte dielektrische Schichtstruktur ist zum Beispiel aus einer ersten Schicht 102 aus Siliziumdioxid und einer zweiten viel dickeren Schicht 104 aus Borphosphorsilikatglas, Phosphorsilikatglas oder ähn­ lichen Isolierschichten. Diese Schichten sind ähnlich zu denen der Schichten 42, 43 der ersten Ausführungsform.

Die Kontaktfenster oder Öffnungen werden nun durch die isolierenden Schichtstrukturen 102, 104 zu den leicht N- dotierten Bitleitungsregionen 100 in der Zellbereichsregion ausgebildet. Zu diesem Zeitpunkt werden die Öffnungen noch nicht zu den anderen Regionen hergestellt. Diese Verfahrens­ stufe wird konventionell durch Lithographie und Ätztechniken durchgeführt, bei denen vorzugsweise ein reaktiver Ionenätz­ prozeß genutzt wird, der beide Komponenten der zwischengelagerten dielektrischen Schichtstruktur 102, 104 anisotrophisch ätzt. Bei einem typischen reaktiven Ionenätz­ prozeß wird Fluor verwendet, das ätzende chemische Stoffe enthält. Diese Oxid/Glasschichten ätzenden Verfahren sind allgemein bekannt. Die Größe der Kontaktfenster bzw. Öffnungen kann so klein sein, wie es nur durch die Fähigkeit zur Musterbildung der Ätztechnik und der Lithographie begrenzt ist.

Eine zweite leitfähige Polysilizium, Metall oder Verbundme­ tallschicht oder Polycidverbundschicht 106, wie Wolframpoly­ cid, wird über den offenen Bitleitungsregionen 100 und über beiden zwischengelagerten, dielektrischen Schichtstrukturen 102, 104 auch an den Seiten der Öffnungen angeordnet. Diese Schicht 106 wird der Bitleitungskontakt. Das Verfahren zur Herstellung der Kontaktstruktur und die Kontaktstruktur selbst entsprechen den Alternativen wie oben zur ersten Aus­ führungsform beschrieben worden. Die Schicht 106 ist durch übliche Lithographie und Ätzung gemustert. Die Dotierkonzen­ tration der leitfähigen Schicht 106, die vorzugsweise aus Silizidpolysilizium, einer Siliziummetallverbindung besteht, ist hoch genug, um die gewünschte Ausdiffusion während der folgenden Erwärmungsstufe zu ermöglichen, die einen ausge­ zeichneten N+ Bitleitungskontakt in dem leichtdotierten Bit­ leitungsbereich 100 bewirkt.

Eine kritische Erwärmungsstufe wird durchgeführt, die verschiedene wichtige Aufgaben hat, nämlich

• 1. das Ausglühen der Ionenimplantationsfehler in dem leichtdotierten N- Bitleitungsbereich 100 der Zellbereichsregion und
• 2. die Ausbildung der hochdotierten Bitleitungskontaktre­ gion 110 durch Ausdiffusion von den Bitleitungskontak­ ten 106 in den leichtdotierten Bereich 100. Die Erwär­ mung erfolgt bei einer Temperatur von 800 bis 950°C über 20 bis 120 Minuten oder es wird ein thermisches Schnellausglühverfahren (RTA) benutzt mit Temperaturen von 800 bis 1000°C über 10 Sekunden bis einige Minu­ ten.

Eine zweite zwischengelagerte dielektrische isolierende Schicht 112 ist über der offenen gemusterten zweiten leitfähigen Schicht (Bitleitung) 106 und der verbleibenden ersten zwischengelagerten dielektrischen Schicht 102, 104 angeordnet. Diese zweite zwischengelagerte dielektrische Schicht 112 kann eine Verbundschicht aus zum Beispiel einer Schicht aus Siliziumoxid und einer Schicht aus Borphosphorsilikatglas sein. Alternativ ist es auch bekannt, eine sandwichartige Schicht als zwischengelagerte Schicht zu verwenden, die aus Siliziumoxid, aufgesprühtem Glas und Sili­ ziumoxid besteht. Die totale Dicke dieser zweiten zwischenge­ lagerten dielektrischen Schicht ist wie oben zur ersten Aus­ führungsform beschrieben.

Die kritischen Schritte zur Vervollständigung der Ausbildung der peripheren Stromkreise erfolgt nun. Durch Ätzen werden die Kontaktöffnungen in den peripheren Stromkreisflächen zu der gewünschten leichtdotierten N- Region 100 hergestellt. Die Öffnungen durch die ersten und zweiten zwischengelagerten dielektrischen Schichten 102, 104, 112 werden durch Lithographie und Ätztechniken hergestellt wie sie allgemein bekannt sind. Die N+ Quellen/Drän Kontaktlochionenimplanta­ tion benutzt P 31 mit einer Dosis zwischen 1 E 14 bis 5 E 15 Atomen/cm² und einer Energie zwischen 10 bis 40 Elektronen­ kilovolt zur Vervollständigung der Quellen/Drainregionen 114 des N-Kanal leichtdotierten Drain MOSFET der peripherisch DRAM integrierten Schaltkreiseinrichtung. Es ist gewünscht, daß die N+ Region sehr flach und zwischen 0,05 bis 0,35 Mikrometer dick ist, da eine zu große Tiefe bei einer Verbin­ dung Verlustprobleme durch den Transistor oder die Verbindung bewirken kann. Das resultierende Dotierstoffniveau der N+ Region sollte zwischen 1 E20 bis 5 E21 Atomen/cm³ sein.

Es ist selbstverständlich, daß die peripherischen Stromkreise wie oben zu den anderen Ausführungsformen dargelegt vom CMOS-Typ sein können und daß der N- Typ MOSFET konventionell zu getrennten Zeiten zur Vervollständigung der peripherischen Schaltkreise hergestellt wird.

Es werden nun die metallurgischen Kontakte 116 zu den peri­ pherischen Regionen 114 hergestellt. Die Kontaktschicht ist typischer Weise Aluminium, Aluminium/Silizium, Wolfram, Titannickel/Wolfram, Aluminium/Silizium/Kupfer, Titannickel/Aluminium/Silizium/Kupfer/Titannickel,Titan/ Titannickel/Aluminium/Silizium/Kupfer/Titannickel, Titanwolfram/Aluminium/ Silizium/Kupfer/Titanwolfram oder Titan/Titannickel/Aluminium/Silizium/Kupfer, und ihre Kom­ binationen. Diese Metallschichten werden durch bekanntes Bedampfen, Besprühen oder chemische Dampfabscheidung oder dgl. abgeschieden und durch Lithographie und Ätztechniken gemustert, um die endgültige metallurgische Struktur wie in Fig. 6 dargestellt zu erzielen.

Die Erfindung ist in Einzelheiten dargestellt, und in Bezug auf die bevorzugten Ausführungsformen beschrieben worden. Weitere Varianten der Gesamt- und Detailausbildung fallen jedoch auch unter den erfinderischen Gedanken.

Claims (34)

1. Verfahren zur Herstellung eines integrierten Schalt­ kreises mit einer dynamischen RAM (DRAM) Speicheran­ ordnung mit geringen Verlusten und einer langen Speicherzeit, die auf dem Halbleiterwafer mit Halbleiterfeldeffekttransistoren (MOSFET) und periphe­ rischen Stromkreisen verbunden ist, gekennzeichnet dadurch, daß ein Muster von Gatterdielektrikums- und Gatterelektrodenstrukturen auf dem Halbleiterwafer mit einer eine erste Leitfähigkeit verleihenden Dotierung in der Zellbereichsregion und dem peripherischen Stromkreisbereich des integrierten Schaltkreises aus­ gebildet wird, daß das Muster von Gatterdielektrikums- und Gatterelektrodenstrukturen und Ionenimplantationen zur Ausbildung eines leichtdotierten Bereiches einer eine zweite und entgegengesetzte Leitfähigkeit verleihenden Dotierung in dem Halbleiterwafer ausge­ bildet wird, wobei die leichtdotierten Bereiche in der Zellbereichsregion Bitleitungszonen sind, daß Isolatorstrukturen auf den Seitenwänden der Muster der Gatterdielektrikums- und Gatterelektrodenstrukturen ausgebildet werden, daß ein Kondensator in elektrischem Kontakt zu bestimmten der leichtdotierten Bereiche in der Zellbereichsregion ausgebildet wird, daß über die Oberfläche der Struktur als Zwischen­ schicht eine dielektrische Isolierschicht ausgebildet wird, daß Öffnungen durch die zwischengelagerte dielektrische Schicht zu den Bitleitungszonen der leichtdotierten Bereiche geführt werden, daß ein hoch­ dotierter Bitleitungskontakt zu den Bitleitungszonen ausgebildet wird, daß die Struktur zum Ausglühen von Ionenimplantationsfehlern in den leichtdotierten Regionen ausgeglüht wird, wobei durch Ausdiffusion von den dotierten Bitleitungskontaktschichten ein hochdo­ tierter Bitleitungskontakt in der leichtdotierten Region ausgebildet wird, wodurch niedrige Verluste und eine lange Speicherzeit als resultierende Schaltkreis­ charakteristiken entstehen, daß Öffnungen zu den vor­ gesehenen leichtdotierten Bereichen der peripherischen Stromkreise ausgebildet werden, daß optional Ionen als hohe Leitfähigkeit verleihende Dotierstoffe durch die Öffnungen zur Ausbildung hochdotierter Quel­ len/Drainbereiche in der Schicht zweiter und entgegen­ gesetzter Leitfähigkeit ausgebildet werden und daß zur Vervollständigung des den DRAM und MOSFET aufweisenden integrierten Schaltkreises durch die genannten Öffnun­ gen elektrische Kontakte zu den peripherischen Stromkreisen geführt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator als Schichtkondensator und die Bitlei­ tungskontaktschicht als Polycidschicht ausgebildet wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leichtdotierten Regionen N-, die hochdotierten Bitleitungskontaktbereiche N+ und die hochdotierten zweiten und entgegengesetzten Dotierstoffe, die als Ionen in die peripherischen Bereiche implantiert wer­ den, N+ sind.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator ein Grabenkondensator, verwendetes Polysilizium P+, die hochdotierten Bitleitungskontakt­ bereiche P+ und die hochdotierten zweiten und entge­ gengesetzten Dotierstoffe, die als Ionen in die peripherischen Bereiche implantiert sind, P+ und die leichtdotierten Bereiche P- sind.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator ein Grabenkondensator, verwendetes Polysilizium N+, die hochdotierten Bitleitungskontakt­ bereiche N+ und die hochdotierten zweiten und entgegengesetzten Dotierstoffe, die als Ionen in die peripherischen Bereiche implantiert sind, N+ und die leichtdotierten Bereiche N- sind.

6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihende Dotierung vom P Typ ist, daß die die zweite und eine entgegengesetzte Leitfähigkeit verleihende Dotierung vom N Typ ist, wobei die leichtdotierten Bereiche eine Leitfähigkeit von 0,5 E 18 bis 30 E 18 Atome/cm³, die hochdotierten Bitleitungskontaktbereiche eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdotierten Bereiche in den peripherischen Stromkreisen eine Leitfähigkeit zwischen 1 E 20 bis 5 E 21 Atome/cm³ aufweisen.

7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihenden Dotierungen vom P Typ sind, daß die die zweite und entgegengesetzte Leitfähigkeit verleihenden Dotierungen vom N Typ sind, wobei die leichtdotierten Regionen eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³ und die hochdotierten Bitleitungskontaktregionen eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdotierten Regionen in den peripherischen Stromkreisbereichen eine Leitfähigkeit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

8. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihende Dotierung vom N Typ ist, daß die die zweite und entgegengesetzte Leitfähigkeit verleihende Dotierung vom P Typ ist, wobei die leichtdotierten Regionen eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³, die hochdo­ tierten Bitleitungskontaktregionen eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdotierten Regionen in den peripherischen Strom­ kreisbereichen eine Leitfähigkeit von 1 E 20 bis 5 E 21 Atome/cm³ haben.

9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und zur Entfernung von Ionenimplantationsfehlern aus dem hochdotierten Bit­ leitungskontakt bei einer Temperatur zwischen 800°C und 950°C über 20 bis 120 Minuten durchgeführt wird.

10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und zur Entfernung der Ionenimplantationsfehler aus dem hochdotierten Bitleitungskontakt durch thermisches Schnellausglühen (RTA) bei einer Temperatur zwischen 800°C und 1000°C während 10 Sekunden und mehreren Minuten durchgeführt wird.

11. Verfahren zur Herstellung eines integrierten Schalt­ kreises mit einer dynamischen RAM (DRAM) Speicheran­ ordnung mit geringen Verlusten und einer langen Speicherzeit, mit einer Halbleiterfeldeffekt­ transistoren (MOSFET) und zugehörigen Schichtkondensa­ toren bestehenden Zellanordnung und mit peripherischen Stromkreisen, dadurch gekennzeichnet, daß ein Muster von Gatterdielektrikums- und Gatterelektrodenstruktu­ ren über einen Halbleiterwafer bereitgestellt wird, das eine eine erste Leitfähigkeit verleihende Dotie­ rung in der Zellbereichsregion und den peripherischen Stromkreisbereichen des integrierten Schaltkreises aufweist, daß die Muster der Gatterdielektrikums- und der Gatterelektrodenstrukturen und der Ionenimplanta­ tion zur Ausbildung leicht dotierter Bereiche einer zweiten und entgegensetzte Leitfähigkeit verleihenden Dotierung in dem Halbleiterwafer verwendet werden, worin die leichtdotierten Bereiche in der Zellbereichsregion als Kondensatorknotenpunktbereiche und Bitleitungsbereiche ausgebildet werden, daß Isola­ torstrukturen auf den Seitenwänden der Muster der Gat­ terdielektrikums- und Gatterelektrodenstrukturen aus­ gebildet werden, daß in der Zellbereichsregion ein Schichtkondensator in elektrischen Kontakt mit Konden­ satorknotenpunktbereichen der leicht dotierten Berei­ che gebracht wird, daß der Kondensator eine dotierte Polysiliziumknotenpunktschicht der zweiten und entge­ gensetzten Leitfähigkeit, ein Kondensatordielektrikum und eine dotierte Polysiliziumanodenschicht umfaßt, daß eine zwischengelagerte dielektrische Isolier­ schicht über der Oberfläche der Struktur ausgebildet wird, daß durch die zwischengelagerte dielektrische Isolierschicht Öffnungen zu den Bitleitungsbereichen der leichtdotierten Bereiche ausgebildet werden, daß ein hochdotierter Polycidbitleitungskontakt zu den Bitleitungsregionen ausgebildet wird, daß die Struktur erhitzt wird, um in den leicht dotierten Bereichen bei der Ionenimplantation entstandene Ionenimplantations­ fehler auszuscheiden und eine Ausdiffusion von der Kondensatorknotenpunktschicht und der dotierten Bit­ leitungskontaktschicht zur Ausbildung eines hochdo­ tierten Bitleitungskontaktes bzw. in den leichtdotier­ ten Regionen zu bewirken, wobei niedrige Streuverluste und eine lange Speicherzeit als resultierende Schalt­ kreischarakteristik erzielt werden, daß Öffnungen zu den gewünschten Quellen und Drainbereichen der peripherischen Stromkreise ausgebildet werden, daß durch diese Öffnungen hochdotierte Leitfähigkeit ver­ leihende Ionen als Dotierstoffe der zweiten und entge­ gengesetzten Leitfähigkeit zur Ausbildung hochdotier­ ter Quellen/Drainbereiche in der zweiten und entgegengesetzten Leitfähigkeit implantiert werden, und daß durch die Öffnungen elektrische Kontakte zu den peripherischen Stromkreisen zur Vervollständigung des integrierten DRAM MOSFET Schaltkreises hergestellt werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Kondensatorknotenpunktschicht N+ ist, daß die leichtdotierten Regionen N-, die hochdotierten Knoten­ punktkontaktregionen und Bitleitungskontaktregionen N+ und die als Ionen in die peripherischen Bereiche implantierten hochdotierten zweiten und entgegenge­ setzten Dotierstoffe N+ sind.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der die erste Leitfähigkeit verleihende Dotier­ stoff vom P Typ ist, daß der die zweite und entgegen­ gesetzte Leitfähigkeit verleihende Dotierstoff vom N Typ ist, daß die leichtdotierten Regionen eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³, die hochdotierten Knotenpunkt- und Bitleitungskontakt­ bereiche eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdotierten Bereiche in den peri­ pherischen Stromkreisflächen eine Leitfähigkeit zwi­ schen 1 E 20 bis 5 E 21 Atome/cm³ haben.

14. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und Entfernen von Ionenimplantationsfehlern und zur Ausbildung des hoch­ dotierten Knotenpunktkontaktes und hochdotierten Bit­ leitungskontaktes bei einer Temperatur zwischen 800 und 950°C zwischen 20 bis 120 Minuten durchgeführt wird.

15. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und Entfernen der Ionenimplantationsfehler aus dem hochdotierten Bitlei­ tungskontakt durch thermisches Schnellausglühen (RTA) bei einer Temperatur zwischen 800 bis 1000°C zwischen 10 Sekunden und verschiedenen Minuten durchgeführt wird.

16. Verfahren zur Herstellung eine integrierten Schalt­ kreises mit einer dynamischen RAM (DRAM) Speicheran­ ordnung mit geringen Verlusten und einer langen Spei­ cherzeit, mit einer aus Halbleiterfeldeffekttransistoren (MOSFET) und zugehö­ rigen Grabenkondensatoren bestehenden Zellanordnung und mit peripherischen Stromkreisen, dadurch gekenn­ zeichnet, daß in der Zellbereichsregion in einem Halb­ leiterwafer das Muster eines Grabenkondensators ausge­ bildet wird, das eine erste Leitfähigkeit verleihende Fremdstoffe aufweist, wobei die Seitenwände des Grabens eine dielektrische Schicht als Kondensatordi­ elektrikum aufweisen und die verbleibende Form des Grabens mit dotiertem Polysilizium gefüllt ist, daß über dem Halbleiterwafer im Bereich der Zellbereichs­ region und der peripherischen Stromkreise des inte­ grierten Schaltkreises ein Muster von Gatterdielektri­ kums- und Gatterelektrodenstrukturen vorgesehen wird, daß das Muster von Gatterdielektrikums- und Gatter­ elektrodenstrukturen und Ionenimplantation dazu ver­ wendet werden, daß im Halbleiterwafer leicht dotierte Bereiche mit einer zweiten und entgegengesetzten Leit­ fähigkeit verleihenden Dotierstoffen ausgebildet wer­ den, worin die leichtdotierten Bereiche in der Zellbe­ reichsregion Bitleitungsbereiche und Kondensatorknotenpunktbereiche sind, daß leichtdo­ tierte Drain FET Strukturen der zweiten und entgegen­ gesetzten Leitfähigkeit in den peripherischen Strom­ kreisen nur durch hochdotierte Ionenimplantate ausgebildet werden, daß auf der Seitenwand des Musters von Gatterdielektrikums- und Gatterelektrodenstruktu­ ren Isolatorstrukturen ausgebildet werden, daß über der Oberfläche der Struktur eine dielektrische Iso­ lierschicht als Zwischenschicht angeordnet wird, daß durch die zwischengelagerte dielektrische Isolier­ schicht Öffnungen zu den Bitleitungsbereichen der leichtdotierten Regionen ausgebildet werden, daß ein hochdotierter Bitleitungskontakt zu diesen Bitlei­ tungsbereichen ausgebildet wird, daß die Struktur erwärmt wird, um bei der Ionenimplantation in den leichtdotierten Bereichen entstandene Ionenimplantationsfehler auszuglühen und eine Aus­ diffusion von der dotierten Bitleitungskontaktschicht zur Ausbildung eines hochdotierten Bitleitungskontak­ tes in den leichtdotierten Bereichen herzustellen, wodurch als resultierende Schaltkreischarakteristiken geringe Streuverluste und lange Speicherzeiten erzielt werden, und daß zur Vervollständigung des integrierten DRAM MOSFET Schaltkreises durch die genannten Öffnungen elektrische Kontakte zu den peripherischen Stromkreisen hergestellt werden.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß Polysilizium P+ ist, daß der hochdotierte Bitlei­ tungskontaktbereich P+ und daß die hochdotierten zwei­ ten und entgegengesetzten Dotierstoffe, die als Ionen in die peripherischen Regionen implantiert werden, P+ sind und daß die leichtdotierten Bereiche P- sind.

18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Polysilizium N+ ist, daß die hochdotierten Bitleitungskontaktbereiche N+ sind und daß die hochdo­ tierten zweiten und entgegengesetzten Dotierstoffe, die als Ionen in die peripherischen Bereiche implan­ tiert sind, N+ sind und daß die leichtdotierten Bereiche N- sind.

19. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der die erste Leitfähigkeit verleihende Dotier­ stoff vom P Typ ist, daß der die zweite und entgegen­ setzte Leitfähigkeit verleihende Dotierstoff vom N-Typ ist, daß die leichtdotierten Bereiche eine Leitfähig­ keit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³, die hochdotierten Bitleitungsbereiche eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdo­ tierten Bereiche in den peripherischen Stromkreisflächen eine Leitfähigkeit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

20. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der die erste Leitfähigkeit verleihende Dotier­ stoff vom N Typ ist, daß der die zweite und entgegen­ gesetzte Leitfähigkeit verleihende Dotierstoff vom P- Typ ist, daß die leichtdotierten Bereiche eine Leitfä­ higkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³, die hochdotierten Bitleitungskontaktbereiche eine Leitfä­ higkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdotierten Bereiche in den peripherischen Strom­ kreisflächen eine Leitfähigkeit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

21. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und Entfernen der Ionenimplantationsfehler zur Ausbildung eines hochdotierten Bitleitungskontaktes bei einer Temperatur zwischen 800 und 950°C über 20 bis 120 Minuten erfolgt.

22. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und Entfernen der Ionenimplantationsfehler aus dem hochdotierten Bitleitungskontakt durch schnelles thermisches Schnellausglühen (RTA) bei einer Temperatur zwischen 800 bis 1000°C über 10 Sekunden bis verschiedene Minuten erfolgt.

23. Integrierter Schaltkreis mit einer dynamischen RAM (DRAM) Speicheranordnung mit geringen Verlusten und einer langen Speicherzeit, die auf einem Halbleiterwafer mit Halbleiterfeldeffekttransistor (MOSFET) und peripherischen Stromkreisen verbunden ist, dadurch gekennzeichnet, daß ein Muster von Gatterdielektrikums- und Gatterelektrodenstrukturen mit einer eine erste Leitfähigkeit verleihenden Dotierung in der Zellbereichsregion und den peripheri­ schen Stromkreisen des integrierten Schaltkreises über dem Halbleiterwafer ausgebildet ist, daß in dem Halb­ leiterwafer leichtdotierte Bereiche von eine zweite und entgegengesetzte Leitfähigkeit verleihenden Dotierstoffen nahe zu dem Muster von Gatterdielektrikums- und Gatterelektrodenstrukturen angeordnet sind, worin gewisse der leichtdotierten Bereiche in der Zellbereichsregion zu Bitleitungsregi­ onen und Kondensatorknotenpunktsregionen ausgebildet sind, daß der als Grabenkondensator ausgebildete Kon­ densator eine dotierte Polysiliziumschicht mit der zweiten und entgegengesetzten Leitfähigkeit und ein Kondensatordielektrikum aufweist, daß über der Ober­ fläche der Struktur eine dielektrische Isolierschicht als Zwischenschicht angeordnet ist, daß durch die zwischengelegte dielektrische Isolierschicht Öffnungen ausgebildet sind, die zu dem Bitleitungsbereich der leichtdotierten Bereiche geführt sind, daß zu den Bit­ leitungsbereichen ein hochdotierter Bitleitungskontakt ausgebildet ist, daß in den leichtdotierten Bereichen ein hochdotierter Bitleitungskontakt ausgebildet ist, dessen Kontakte durch Ausdiffusion von der dotierten Bitleitungskontaktschicht ausgebildet wird, wodurch die niedrigen Verluste und die lange Speicherzeit die sich ergebende Schaltkreischarakteristik sind, daß zu den vorgesehenen Quellen/Drainregionen der peripheren Stromkreise Öffnungen ausgebildet sind, daß die hoch­ dotierten Quellen/Drainregionen der zweiten und entge­ gengesetzten Leitfähigkeit an dem Boden der Öffnungen der leichtdotierten Regionen angeordnet sind und daß zur Vervollständigung des integrierten DRAM MOSFET Schaltkreises durch die Öffnungen elektrische Kontakte zu den peripherischen Stromkreisen geführt sind.

24. Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, daß die leichtdotierten Bereiche N-, daß die hochdo­ tierten Knotenpunktkontaktbereiche und Bitleitungskon­ taktbereiche N+ und daß die hochdotierten zweiten und entgegengesetzten Dotierstoffe, die als Ionen in die peripherischen Bereiche implantiert sind, N+ sind.

25. Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, daß das Polysilizium in dem Graben P+ ist, daß der hochdotierte Bitleitungskontaktbereich P+ ist und daß die hochdotierten zweiten und entgegensetzten Dotier­ stoffe, die als Ionen in die peripherischen Bereiche implantiert sind, P+ sind und daß die leichtdotierten Bereiche P- sind.

26. Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, daß der Kondensator ein Grabenkondensator ist, daß das Polysilizium in dem Graben N+ ist, daß die hochdotier­ ten Bitleitungskontaktbereiche N+ sind und daß die hochdotierten zweiten und entgegengesetzten Dotier­ stoffe, die als Ionen in die peripherischen Bereiche implantiert sind, N+ sind und daß die leichtdotierten Bereiche N- sind.

27. Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihenden Dotier­ stoffe vom P Typ sind, daß die die zweite und entge­ gengesetzte Leitfähigkeit verleihenden Dotierstoffe vom N-Typ sind, daß die leichtdotierten Bereiche eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³ haben, daß die hochdotierten Bitleitungskontaktberei­ che eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ haben und daß die hochdotierten Bereiche in den peripherischen Stromkreisflächen eine Leitfähig­ keit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

28. Schaltkreis nach Anspruch 23, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihenden Dotier­ stoffe vom P Typ sind, daß die die zweite und entge­ gengesetzte Leitfähigkeit verleihenden Dotierstoffe vom N Typ sind, daß die leichtdotierten Bereiche eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³ haben, daß die hochdotierten Bitleitungskontaktberei­ che eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ haben und daß die hochdotierten Bereiche in den peripherischen Stromkreisflächen eine Leitfähig­ keit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

29. Schaltkreis nach Anspruch 25, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihenden Dotier­ stoffe vom N Typ sind, daß die die zweite und entge­ gengesetzte Leitfähigkeit verleihenden Dotierstoffe vom P Typ sind, daß die leichtdotierten Bereiche eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³ aufweisen, daß die hochdotierten Bitleitungskontaktbe­ reiche eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ und die hochdotierten Bereiche in den peri­ pherischen Stromkreisflächen eine Leitfähigkeit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

30. Integrierter Schaltkreis mit einer dynamischen RAM (DRAM) Speicheranordnung, mit geringen Verlusten und einer langen Speicherzeit, die auf einem Halbleiterwafer mit Halbleiterfeldeffekttransistoren (MOSFET) und zugehörigen Schichtkondensatoren und peripherischen Stromkreisen verbunden ist, dadurch gekennzeichnet, daß ein Muster von Gatterdielektri­ kums- und Gatterelektrodenstrukturen über dem Halblei­ terwafer angeordnet ist und in der Zellbereichsregion und dem Bereich der peripherischen Stromkreise des integrierten Schaltkreises eine erste Leitfähigkeit verleihende Dotierung aufweist, daß leichtdotierte Bereiche mit eine zweite und entgegengesetzte Leitfä­ higkeit verleihenden Dotierstoffen in dem Halbleiter­ wafer und nahe zu dem Muster der Gatterdielektrikums- und Gatterelektrodenstrukturen ausgebildet werden, worin die leichtdotierten Bereiche in der Zellbe­ reichsregion Kondensatorknotenpunktbereiche und Bit­ leitungsbereiche sind, daß Isolatorstrukturen auf den Seitenwänden der Muster der Gatterdielektrikums- und Gatterelektrodenstrukturen ausgebildet sind, daß die Schichtkondensatoren in der Zellbereichsregion in elektrischem Kontakt mit den Kondensatorknotenpunktbe­ reichen der leichtdotierten Bereiche sind, daß die Schichtkondensatoren eine dotierte Polysiliziumknoten­ punktschicht der zweiten und entgegengesetzten Leitfähigkeit, ein Kondensatordielektrikum und eine dotierte Polysiliziumanodenschicht aufweisen, daß auf der Oberfläche der Struktur als Zwischenschicht eine dielektrische Isolierschicht angeordnet ist, daß durch die als dielektrische Isolierschicht ausgebildete Zwischenschicht Öffnungen zu den Bitleitungsbereichen der leichtdotierten Bereiche ausgebildet sind, daß ein hochdotierter Polycidbitleitungskontakt zu den Bitleitungsbereichen ausgebildet ist, daß ein hochdotierter Knotenpunktkontakt und ein hochdotierter Bitleitungskontakt in den leichtdotierten Bereichen durch Ausdiffusion aus der dotierten Kondensatorknotenpunktschicht und der dotierten Bit­ leitungskontaktschicht ausgebildet ist, wodurch die niedrigen Verluste und die lange Speicherzeit die sich ergebenden Schaltkreischarakteristiken sind, daß Öff­ nungen zu den gewählten Quellen und Drainbereichen der peripherischen Stromkreise ausgebildet sind, daß hoch­ dotierte Quellen/Drainbereiche der zweiten und entge­ gengesetzten Leitfähigkeit auf dem Boden der genannten Öffnungen in den leichtdotierten Bereichen ausgebildet sind und daß zur Vervollständigung des DRAM und MOSFET aufweisenden integrierten Schaltkreises elektrische Kontakte durch die genannten Öffnungen zu den peripherischen Stromkreisen geführt sind.

31. Schaltkreis nach Anspruch 30, dadurch gekennzeichnet, daß die Kondensatorknotenpunktschicht N+ ist, daß die leichtdotierten Bereiche N- sind, daß die hochdotierten Knotenpunktkontaktbereiche und Bitlei­ tungskontaktbereiche N+ sind und daß die hochdotierten zweiten und entgegengesetzten Dotierstoffe, die als Ionen in die peripherischen Bereiche implantiert sind, N+ sind.

32. Schaltkreis nach Anspruch 30, dadurch gekennzeichnet, daß die die erste Leitfähigkeit verleihenden Dotier­ stoffe vom P Typ sind, daß die die zweite und entge­ gengesetzte Leitfähigkeit verleihenden Dotierstoffe vom N Typ sind, daß die leichtdotierten Bereiche eine Leitfähigkeit zwischen 0,5 E 18 bis 30 E 18 Atome/cm³ haben, daß die hochdotierten Bitleitungskontaktbereiche eine Leitfähigkeit zwischen 5 E 19 und 5 E 21 Atome/cm³ haben und daß die hochdo­ tierten Bereiche in den peripherischen Stromkreisflä­ chen eine Leitfähigkeit zwischen 1 E 20 bis 5 E 21 Atome/cm³ haben.

33. Schaltkreis nach Anspruch 30, dadurch gekennzeichnet, daß zur Erwärmung zum Ausglühen und Entfernen der Ionenimplantationsfehler in den leichtdotierten Bereichen zur Ausbildung des hochdotierten Knotenpunktkontaktes und hochdotierten Bitleitungskontaktes die Aufheiztemperatur zwischen 800 und 950°C über 20 bis 120 Minuten beträgt.

34. Schaltkreis nach Anspruch 30, dadurch gekennzeichnet, daß die Erwärmung zum Ausglühen und Entfernen der Ionenimplantationsfehler zur Ausbildung des hochdotierten Bitleitungskontaktes durch ein thermisches Schnellausglühen (RTA) bei einer Temperatur zwischen 800 und 1000°C über 20 Sekunden bis verschiedene Minuten erfolgt.