DE4447266A1 - Verfahren zum Herstellen einer DRAM-Zelle - Google Patents
Verfahren zum Herstellen einer DRAM-ZelleInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zur Herstel
lung einer DRAM-Zelle (dynamische Speicherzelle mit wahlfreiem
Zugriff), und insbesondere ein Verfahren zur Herstellung einer
DRAM-Zelle, bei welchem eine erhöhte Schwellenspannung eines
MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) der DRAM-
Zelle erhalten werden kann, Kriechströme und Durchbruchsphäno
mene zwischen benachbarten aktiven Bereichen minimalisiert
werden können, und die Anzahl an Einheits-Chips um das Zwei
fache erhöht werden kann, mittels Durchführung einer leicht
dotierten Drain-Ionenimplantierung in einer spezifischen DRAM-
Zellenstruktur, um einen Drain leicht zu dotieren, während
eine hochkonzentrierte Ionenimplantation ausgeschaltet wird.
Im allgemeinen bringt die Hochintegration eines DRAM unver
meidlich eine Verringerung der Chip-Fläche und eine Verringe
rung der Zellenfläche mit sich. Allerdings ist eine derartige
Verringerung mit existierenden Geräten schwierig zu erzielen.
Trotz der Entwicklung ausgefeilter Verfahren ist es bislang
nur möglich gewesen, eine begrenzte Verringerung der Zellen
fläche zu erzielen.
Nunmehr wird ein konventionelles Verfahren zur Herstellung
eines DRAM kurz beschrieben. Zuerst wird ein Feldoxidfilm
auf einem Halbleitersubstrat ausgebildet. Dann erfolgt das
Wachstum eines Gateoxidfilms. Über der sich ergebenden An
ordnung wird ein Polysiliziumfilm abgelagert. Nach der Ab
lagerung des Polysiliziumfilms wird eine Verunreinigungs
implantierung durchgeführt, um eine Gate-Elektrode und ein
Wortleitungsmuster herzustellen. Daraufhin wird die Ausbil
dung eines MOSFET durchgeführt. Der MOSFET weist einen akti
ven Bereich auf, der mit einer leicht dotierten Drain-Struk
tur versehen ist, unter Verwendung eines Abstands-Oxidfilms,
um seine elektrischen Eigenschaften zu verbessern. Über der
gesamten freiliegenden Oberfläche der sich ergebenden Anord
nung wird dann ein Isolier-Oxidfilm in vorbestimmter Dicke
abgelagert. Der Isolier-Oxidfilm wird selektiv geätzt, so
daß ein Kontaktloch im Drain-Bereich des MOSFET ausgebildet
wird. Dann wird in dem Kontaktloch eine dotierte Polysili
ziumschicht oder eine Polyzidschicht abgelagert, so daß sie
in Kontakt mit dem Drain-Bereich des MOSFET steht. Weiterhin
wird unter Verwendung einer Maske eine Bitleitungselektrode
mit vorbestimmten Abmessungen hergestellt. Dann wird in vor
bestimmter Dicke ein Isolier-Oxidfilm über der gesamten,
freiliegenden Oberfläche der sich ergebenden Anordnung abge
lagert. Der isolierte Oxidfilm wird selektiv geätzt, so daß
ein Kontaktloch im Source-Bereich des MOSFET gebildet wird.
Daraufhin wird eine dotierte Polysiliziumschicht in dem Kon
taktloch abgelagert, so daß sie in Kontakt mit dem Source-
Bereich des MOSFET steht. Weiterhin erfolgt die Herstellung
einer Speicherelektrode, die vorbestimmte Abmessungen
aufweist, unter Verwendung einer Maske. Daraufhin läßt man
einen dielektrischen Film über der Speicherelektrode aufwach
sen. Der dielektrische Film weist einen Verbundaufbau auf,
beispielsweise einen Nitrid/Oxid (NO)-Verbundaufbau oder ei
nen Oxid/Nitrid/Oxid (ONO)-Verbundaufbau. Über der gesamten
freiliegenden Oberfläche der sich ergebenden Anordnung wird
dann eine dotierte Polysiliziumschicht hergestellt. Die Poly
siliziumschicht wird mit einem Muster versehen, um eine Plat
tenelektrode auszubilden. Auf diese Weise wird ein DRAM her
gestellt.
Da die integrierte Halbleitervorrichtung, die auf die voran
stehend geschilderte Weise hergestellt wurde, einen höheren
Integrationsgrad aufweist, wird es schwieriger, eine derarti
ge integrierte Halbleitervorrichtung herzustellen, wenn die
vorhandenen Prozeßfähigkeiten berücksichtigt werden.
Daher besteht ein Vorteil der vorliegenden Erfindung in der
Bereitstellung einer DRAM-Zelle, die einen neuen Aufbau auf
weist, und zur Erzielung einer hohen Integration hergestellt
wird, unter Verwendung vorhandener Herstellungsvorgänge, und
in der Bereitstellung eines Verfahrens zur Herstellung der
DRAM-Zelle.
Gemäß der vorliegenden Erfindung wird dieser Vorteil durch
Bereitstellung eines Verfahrens zur Herstellung eines dyna
mischen Halbleiterspeichers mit wahlfreiem Zugriff erzielt,
mit folgenden Schritten:
Ausbildung eines Feldoxidfilms und eines Bulk-MOSFET, der source- und drain-aktive Bereiche mit leicht dotierter Drain- Struktur aufweist, auf wohlbekannte Weise; Ablagerung eines ersten Isolierfilms in vorbestimmter Dicke über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die nach der Herstellung des Transistors erhalten wird, selekti ves Atzen eines Abschnitts des ersten Isolierfilms, der über dem source-aktiven Bereich des Transistors angeordnet ist, unter Verwendung einer Speicherelektroden-Kontaktlochmaske, Herstellung einer ersten Speicherelektrode, die vorbestimmte Abmessungen aufweist, so daß sie in Kontakt mit dem source aktiven Bereich des Bulk-Transistors steht, Ausbildung eines ersten dielektrischen Films über der ersten Speicherelektro de, Herstellung einer ersten Plattenelektrode, und Ablagern eines zweiten Isolierfilms über der gesamten freiliegenden Fläche der sich ergebenden Anordnung; Ablagerung eines drit ten Isolierfilms über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die nach der Ablagerung des zweiten Isolierfilms erhalten wird, Einebnen des dritten Iso lierfilms, und Ausbilden eines Dünnfilm-MOSFET, der eine leicht dotierte Drain-Struktur aufweist und als ein Schalter einer oberen Zelle dient, über dem dritten Isolierfilm; Ab lagern eines vierten Isolierfilms über der gesamten freilie genden Oberfläche der sich ergebenden Anordnung, die nach der Herstellung des Dünnfilmtransistors erhalten wird, Herstel lung einer zweiten Speicherelektrode unter Verwendung eines Speicherelektroden-Kontaktloches, so daß sie in Kontakt mit einem source-aktiven Bereich des Dünnfilmtransistors steht, Ausbildung eines dielektrischen Films, der eine Verbundstruk tur aufweist, über der zweiten Speicherelektrode, und Her stellung einer zweiten Plattenelektrode; und Ablagern eines fünften Isolierfilms und eines sechsten Isolierfilms über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die nach der Herstellung der zweiten Plattenelek trode erhalten wird, selektives Ätzen des sechsten Isolier films und des fünften Isolierfilms, des vierten Isolierfilms, des drain-aktiven Bereichs des Dünnfilmtransistors, eines Substrats des Dünnfilmtransistors, des dritten Isolierfilms, des zweiten Isolierfilms und des ersten Isolierfilms in aufeinanderfolgender Weise unter Verwendung einer Bitleitungs- Kontaktlochmaske, so daß der drain-aktive Bereich des Bulk- Transistors freigelegt ist, und Ausbildung einer Bitleitung, so daß diese in Kontakt mit dem drain-aktiven Bereich des Bulk-Transistors steht.
Ausbildung eines Feldoxidfilms und eines Bulk-MOSFET, der source- und drain-aktive Bereiche mit leicht dotierter Drain- Struktur aufweist, auf wohlbekannte Weise; Ablagerung eines ersten Isolierfilms in vorbestimmter Dicke über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die nach der Herstellung des Transistors erhalten wird, selekti ves Atzen eines Abschnitts des ersten Isolierfilms, der über dem source-aktiven Bereich des Transistors angeordnet ist, unter Verwendung einer Speicherelektroden-Kontaktlochmaske, Herstellung einer ersten Speicherelektrode, die vorbestimmte Abmessungen aufweist, so daß sie in Kontakt mit dem source aktiven Bereich des Bulk-Transistors steht, Ausbildung eines ersten dielektrischen Films über der ersten Speicherelektro de, Herstellung einer ersten Plattenelektrode, und Ablagern eines zweiten Isolierfilms über der gesamten freiliegenden Fläche der sich ergebenden Anordnung; Ablagerung eines drit ten Isolierfilms über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die nach der Ablagerung des zweiten Isolierfilms erhalten wird, Einebnen des dritten Iso lierfilms, und Ausbilden eines Dünnfilm-MOSFET, der eine leicht dotierte Drain-Struktur aufweist und als ein Schalter einer oberen Zelle dient, über dem dritten Isolierfilm; Ab lagern eines vierten Isolierfilms über der gesamten freilie genden Oberfläche der sich ergebenden Anordnung, die nach der Herstellung des Dünnfilmtransistors erhalten wird, Herstel lung einer zweiten Speicherelektrode unter Verwendung eines Speicherelektroden-Kontaktloches, so daß sie in Kontakt mit einem source-aktiven Bereich des Dünnfilmtransistors steht, Ausbildung eines dielektrischen Films, der eine Verbundstruk tur aufweist, über der zweiten Speicherelektrode, und Her stellung einer zweiten Plattenelektrode; und Ablagern eines fünften Isolierfilms und eines sechsten Isolierfilms über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die nach der Herstellung der zweiten Plattenelek trode erhalten wird, selektives Ätzen des sechsten Isolier films und des fünften Isolierfilms, des vierten Isolierfilms, des drain-aktiven Bereichs des Dünnfilmtransistors, eines Substrats des Dünnfilmtransistors, des dritten Isolierfilms, des zweiten Isolierfilms und des ersten Isolierfilms in aufeinanderfolgender Weise unter Verwendung einer Bitleitungs- Kontaktlochmaske, so daß der drain-aktive Bereich des Bulk- Transistors freigelegt ist, und Ausbildung einer Bitleitung, so daß diese in Kontakt mit dem drain-aktiven Bereich des Bulk-Transistors steht.
Die Erfindung wird nachstehend anhand zeichnerisch dargestell
ter Ausführungsbeispiele näher erläutert, aus welchen weitere
Vorteile und Merkmale hervorgehen. Es zeigt:
Fig. 1 eine Aufsicht, welche das Layout von Masken verdeut
licht, die gemäß der vorliegenden Erfindung verwen
det werden; und
Fig. 2A bis 2E Querschnittsansichten, jeweils entlang der
Linie A-A′ von Fig. 1, zur Erläuterung eines Verfah
rens zur Herstellung der DRAM-Zelle gemäß der vor
liegenden Erfindung.
In Fig. 1 ist das Layout einer DRAM-Zelle dargestellt, und
sind Masken gezeigt, die gemäß der vorliegenden Erfindung ver
wendet werden. Andererseits stellen die Fig. 2A bis 2E Quer
schnittsansichten dar, die jeweils entlang der Linie A-A′ von
Fig. 1 verlaufen, zur Erläuterung eines Verfahrens zur Her
stellung der DRAM-Zelle gemäß der vorliegenden Erfindung.
In Fig. 1 bezeichnet das Bezugszeichen a eine Isolierbereichs
masken, b eine Gate-Elektroden/Wortleitungsmaske, c eine Spei
cherelektroden-Kontaktlochmaske, d eine Speicherelektroden
maske, e eine Plattenelektrodenmaske, f eine Dünnfilm-MOSFET-
Substratmaske, g eine Bitleitungs-Kontaktlochmaske, und h ei
ne Bitleitungs-Elektrodenmaske.
Gemäß dem geschilderten Verfahren läßt man zuerst einen Feld
oxidfilm 2 auf einem Halbleiterwafer 1 aufwachsen, der mit
einem P-Graben (oder einem N-Graben) versehen ist, unter Ver
wendung eines LOCOS-Verfahrens (lokale Oxidation von Sili
zium), wie in Fig. 2A gezeigt ist. Ein erster Gate-Oxidfilm 3
und eine erste Polysiliziumschicht für die Gate-Elektrode-
Wortleitung werden dann ohne Zeitverzögerung auf dem Halb
leiterwafer 1 abgelagert. Dann werden Verunreinigungsionen
in der ersten Polysiliziumschicht implantiert. Unter Verwen
dung der Gate-Elektroden/Wortleitungsmaske b wird die erste
Polysiliziumschicht teilweise geätzt, wodurch eine erste Gate-
Elektrode 4 und ein Wortleitungsmuster 4′ gebildet werden.
Dann werden Verunreinigungsionen des N-Typs (oder P-Typs) in
niedriger Konzentration in freiliegende Bereiche des Halb
leiterwafers 1 implantiert. Ein erster Abstandsoxidfilm 5
wird dann auf Seitenwänden der ersten Gate-Elektrode 4 und
des Wortleitungsmusters 4′ ausgebildet. Verunreinigungsionen
des N-Typs (oder des P-Typs) werden dann in hoher Konzentra
tion in freiliegende Bereiche des Halbleiterwafers 1 implan
tiert, wodurch ein Bulk-MOSFET gebildet wird, der aktive Be
reiche 6 und 6′ mit LDD-Struktur (Struktur mit leicht dotier
tem Drain) aufweist.
Über der gesamten freiliegenden Oberfläche der sich ergeben
den Anordnung wird dann ein erster Isolierfilm 7 in vorbe
stimmter Dicke abgelagert, wie in Fig. 2B gezeigt ist. Der
erste Isolierfilm 7 wird dann selektiv in seinem Abschnitt
geätzt, der über dem source-aktiven Bereich 6 des Bulk-MOSFET
liegt, unter Verwendung der Speicherelektroden-Kontaktloch
maske c. Eine zweite Polysiliziumschicht mit vorbestimmter
Dicke wird dann über der gesamten, freiliegenden Oberfläche
der sich ergebenden Anordnung abgelagert, so daß sie in Kon
takt mit dem source-aktiven Bereich 6 steht. Unter Verwen
dung der Speicherelektrodenmaske d wird dann die zweite
Polysiliziumschicht mit einem Muster versehen, um eine erste
Speicherelektrode 8 auszubilden. Daraufhin wird ein erster
dielektrischer Film 9 über der ersten Speicherelektrode 8
hergestellt. Über der gesamten freiliegenden Oberfläche der
sich ergebenden Anordnung wird dann eine dritte Polysilizium
schicht abgelagert. Unter Verwendung der Plattenelektroden
maske e wird dann die dritte Polysiliziumschicht mit einem
Muster versehen, um eine erste Plattenelektrode 10 auszubil
den. Über der gesamten freiliegenden Oberfläche der sich er
gebenden Anordnung wird dann ein zweiter Isolierfilm 11 mit
vorbestimmter Dicke abgelagert.
Daraufhin wird ein dritter Isolierfilm 12 in vorbestimmter
Dicke über der gesamten freigelegten Oberfläche der sich er
gebenden Anordnung abgelagert, wie in Fig. 2C gezeigt ist.
Der dritte Isolierfilm 12 wird dann eingeebnet. Über dem ein
geebneten dritten Isolierfilm 12 wird dann eine vierte Poly
siliziumschicht 13 abgelagert, die als Substrat für einen
Dünnfilm-MOSFET dienen soll. Mit der sich ergebenden Anord
nung wird dann ein Rekristallisierungsprozeß oder ein Wärme
prozeß durchgeführt. Unter Verwendung der Dünnfilm-MOSFET-
Substratmaske f werden Abschnitte des MOSFET entfernt, abge
sehen von einem Abschnitt, der als das Substrat verwendet
werden soll. Daraufhin werden ohne jegliche Zeitverzögerung
auf der sich ergebenden Anordnung ein zweiter Gate-Oxidfilm
14 und eine fünfte Polysiliziumschicht für eine Gate-Elektro
de/Wortleitung abgelagert. Dann werden Verunreinigungsionen
in die fünfte Polysiliziumschicht implantiert. Unter Verwen
dung der Gate-Elektroden/Wortleitungsmaske b wird die fünfte
Polysiliziumschicht teilweise geätzt, wodurch eine zweite
Gate-Elektrode 15 und ein Wortleitungsmuster 15′ hergestellt
werden. Dann werden Verunreinigungsionen des N-Typs (oder P-
Typs) in niedriger Konzentration in freigelegte Bereiche des
Substrats 13 implantiert. Ein zweiter Abstands-Oxidfilm 16
wird dann auf Seitenwänden der zweiten Gate-Elektrode 15 und
des Wortleitungsmusters 15′ ausgebildet. Verunreinigungsionen
des N-Typs (oder P-Typs) werden dann in hoher Konzentration
in freigelegte Bereiche des Substrats 13 implantiert, wodurch
ein Dünnfilm-MOSFET hergestellt wird, der aktive Bereiche 17
und 17′ mit LDD-Struktur aufweist.
Über der gesamten freigelegten Oberfläche der sich ergeben
den Anordnung wird dann ein vierter Isolierfilm 18 in vorbe
stimmter Dicke abgelagert, wie in Fig. 2D gezeigt ist. Der
vierte Isolierfilm 18 wird dann selektiv in seinem Abschnitt
geätzt, der über dem source-aktiven Bereich 17 des Dünnfilm-
MOSFET liegt, unter Verwendung der Speicherelektroden-Kontakt
lochmaske c. Dann wird eine sechste Polysiliziumschicht mit
vorbestimmter Dicke über der gesamten freigelegten Oberfläche
der sich ergebenden Anordnung abgelagert, so daß sie in Kon
takt mit dem source-aktiven Bereich 17 steht. Unter Verwen
dung der Speicherelektrodenmaske d wird dann die sechste Poly
siliziumschicht mit einem Muster versehen, um eine zweite
Speicherelektrode 19 auszubilden. Daraufhin wird ein zweiter
dielektrischer Film 20 über der gesamten Speicherelektrode 19
hergestellt. Über der gesamten freigelegten Oberfläche der
sich ergebenden Anordnung wird dann eine siebte Polysilizium
schicht abgelagert. Unter Verwendung der Plattenelektroden
maske e wird dann die siebte Polysiliziumschicht mit einem
Muster versehen, um eine zweite Plattenelektrode 21 auszubil
den.
Daraufhin werden ein fünfter Isolierfilm 22 und ein sechster
Isolierfilm 23 über der gesamten freigelegten Oberfläche der
sich ergebenden Anordnung abgelagert, wie in Fig. 2E gezeigt
ist. Daraufhin werden der sechste Isolierfilm 23, der fünfte
Isolierfilm 22, der vierte Isolierfilm 18, der drain-aktive
Bereich 17′ des Dünnfilm-MOSFET, das Substrat 13, der dritte
Isolierfilm 12, der zweite Isolierfilm 11 und der erste Iso
lierfilm 7 selektiv in aufeinanderfolgender Weise geätzt,
unter Verwendung der Bitleitung-Kontaktlochmaske g, so daß
der drain-aktive Bereich 6′ des Bulk-MOSFET freigelegt wird.
Über der gesamten freigelegten Oberfläche der sich ergeben
den Anordnung wird dann eine achte Polysiliziumschicht (oder
eine Polyzidschicht) so abgelagert, daß sie in Kontakt mit
dem drain-aktiven Bereich 6′ des Bulk-MOSFET steht. Unter
Verwendung der Bitleitungsmaske h wird dann die achte Poly
siliziumschicht mit einem Muster versehen, um eine Bitlei
tungselektrode auszubilden. Auf diese Weise wird eine DRAM-
Zelle hergestellt.
Wie aus der voranstehenden Beschreibung deutlich wird, stellt
die vorliegende Erfindung eine DRAM-Zelle mit einem Aufbau
zur Verfügung, bei welchem der Integrationsgrad um das Zwei
fache erhöht ist, im Vergleich mit vorhandenen Anordnungen, in
derselben Fläche. Dies bedeutet, daß die Anzahl an Einheits-
Chips um das Zweifache erhöht werden kann, verglichen mit
konventionellen Fällen, in denen Wafer mit derselben Fläche
eingesetzt werden. Daher ist es möglich, die Herstellungs
kosten zu verringern.
Zwar wurden die bevorzugten Ausführungsformen der Erfindung
zu Erläuterungszwecken beschrieben, jedoch wird Fachleuten
auf diesem Gebiet deutlich werden, daß verschiedene Abände
rungen, Hinzufügungen und Ersetzungen möglich sind, ohne vom
Umfang und Wesen der vorliegenden Erfindung abzuweichen, die
sich aus der Gesamtheit der Anmeldeunterlagen ergeben und
von den Patentansprüchen umfaßt sein sollen.
Claims (3)
1. Verfahren zur Herstellung eines dynamischen Halbleiter
speichers mit wahlfreiem Zugriff, mit folgenden Schritten:
Aufwachsenlassen eines Feldoxidfilms auf einem Halbleiter wafer, der mit einem P-Graben versehen ist, aufeinander folgendes Ablagern eines ersten Gate-Oxidfilms und einer ersten Polysiliziumschicht auf dem Halbleiterwafer, Implan tieren von Verunreinigungsionen des N-Typs in der ersten Polysiliziumschicht, Atzen der ersten Polysiliziumschicht unter Verwendung einer Gate-Elektroden/Wortleitungsmaske, wodurch eine erste Gate-Elektrode und ein Wortleitungs muster gebildet werden, Implantieren von Verunreinigungs ionen des N-Typs in niedriger Konzentration in freigeleg te Abschnitte des Halbleiterwafers, Herstellung eines er sten Abstands-Oxidfilms auf Seitenwänden der ersten Gate- Elektrode und des Wortleitungsmusters, und Implantieren von Verunreinigungsionen des N-Typs in hoher Konzentration in freigelegte Bereiche des Halbleiterwafers, wodurch ein Bulk-Metalloxid-Halbleiter-Feldeffekttransistor ausgebil det wird, der source- und drain-aktive Bereiche mit einer leicht dotierten Drain-Struktur aufweist;
Ablagerung eines ersten Isolierfilms in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergeben den Anordnung, die nach der Ausbildung der Bulk-Transistors erhalten wird, selektives Ätzen eines Abschnitts des ersten Isolierfilms, der über dem source-aktiven Bereich des Bulk transistors angeordnet ist, unter Verwendung einer Speicherelektroden-Kontaktlochmaske, Ablagern einer zwei ten Polysiliziumschicht in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergebenden An ordnung, so daß sie in Kontakt mit dem source-aktiven Be reich steht, Versehen der zweiten Polysiliziumschicht mit einem Muster unter Verwendung einer Speicherelektroden maske, wodurch eine erste Speicherelektrode ausgebildet wird, Ausbildung eines ersten dielektrischen Films über der ersten Speicherelektrode, Ablagern einer dritten Poly siliziumschicht über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, Versehen der dritten Poly siliziumschidht mit einem Muster unter Verwendung einer Plattenelektrodenmaske, wodurch eine erste Plattenelektro de ausgebildet wird, und Ablagern eines zweiten Isolier films in vorbestimmter Dicke über der gesamten freigeleg ten Oberfläche der sich ergebenden Anordnung;
Ablagern eines dritten Isolierfilms in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergeben den Anordnung, die nach der Ablagerung des zweiten Isolier films erhalten wird, Einebnen des dritten Isolierfilms, Ablagern einer vierten Polysiliziumschicht, die als Sub strat eines Dünnfilm-Metalloxid-Halbleiter-Feldeffekttran sistors dienen soll, über dem eingeebneten dritten Isolier film, Durchführung eines Rekristallisationsvorgangs oder eines Wärmebehandlungsvorgangs mit der sich ergebenden An ordnung, Entfernen von Abschnitten des Dünnfilmtransistors abgesehen von einem Abschnitt, der als das Substrat dienen soll, unter Verwendung einer Dünnfilm-Metalloxid-Halblei ter-Feldeffekttransistor-Substratmaske, und Ablagern eines zweiten Gate-Oxidfilms und einer fünften Polysilizium schicht für eine Gate-Elektrode/Wortleitung auf der sich ergebenden Anordnung ohne jegliche Zeitverzögerung;
Implantieren von Verunreinigungsionen in der fünften Poly siliziumschicht, Ätzen der fünften Polysiliziumschicht unter Verwendung der Gate-Elektroden/Wortleitungsmaske, wodurch eine zweite Gate-Elektrode und ein Wortleitungs muster gebildet werden, Implantieren von Verunreinigungs ionen des N-Typs in niedriger Konzentration in freigeleg te Bereiche das Substrats; Ausbildung eines zweiten Ab stands-Oxidfilms auf Seitenwänden der zweiten Gate-Elek trode und des Wortleitungsmusters, und Implantieren von Verunreinigungsionen des N-Typs in hoher Konzentration in freigelegte Bereiche des Substrats, wodurch der Dünnfilm transistors ausgebildet wird, welcher source- und drain aktive Bereiche mit einer leicht dotierten Drain-Struktur aufweist;
Ablagern eines vierten Isolierfilms in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergeben den Anordnüng, die nach der Ausbildung des Dünnfilmtransis tors erhalten wird, selektives Ätzen eines Abschnitts des vierten Isolierfilms, der über dem source-aktiven Bereich des Dünnfilmtransistors liegt, unter Verwendung der Spei cherelektroden-Kontaktlochmaske, Ablagern einer sechsten Polysiliziumschicht in vorbestimmter Dicke über der gesam ten freigelegten Oberfläche der sich ergebenden Anordnung, so daß sie in Kontakt mit dem source-aktiven Bereich des Dünnfilmtransistors steht, und Versehen der sechsten Poly siliziumschicht mit einem Muster unter Verwendung der Speicherelektrodenmaske, wodurch die zweite Speicherelek trode gebildet wird;
Ausbildung eines zweiten dielektrischen Films über der zweiten Speicherelektrode, Ablagern einer siebten Polysili ziumschicht über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, und Versehen der siebten Poly siliziumschicht mit einem Muster unter Verwendung der Plat tenelektrodenmaske, wodurch eine zweite Plattenelektrode gebildet wird; und
Ablagern eines fünften Isolierfilms und eines sechsten Isolierfilms über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, die nach der Ausbildung der zweiten Plattenelektrode erhalten wird, selektives Ätzen des sechsten Isolierfilms und des fünften Isolier films, des vierten Isolierfilms, des drain-aktiven Be reiches des Dünnfilmtransistors, des Substrats, des drit ten IsolierfiYms, des zweiten Isolierfilms und des ersten Isolierfilms in aufeinanderfolgender Weise unter Verwen dung der Bitleitungs-Kontaktlochmaske, so daß der drain aktive Bereich des Bulk-Transistors freigelegt wird, Ab lagern einer achten Polysiliziumschicht oder einer Poly zidschicht über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, so daß sie in Kontakt mit dem drain-aktiven Bereich des Bulk-Transistors steht, und Versehen der achten Polysiliziumschicht mit einem Muster unter Verwendung einer Bitleitungsmaske, wodurch eine Bit leitungselektrode ausgebildet wird.
Aufwachsenlassen eines Feldoxidfilms auf einem Halbleiter wafer, der mit einem P-Graben versehen ist, aufeinander folgendes Ablagern eines ersten Gate-Oxidfilms und einer ersten Polysiliziumschicht auf dem Halbleiterwafer, Implan tieren von Verunreinigungsionen des N-Typs in der ersten Polysiliziumschicht, Atzen der ersten Polysiliziumschicht unter Verwendung einer Gate-Elektroden/Wortleitungsmaske, wodurch eine erste Gate-Elektrode und ein Wortleitungs muster gebildet werden, Implantieren von Verunreinigungs ionen des N-Typs in niedriger Konzentration in freigeleg te Abschnitte des Halbleiterwafers, Herstellung eines er sten Abstands-Oxidfilms auf Seitenwänden der ersten Gate- Elektrode und des Wortleitungsmusters, und Implantieren von Verunreinigungsionen des N-Typs in hoher Konzentration in freigelegte Bereiche des Halbleiterwafers, wodurch ein Bulk-Metalloxid-Halbleiter-Feldeffekttransistor ausgebil det wird, der source- und drain-aktive Bereiche mit einer leicht dotierten Drain-Struktur aufweist;
Ablagerung eines ersten Isolierfilms in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergeben den Anordnung, die nach der Ausbildung der Bulk-Transistors erhalten wird, selektives Ätzen eines Abschnitts des ersten Isolierfilms, der über dem source-aktiven Bereich des Bulk transistors angeordnet ist, unter Verwendung einer Speicherelektroden-Kontaktlochmaske, Ablagern einer zwei ten Polysiliziumschicht in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergebenden An ordnung, so daß sie in Kontakt mit dem source-aktiven Be reich steht, Versehen der zweiten Polysiliziumschicht mit einem Muster unter Verwendung einer Speicherelektroden maske, wodurch eine erste Speicherelektrode ausgebildet wird, Ausbildung eines ersten dielektrischen Films über der ersten Speicherelektrode, Ablagern einer dritten Poly siliziumschicht über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, Versehen der dritten Poly siliziumschidht mit einem Muster unter Verwendung einer Plattenelektrodenmaske, wodurch eine erste Plattenelektro de ausgebildet wird, und Ablagern eines zweiten Isolier films in vorbestimmter Dicke über der gesamten freigeleg ten Oberfläche der sich ergebenden Anordnung;
Ablagern eines dritten Isolierfilms in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergeben den Anordnung, die nach der Ablagerung des zweiten Isolier films erhalten wird, Einebnen des dritten Isolierfilms, Ablagern einer vierten Polysiliziumschicht, die als Sub strat eines Dünnfilm-Metalloxid-Halbleiter-Feldeffekttran sistors dienen soll, über dem eingeebneten dritten Isolier film, Durchführung eines Rekristallisationsvorgangs oder eines Wärmebehandlungsvorgangs mit der sich ergebenden An ordnung, Entfernen von Abschnitten des Dünnfilmtransistors abgesehen von einem Abschnitt, der als das Substrat dienen soll, unter Verwendung einer Dünnfilm-Metalloxid-Halblei ter-Feldeffekttransistor-Substratmaske, und Ablagern eines zweiten Gate-Oxidfilms und einer fünften Polysilizium schicht für eine Gate-Elektrode/Wortleitung auf der sich ergebenden Anordnung ohne jegliche Zeitverzögerung;
Implantieren von Verunreinigungsionen in der fünften Poly siliziumschicht, Ätzen der fünften Polysiliziumschicht unter Verwendung der Gate-Elektroden/Wortleitungsmaske, wodurch eine zweite Gate-Elektrode und ein Wortleitungs muster gebildet werden, Implantieren von Verunreinigungs ionen des N-Typs in niedriger Konzentration in freigeleg te Bereiche das Substrats; Ausbildung eines zweiten Ab stands-Oxidfilms auf Seitenwänden der zweiten Gate-Elek trode und des Wortleitungsmusters, und Implantieren von Verunreinigungsionen des N-Typs in hoher Konzentration in freigelegte Bereiche des Substrats, wodurch der Dünnfilm transistors ausgebildet wird, welcher source- und drain aktive Bereiche mit einer leicht dotierten Drain-Struktur aufweist;
Ablagern eines vierten Isolierfilms in vorbestimmter Dicke über der gesamten freigelegten Oberfläche der sich ergeben den Anordnüng, die nach der Ausbildung des Dünnfilmtransis tors erhalten wird, selektives Ätzen eines Abschnitts des vierten Isolierfilms, der über dem source-aktiven Bereich des Dünnfilmtransistors liegt, unter Verwendung der Spei cherelektroden-Kontaktlochmaske, Ablagern einer sechsten Polysiliziumschicht in vorbestimmter Dicke über der gesam ten freigelegten Oberfläche der sich ergebenden Anordnung, so daß sie in Kontakt mit dem source-aktiven Bereich des Dünnfilmtransistors steht, und Versehen der sechsten Poly siliziumschicht mit einem Muster unter Verwendung der Speicherelektrodenmaske, wodurch die zweite Speicherelek trode gebildet wird;
Ausbildung eines zweiten dielektrischen Films über der zweiten Speicherelektrode, Ablagern einer siebten Polysili ziumschicht über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, und Versehen der siebten Poly siliziumschicht mit einem Muster unter Verwendung der Plat tenelektrodenmaske, wodurch eine zweite Plattenelektrode gebildet wird; und
Ablagern eines fünften Isolierfilms und eines sechsten Isolierfilms über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, die nach der Ausbildung der zweiten Plattenelektrode erhalten wird, selektives Ätzen des sechsten Isolierfilms und des fünften Isolier films, des vierten Isolierfilms, des drain-aktiven Be reiches des Dünnfilmtransistors, des Substrats, des drit ten IsolierfiYms, des zweiten Isolierfilms und des ersten Isolierfilms in aufeinanderfolgender Weise unter Verwen dung der Bitleitungs-Kontaktlochmaske, so daß der drain aktive Bereich des Bulk-Transistors freigelegt wird, Ab lagern einer achten Polysiliziumschicht oder einer Poly zidschicht über der gesamten freigelegten Oberfläche der sich ergebenden Anordnung, so daß sie in Kontakt mit dem drain-aktiven Bereich des Bulk-Transistors steht, und Versehen der achten Polysiliziumschicht mit einem Muster unter Verwendung einer Bitleitungsmaske, wodurch eine Bit leitungselektrode ausgebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
unter den Schritten der Implantierung von Verunreinigungs
ionen jene Schritte der Implantierung von Verunreinigungs
ionen in der hohen Konzentration weggelassen sind, so daß
nur die Schritte der Implantierung von Verunreinigungs
ionen in niedriger Konzentration durchgeführt werden, um
die leicht dotierte Drain-Struktur auszubilden.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
die sechste Polysiliziumschicht für die zweite Speicher
elektrode in Kontakt mit Seitenwänden des source-aktiven
Bereichs des Dünnfilmtransistors unter Verwendung eines
Verunreinigungsimplantierungsvorgang steht.
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