JPS60225462A - 半導体メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体メモリ素子、詳しくはＭＩＳ型ダ型ダイ
ナジックメモリ素子するものである。

（従来技術） ル面積が減少しているが、情報を記憶するキャパシタは
ノイズマージン、センスアンプの感度等による制限から
一定値以下にはできない。その為単位面積当シのキヤ・
母シタの容量を増大させる試みがなされている。その１
つとして半導体基板に溝を掘シ、溝の内面に薄い酸化膜
を形成してキャパシタを作る提案がなされている。しか
しながら基板に掘られた溝に直接酸化膜を形成した場合
、溝を掘る時のエツチングによる基板の損傷や、酸化時
の応力によシ、酸化膜の膜質が良好でなくセルのリーク
等を生じる欠点があった。

これを改善するため、日経エレクトロニクス１９８２．
１２．２０　Ｐ７４〜７５に開示されているように絶縁
層をＳ　ｉＯ２／Ｓ　ｔ　３Ｎ　４／Ｓ　ｉＯ２という
３層構造にしだものがある。しかし、試作結果はりフレ
ッシ一時間のばらつきが大きく、従来のセルよシも短い
というものであシ、絶縁層が３層で製造上簡単でないと
いう欠点があった。

（発明の目的） ＭＩＳ型ダ型ダイノミツクメモリ素子現することにある
。

（発明の構成〕 本発明は第１導電型半導体基板に設けた溝にキヤ・ぐシ
タを形成した半導体メモリ素子において、前記溝の底部
に形成した第２導電型層と、前記溝の内面上に形成した
絶縁膜と、該絶縁膜上に、前記溝を埋めて形成したキヤ
・母シタとを有したことを特徴とする半導体メモリ素子
にある。

（実施例） 第１図はこの発明の一実施例を示す説明図、第２図は第
１図のｘ　−ｘ’における断面図である。１はＰ型シリ
コン基板、２はチャネルストップＰ＋層、３はフィール
ド酸化膜である。４はアクティブ領域の一部に掘られた
溝で、その内壁は酸化°膜６で覆われておシ、基板とキ
ャパシタの一方の電極である第１ポリシリコン層８を絶
縁している。

溝の底部の基板にはセル間リークを抑えるためＰ＋層５
が形成されている。キャパシタはほとんどの部分が溝に
埋め込まれており、第１ポリシリコン層８．誘電体９及
び第２ポリシリコン層１０から構成されている。第１ポ
リシリコン層８はコンタクトホール７を介し、トランス
７アグートトランジスタの一方の拡散層１３に接続され
ている。一方、第２ポリシリコン層１０は接地電位（Ｖ
８．　）に設定されている。トランスファゲートトラン
ジスタのダート電極１２は、ダート酸化膜１１上に形成
され、ワード線、アドレス線も兼ねている。

トランスファゲートトランジスタのもう一方の拡散層１
４はコンタクトホール１６を介してビット線１７が接続
されていて、このピッ′ト線１２は、ワード線（アドレ
ス線）（ダート電極１２）と直角方向に伸びている。任
意のアドレス線が選択されるとトランスファゲートトラ
ンジスタが導通し、ビット線１７の情報がキャノぐシタ
に書きとまれ、又、逆にキャパシタの内容がビット線１
２に読み出される。アドレス線が非選択の時は、キャパ
シタは情報を保持する。

次に上述した一実施例の製造方法について第３図Ｃ参照
を用いて説明する。Ｐ型シリコン基板１上に例えば選択
酸化法を用いてチャネルス）ｙプＰ＋層２及びフィール
ド酸化膜３を形成する。（第３図Ｃ参照）次に溝４を形
成する為、レジスト５１をパターニングしこのレジスト
ノ母ターンヲマスクにして、ＣＢｒＦ３等のガスを用い
た反応性スＡツタエツチング装置によシ前記しジメ）　
Ａ？ターンの寸法どうシの垂直な溝４を形成する。更に
前記レジストパターンをマスクにして、溝４の底部にセ
ル間リークを抑える為の１層５をボロン（Ｂ）のイオン
注入によシ形成する。（第３図Ｃ参照）前記レジストパ
ターンを除去したのち、溝４の内部及び露出しているシ
リコン基板１上を熱酸化し、膜厚２００乃至５００Ｘの
酸化膜６を形成する。

この酸化膜６は第１ポリシリコン層８と基板１とを絶縁
する。この酸化膜６上の１部に第１ポリ゛シリコン層８
とＮ十拡散層５２との接続をとるコンタクトホール７を
開孔する。（第３図Ｃ参照）続いて不純物としてリン（
Ｐ）、ヒ素（Ａｓ　）　等（７）　Ｎ　型不純物をＩ　
Ｘ　１０２０乃至５　Ｘ　Ｉ　０２０ｔｙｎ−３の濃度
で含む第１ポリシリコン層８を全面に減圧ＣＶＤ法（化
学的気相成長法）を用い１５００乃至２０００Ｘの膜厚
で堆積させる。図示しないレジス“トヲノヤターニング
し、このレジストパターンをマスクにしてＣＦ４及び０
２ガスを用いたドライエツチング装置によシエッチング
して、キャ７４シタの一方の電極となる第１ポリシリコ
ン層８を得る。コンタクトホール７を介してポリシリコ
ン中の不純物が基板１に拡散して、１層５２が形成され
る（第３図り参照）。次にキヤ・ぐシタの誘電体となる
窒化シリコン膜９を減圧ＣＶＥ法によシ膜厚２００乃至
５００＾の膜厚で全面に堆積させるｂ窒化シリコン膜９
のリーク電流を減らす為８５０乃至９５０℃のウェット
酸素雰囲気で、窒化シリコン膜９上に図示しない２０乃
至４０にの酸化膜をつける。

シリコン膜９の上にキヤ・やシタの接地電極となるリン
あるいはヒ素等の不純物を高濃度に含む第２ぼりシリコ
ン層１０を減圧ＣＶＤ法によシ全面に堆積させる。第２
ポリシリコン層１０の膜厚は溝４が完全に埋まるように
設定し、溝４を埋めた後異方性スパッタエツチングを施
し、溝４以外の部分での膜厚が２０００乃至２５００Ｘ
となるようにする。これによシ表面段差が低減できる。

さらに、図示しないレジストを／−１’タニングし、こ
のレジストパターンをマスクにして第１ポリシリコン層
８と同様な方法によシ、第２ポリシリコン層１ｏをエツ
チングし、続いて窒化シリコン膜９上の図示しない薄い
酸化膜を緩衝フッ酸溶液でエツチングする。更に窒化シ
リコン膜９をドライエツチング装置によシ、エツチング
する。図示しないレジスト及び酸化膜６の不要な部分を
除去すると第３図Ｅのような形状となる。以上の工程で
キャパシタが形成されて続いてトランスファゲートトラ
ンジスタを形成する。熱酸化によＪ３００乃至５００Ｘ
のダート酸化膜１ノを成長させその上にトランスファゲ
ート電極１２（これはアドレス線とも゛なる）となる低
抵抗高融点金属シリサイド、例えばモリブデンシリサイ
ド（ＭＯ８１２）をスノ母ツタ法により　３０００　Ｘ
の膜厚で被着させ、レジストをｉ４ターニングしレジス
トをマスクにしてｃＦ４及び０２ガスを用いたドライエ
ツチャーにょシエッチングする。レジストを除去後、ポ
リシリコン及びシリサイドをマスクにしてヒ素を５×１
ｏ１６ｉｏｎｌ！／ｃｒｎ２のドーズ量でイオン注入し
て耐拡散層１３及び１４を形成する。（第３図Ｆ参照）
絶縁膜１５としてＰＳＧ　（リンシリカガラス）をＣＶ
Ｄ法にょシ膜厚８０００Ｘ堆積させ、コンタクトホール
１６を所定の場所に設け、アルミをスパッタ法にょシ膜
厚１００００Ｘ被着し、パターニングを行い、ビット線
１７を形成する。最後に保護膜１８をつけてメモリ素子
形成を完了する。以上説明した一実施例ではＰ型シリコ
ン基板を用いてい”・だが、Ｎ型基板中に設けられたＰ
ウェルあるいは絶縁基板中に設けられたＰウェル中にメ
モリセルを形成してもよい。更に不純物及び電源の極性
を適当に反転させて、Ｐチャネルプロセスとしてもメモ
リセルを構成することは可能である。誘導体９としては
窒化シリコン以外に５ｉｎ２や５ｉｏ２上に窒化シリコ
ンをつけだ複合膜等を使用することもできる。アドレス
線は抵抗が低ければポリシリコンやポリサイド構造でも
使用できるが、メモリの高速動作のため更に低抵抗が必
要ならば、タングステン等の高融点金属を用いてもよい
。

（発明の効果） この発明では半導体基板に掘られた溝に直接ＭＩＳキヤ
／Ｊシタを形成するのではなく、溝の内面を比較的厚い
酸化膜で覆ったのち、溝の内部に高濃度に不純物を含む
テリシリコンで誘電体をはさんだキャパシタを用いてい
る為、溝に直接ＭＩＳ型キャノクシタを形成した場合の
耐圧不良等の障害が取シ除かれる。

ダイナミックメモリのキャパシタとしてＭＩＳ型キャパ
シタを用いる場合特に考慮しなくてはならない半導体絶
縁体界面の準位等は問題とならず、従って界面準位の特
に少ないシリコン−８１０２の組み合わせ以外に窒化シ
リコン等の高誘導体の使用が容易になる利点がある。更
にキヤ・ぞシタが基板から絶縁されているだめ、基板中
に入射したα線によって発生するキャリアがキャノ等シ
タに流れ込まず、ソフトエラーレートを低減することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す説明図、第２図は第１
図のｘ　−ｘ’における断面図、第３図Ａ〜Ｆは本発明
の一実施例の製造方法の説明図である。 １・・・シリコン基板、２・・・チャンネルストップＰ
＋層、３・・・フィールド酸化膜、４・・・溝、５・・
・Ｐ　層、６・・・酸化膜、７・・・コンタクトホール
、８・・・第１ポリシリコン層、９・・・誘電体（窒化
シリコン膜）、１０・・・第２ポリシリコン層、１１・
・・ダート酸化膜、１２・・・ダート電極、１３．１４
・・・拡散層、１５・・・絶縁膜、１６・・・コンタク
トホール、１７・・・ビット線、１８・・・保護膜。 特許出願人　沖電気工業株式会社 第１図 ７ 第２図 第３図 第３図 手続補正書（睦） １、事件の表示 昭和５９年　特　許　願第０８１１７１号２　発明の名
称 半導体メモリ素子 ３　補正をする者 事件との関係　特許出願人 住　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号住　所（〒１０５）　東京都港区虎ノ門１丁目７番１
２号沖電気工業株式会社内 氏名（６８９２）　弁理士　鈴木敏明 ６、補正の内容　別紙のとおシ ６、補正の内容 （１）明細書第６頁第１０行目に「減圧ｃｖｇ法」とあ
るのを「減圧ＣＶＤ法」と補正する。 （２）　同書第８頁第２行目にｒ　５　Ｘ　１０１６ｉ
ｏｎ８／ｃｒｎ２Ｊとあるのをｒ　５　Ｘ　１０１５ｔ
ｏｎｓ／ｃｒｎ”　Ｊと補正する。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板に設けた溝にキャパシタを
   形成した半導体メモリ素子において、前記溝の底部に形
   成した第２導電型層と、前記溝の内面上に形成した絶縁
   膜と、 該絶縁膜上に、前記溝を埋めて形成したキャノｊシタと
   を有したことを特徴とする半導体メモリ素子。
2. （２）前記キャパシタは窒化シリコン層をポリシリコン
   層ではさんだ構造であることを特徴とする特許請求の範
   囲第１項記載の半導体メモリ素子。