JPH09116144A

JPH09116144A - 絶縁ゲート型静電誘導トランジスタ

Info

Publication number: JPH09116144A
Application number: JP29170295A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤
Original assignee: Semiconductor Research Foundation
Current assignee: Semiconductor Research Foundation
Priority date: 1995-10-16
Filing date: 1995-10-16
Publication date: 1997-05-02
Anticipated expiration: 2015-10-16
Also published as: JP3503094B2

Abstract

(57)【要約】【課題】より広い動作電圧の範囲でドレイン電流が指
数関数的に変化する駆動能力の十分に大きなＭＯＳＳＩ
Ｔを提供する。【解決手段】本発明のＭＯＳＳＩＴは、ｎ⁻型のチャ
ネル領域１１と、ｎ^＋型のソース領域１３及びドレイン
領域１４と、ゲートによって制御できない電流成分をな
くすためにソース領域１３の底面に接するように設けら
れたｐ^＋型の半導体領域１２と、ソース領域１３の近傍
に位置するようにチャネル領域１１上に設けられたゲー
ト絶縁膜１５及びゲート電極１６とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲート型静電誘
導トランジスタに関し、特に駆動能力が大きく、ゲート
容量を小さくし、かつ信頼性に優れた絶縁ゲート型静電
誘導トランジスタ及びその集積回路に関する。

【０００２】

【従来の技術】従来より絶縁ゲート型電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと称す）は論理回路やメモリ
に用いられており、微細化高集積化が行われている。こ
のＭＯＳＦＥＴはドレイン電圧が大きくなっていくとド
レイン電流がドレイン電圧の増加に対して次第に飽和す
る飽和型の電流電圧特性を示している。図１１がＭＯＳ
ＦＥＴのドレイン電流とドレイン電圧の関係であり、各
実線はそれぞれ異なるゲート電圧による特性を表してい
る。いずれの場合も、ドレイン電流はドレイン電圧が小
さいうちはドレイン電圧の増加とともに線形に増加し、
あるドレイン電圧で飽和する。

【０００３】一方、静電誘導トランジスタ（以下、ＳＩ
Ｔと称す）はドレイン電流がドレイン電圧の増加と共に
増加し続ける不飽和型の電流−電圧特性を有している。
図１２に示される様に、異なるゲート電圧の特性を示す
各実線は、いずれもドレイン電圧の増加に対してドレイ
ン電流が増加することを表している。ドレイン電流を制
御しているのはソース前面にある電位障壁であるため、
ドレイン電流はゲート電圧に対してだけでなく、ドレイ
ン電圧に対しても指数関数的に変化する（J.Nishizawa
et.al., IEEE Trans.on Electron Devices, vol.ED-22,
no.4,pp.185-197, 1975）。また、ソース側に直列抵
抗が存在した場合、大電流領域ではドレイン電流がドレ
イン電圧に対して線形で増加するようになることが報告
されている（Y.Mochida et.al., IEEE Trans.on Electr
on Devices, vol.ED-25,no.7, pp.761-767, 1978）。

【０００４】この静電誘導トランジスタは次のような特
徴を有している。１．不飽和型の電流−電圧特性を示すことより、見かけ
の変換コンダクタンスが大きく、出力電流が大きくと
れ、低出力インピーダンスである。２．ゲート・ソース間を逆バイアスで動作させるため高
入力インピーダンスである。３．ゲート領域を高不純物密度とできるので、ゲート抵
抗を低減できる。４．チャネル領域が低不純物密度であり、しかもゲート
領域を小型化できるので、ゲート・ソース間やゲートド
レイン間の電極容量を低減できる。５．チャネル領域が低不純物密度であるから高耐圧化が
図れる。６．きわめて広い動作範囲にわたって増幅係数を一定に
保つことができ、きわめて歪の少ない動作が行える。７．大電流動作における温度係数を負にできることから
熱暴走が起こらない。このように、静電誘導トランジスタは大電力、高耐圧、
大電流、低歪、高速動作等の様々な面で優れた特性を有
している。

【０００５】もちろん静電誘導トランジスタは絶縁ゲー
ト型とすることもでき（例えば特許第１３２０８１４
号、以下ＭＯＳＳＩＴと呼ぶ）、高速・低消費電力の集
積回路用の素子として試作が行われている（T.Nakamura
et.al.,IEEE J.of SolidState Circuits, vol.SC-13,
no.5, pp.572-576, 1978; J.Nishizawa et.al.,IEEE T
rans.on Electron Devices, vol.ED-37, no.8, pp.1877
-1883, 1990 ）。

【０００６】ＭＯＳＳＩＴはゲート・ソース間に絶縁膜
が挿入されるために、接合型ＳＩＴと比べてさらに入力
インピーダンスが大きいだけでなく、ソースの極近傍に
ゲート電極を形成できるため、直列抵抗を減らして駆動
能力を大きくすることができる。すなわちＭＯＳＳＩＴ
は基本的に高速・低消費電力の集積回路用の素子として
も優れた特性を有している。

【０００７】従来のＭＯＳＳＩＴを簡単に説明する。図
１３に示されるように、ＭＯＳＳＩＴはチャネルとなる
ｐ型半導体基板１１１と、その主表面上に設けられた薄
いゲート酸化膜１１２及びゲート電極となる多結晶シリ
コン層１１３と、ｐ型半導体基板１１１にそれぞれ設け
られたｎ型で高不純物密度のソース領域１１４及びドレ
イン領域１１５とからなる。ｐ型のチャネルの不純物密
度は、拡散電位のみでチャネルがほとんど空乏化するよ
うに設定される。

【０００８】このＭＯＳＳＩＴの電流−電圧特性を図１
４に示す。同図（ａ）はドレイン電流とドレイン電圧の
関係であり、横軸がドレイン電圧、縦軸がドレイン電流
の対数プロットであり、各実線は異なるゲート電圧に対
する特性を示している。また同図（ｂ）はドレイン電流
とゲート電圧の関係であり、横軸がゲート電圧、縦軸が
ドレイン電流の対数プロットであり、各実線は異なるド
レイン電圧に対する特性を示している。

【０００９】このように、ＭＯＳＳＩＴにおいて、ドレ
イン電流はドレイン電圧に対してもゲート電圧に対して
も指数関数的に変化し、ソース領域の前面に形成された
電位障壁によって制御されている動作領域があることが
わかる。また、大電流領域、すなわち指数関数特性から
外れるような領域におけるドレイン電流は、直列抵抗や
空間電荷のみならず、表面反転層等によっても影響され
る。

【００１０】

【発明が解決しようとする課題】本発明の一つの目的
は、より広い動作電圧の範囲でドレイン電流がゲート電
圧によってもドレイン電圧によっても指数関数的に変化
し、従来のＭＯＳＦＥＴと比べて駆動能力の十分に大き
な絶縁ゲート型静電誘導トランジスタを提供することで
ある。

【００１１】また、本発明の他の目的は、表面反転層に
よってドレイン電圧がシールドされず、すなわちその反
転層中の電子によって電位分布が決定されてドレイン電
圧を印加してもソース前面の電位障壁がさがりにくくな
ることがなく、従来のＭＯＳトランジスタと比べて駆動
能力の十分に大きな絶縁ゲート型静電誘導トランジスタ
を提供することである。

【００１２】

【課題を解決するための手段】上述の問題点を解決する
ため、本発明によるＭＯＳＳＩＴでは第１にドレイン−
チャネル−ソース間をｎ^＋−ｎ⁻−ｎ^＋構造として、チ
ャネル領域表面に反転層が形成されて、ドレイン電圧が
シールドされることがないようにする。第２にゲート電
極をソース近傍にのみ設けて、ゲート電極による２次元
効果によってドレイン近傍に大きな電界がかかること防
ぐ。第３にゲートによって制御できない電流成分をなく
すためにソース領域の少なくとも下面に接してｐ型領域
を形成するとともに実質的に浅いソース領域を形成す
る。

【００１３】

【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。

【００１４】図１（ａ）に示されるように、本発明のＭ
ＯＳＳＩＴ100 は、チャネル領域となるｎ型で低不純物
密度の半導体基板１１と、その半導体基板１１に設けら
れたｐ型で高不純物密度の半導体領域１２と、該半導体
領域１２上に設けられたｎ型で高不純物密度のソース領
域１３と、半導体基板１１に設けられたｎ型で高不純物
密度のドレイン領域１４と、ソース領域１３の近傍に位
置するようにチャネル領域上に設けられたゲート絶縁膜
１５と、該ゲート絶縁膜１５上に設けられたゲート電極
１６とを有する。

【００１５】ここで、半導体領域１２は、ゲートによっ
て制御できない電流成分をなくすために、少なくともソ
ース領域１３の底面に接するように設けられる。ゲート
絶縁膜１５は、ソース領域１３に接するかあるいは重な
るように、チャネル領域及びソース領域１３上に設けら
れる。なお、ゲート電極による２次元効果で、ドレイン
近傍にのみ大きな電界が加わってソース前面の電位障壁
がさがりにくくならないように、ゲート電極１６をソー
スの近傍の電位障壁を制御するのに必要最小限に設ける
ことが望ましい。

【００１６】同図（ｂ）は、ＭＯＳＳＩＴ100 における
ソース領域近傍のチャネルと垂直方向（同図（ａ）中の
Ｘ−Ｘ’間に相当）の１次元エネルギーバンドを示した
図である。同図において、領域１１はｎ型にドープされ
たチャネル領域、領域１５はゲート絶縁膜、領域１６は
ゲート電極を、実線１は伝導帯の底を、実線２は価電子
帯の上を、点線３は禁制帯の中央を、破線４はチャネル
領域のフェルミレベルをそれぞれ表している。実線１か
ら明らかなように、電子に対して最もエネルギーの低い
部分はチャネルの内部に形成される。これは、ゲート電
圧とｐ型半導体領域１２の拡散電位によってｎ型にドー
プされたチャネル領域１１に両側から空乏層が広がるた
めである。流れる電流をカットオフするためには、ｎ型
にドープされた半導体領域１１に完全に空乏層が広がる
ように、ソース領域１３の深さを最適化する。もちろ
ん、半導体領域１２に逆バイアスを与えれば、より広い
範囲に空乏層を広げることができるのでソース領域１３
の深さを深く設定できる。

【００１７】同図（ｃ）は、ドレイン領域近傍のチャネ
ルと垂直方向（同図（ａ）中のＹ−Ｙ’間に相当）の１
次元エネルギーバンドを示した図である。なお、図中の
符号は、同図（ｂ）と同様である。同図によると、ドレ
イン領域近傍ではソース近傍に比べて深いところまで電
位の低いところが広がり、表面での電界集中の影響を受
けにくくなっていることが判る。

【００１８】同図（ｄ）は、チャネル内部の電位が最も
低い部分のチャネル方向の電位分布（同図（ａ）中のＺ
−Ｚ’に相当）を示す図である。図中、領域１３はソー
ス領域、領域１１はチャネル領域、領域１４はドレイン
領域をそれぞれ表している。同図によれば、ソース領域
の前面に電位障壁が形成され、ドレイン電圧も比較的均
一にチャネル全体に加わる。したがって、ゲート電圧の
みならずドレイン電圧によっても有効にソース前面の電
位障壁を制御でき、大きな駆動能力を得ることができ
る。

【００１９】ＭＯＳＳＩＴ100 では、ドレイン−チャネ
ルーソースをｎ^＋−ｎ⁻−ｎ^＋構造としており、チャネ
ル領域表面に反転層が形成されてドレイン電圧がシール
ドされることがないようにしている。また、ＭＯＳＳＩ
Ｔ100 で流すことのできる最大の電流はｎ^＋−ｎ⁻−ｎ
^＋構造によって決定されると考えられる。ｎ^＋−ｎ⁻−
ｎ^＋構造ではチャネル長が短くなってくると低電界にお
いてもｎ^＋領域からの電子のしみだしによってｎ⁻領域
の電子の密度が上昇する。例えばｎ⁻領域の中央の電子
密度をＮ_０とすれば、Ｎ_０＝（２π^２ε_０ε_ｓｉｋＴ）／（ｑ^２Ｌ^２）と表される。但し、ε_０は真空中の誘電率、ε_ｓｉはシ
リコンの比誘電率、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電子の電荷量、Ｌはｎ⁻領域（チャネル）の長
さである。この電子密度に略々比例した電流が流れる。
さらにドレイン電界が大きくなるとチャネルに電子が注
入されはじめて電子密度が上がり、空間電荷制限電流が
流れる。

【００２０】また、ドレイン電流を確実に制御するため
に、所望のチャネル長とドレイン電圧においてｎ^＋領域
からしみだす電子の分とチャネルに注入される空間電荷
の分も含めてゲートで空乏化できるようにソース深さを
決定する。チャネル中に形成される電位障壁の頂上の近
傍は横方向電界がほとんどないから、ほぼ平衡状態と考
えて良い。よってゲートに印加できる最大電圧はｎ型の
チャネル領域の表面に反転層が形成されるような表面ポ
テンシャルになるになるまでで、それ以上は空乏層はも
はや広げられない。この最大の空乏層幅Ｗ_ｍａｘは、ｎ
型チャネル領域のフェルミポテンシャルをφ_Ｆとする
と、Ｗ_ｍａｘ＝｛２ε_０ε_ｓｉ（２φ_Ｆ）／ｑＮ_０｝
^１／２と表すことができる。但し、Ｎ_０は所望のチャネル長と
ドレイン電圧におけるチャネル中央の電子の密度であ
り、Ｗ_ｍａｘは電子の密度Ｎ_０の平方根に比例して減少
する。この関係から、ｎ型のチャネル領域が完全に空乏
化するような範囲にソース領域の深さを計算できる。

【００２１】ここで、ｋＴ／ｑ＝βとあらわすと、Ｗ_ｍａｘ＝Ｌ／π（２φ_Ｆ／β）^１／２となる。φ_Ｆの値はｎ型にドープされた半導体領域１１
の不純物密度により異なるが、β〜２０βの程度であ
る。従って、Ｗ_ｍａｘは略々Ｌに等しく、高々０．５Ｌ
〜２Ｌ程度である。ソース領域の深さはこれよりは浅く
設計する。

【００２２】更に、図２に本発明のＭＯＳＳＩＴ100 の
代表的なドレイン電流とドレイン電圧の関係を示す。各
実線は異なるゲート電圧に対する特性で、不飽和型の電
流−電圧特性を示している。各破線は、比較のために、
従来のＭＯＳＦＥＴのドレイン電流とドレイン電圧の関
係の一例を示したものである。同図より明らかなよう
に、本発明のＭＯＳＳＩＴ100 では、ドレイン電流が飽
和傾向を示さないので大きな駆動能力が得られる。

【００２３】

【実施例】本発明による第１の実施例を図３を参照して
説明する。同図（ａ）に示されるように、ＭＯＳＳＩＴ
110 は、ｐ型で低不純物密度の半導体基板１０と、該半
導体基板１０上に設けられたｎ型で低不純物密度のチャ
ネル領域１１と、そのチャネル領域１１に設けられたｐ
型で高不純物密度の半導体領域１２と、該半導体領域１
２上に設けられたｎ型で高不純物密度のソース領域１３
と、チャネル領域１１に設けられたｎ型で高不純物密度
のドレイン領域１４と、ソース領域１３に接するように
チャネル領域表面の一部分上に設けられたゲート絶縁膜
１５と、該ゲート絶縁膜１５上に設けられたゲート電極
１６とを有する。

【００２４】ＭＯＳＳＩＴ110 では、ゲート電極１６は
チャネル領域１１の中央部からソース領域１３側のチャ
ネル領域１１上に形成される。ソース前面の電位障壁の
位置は、ドレイン電圧が印加されていないときにはチャ
ネル領域１１の中央であり、ドレイン電圧が印加された
ときにはこれよりもソース側に位置する。そのため、ゲ
ート電極１６の長さを少なくともチャネル領域１１の長
さの半分以下とすることが望ましい。また、ゲートで制
御できない深い部分を流れる電流を防ぐための半導体領
域１２は、その端がソース領域１３の端よりもドレイン
領域１４寄りになるように形成される。この半導体領域
１２もゲート電極１６と同様に２次元効果を避けるため
に、チャネル領域１１の長さの半分以下の張りだしであ
ることが望ましい。ソース領域１３の深さは、ドレイン
領域１４の深さに比べて浅く形成されており、ゲートで
制御できない深い部分を流れる電流を防いでいる。

【００２５】チャネル領域１１の不純物密度は１０^１１
〜１０^１８ｃｍ^−３程度であり、イオン注入、熱拡散法
若しくエピタキシャル成長法を用いて形成される。ソー
ス領域１３およびドレイン領域１４はイオン注入法や熱
拡散法によって形成され、その不純物密度は１０^１９〜
１０^２１ｃｍ^−３程度、拡散深さは０．０５〜０．５μ
ｍ程度である。半導体領域１２の不純物密度は１０^１７
〜１０^１９ｃｍ^−３程度であり、イオン注入等で形成さ
れる。ゲート絶縁膜１５として、薄いシリコン酸化膜が
よく用いられ、膜厚は１．５ｎｍ〜１００ｎｍ程度であ
る。絶縁膜の材料としては、熱酸化膜に限られるわけで
はなく、酸化膜と窒化膜との複合膜等でも良い。ゲート
電極１６は、たとえば不純物を高濃度にドープした多結
晶シリコン膜等が挙げられ、１００ｎｍ〜５００ｎｍ程
度の膜厚である。もちろん、多結晶シリコンの上に高融
点金属や高融点金属シリサイドを張り合わせたものでも
構わないし、金属膜でも良い。なお、図示していないが
ソース領域１３およびドレイン領域１４上には絶縁膜が
形成され、それぞれコンタクト孔を介して電極が設けら
れてＡｌ等の金属配線に接続される。

【００２６】更に、第１の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ110 と同じところは
省略する。ＭＯＳＳＩＴ120 では、ゲート電極１６をチ
ャネル領域１１の表面全体に形成する。ソース領域１３
の近傍のチャネル領域１１上にはゲート酸化膜が形成さ
れ、ドレイン領域１４の近傍のチャネル領域１１上は厚
い酸化膜１７が形成される。そのため、ゲート電極１６
をチャネル領域１１の全体に形成しても、ＭＯＳＳＩＴ
110 と同様の効果を得ることができる。

【００２７】このような構造によれば、ソース前面の電
位障壁をゲート電圧のみならず、ドレイン電圧によって
も有効に制御でき、広い範囲にわたって指数関数則にし
たがったドレイン電流を流すことができる。したがっ
て、駆動能力の大きなトランジスタを得ることができ
る。

【００２８】本発明による第２の実施例を図４を参照し
て説明する。同図（ａ）に示されるように、ＭＯＳＳＩ
Ｔ130 は、ｐ型で比較的高不純物密度の半導体基板２１
と、その半導体基板２１上に設けられたｎ型で低不純物
密度のチャネル領域１１と、半導体基板２１に設けられ
たｎ型で高不純物密度のソース領域１３と、チャネル領
域１１に設けられたｎ型で高不純物密度のドレイン領域
１４と、ソース領域１３に重なるようにチャネル領域表
面の一部分上に設けられたゲート絶縁膜１５と、該ゲー
ト絶縁膜１５上に設けられたゲート電極１６とを有す
る。このＭＯＳＳＩＴ130 では、ソース領域１３の底面
及び側面の少なくとも一部分を半導体基板２１に接する
ように形成し、界面から離れた部分でのゲートで制御で
きない電流を抑制する。また、ソース領域１３を半導体
基板２１内に設けることにより、ソース領域１３とドレ
イン領域１４の拡散深さを同じとすることができる。

【００２９】更に、第２の実施例の変形例を同図（ｂ）
を参照して説明する。なお、ＭＯＳＳＩＴ130 と同じと
ころは省略する。ＭＯＳＳＩＴ140 は、チャネル領域と
なるｎ型で低不純物密度の半導体基板２２と、半導体基
板２２に設けられたｐ型で比較的高不純物密度の半導体
領域２３と、その半導体領域２３に設けられたソース領
域１３と、半導体基板２２に設けられたドレイン領域１
４と、ソース領域１３に重なるようにチャネル領域表面
の一部分上に設けられたゲート絶縁膜１５と、該ゲート
絶縁膜１５上に設けられたゲート電極１６とを有する。
ＭＯＳＳＩＴ140 では、ＭＯＳＳＩＴ130 と異なり、基
板としてｎ⁻型の半導体基板２２を用いているため、ソ
ース領域１３の底面と側面の少なくとも一部に接するｐ
^＋型の半導体領域２３を形成する。この半導体領域２３
は例えばイオン注入によって形成でき、通常のイオン注
入においても注入したイオンの分散の分だけｎ型チャネ
ル領域（半導体基板２２）にはみ出して形成できる。

【００３０】ＭＯＳＳＩＴ130 ，140 のいずれの場合
も、ソース領域１３の側面を囲むｐ^＋領域（半導体基板
２１，半導体領域２３）はドレイン側にドレイン側に張
り出しているが、その張り出しはゲート電極１６と同様
に電位障壁が形成される程度である。

【００３１】本発明による第３の実施例を図５を参照し
て説明する。同図（ａ）に示されるように、ＭＯＳＳＩ
Ｔ150 は、ｐ型で低不純物密度の半導体基板１０と、該
半導体基板１０上に設けられたｎ型で低不純物密度のチ
ャネル領域１１と、半導体基板１０上にかつチャネル領
域１１に接するように設けられたｐ型で高不純物密度の
半導体領域１２と、チャネル領域１１に設けられた溝部
２４（Ｕ字型）と、半導体領域１２上に設けられたソー
ス領域１３と、溝部２４の側壁及び底面からチャネル領
域１１に設けられたドレイン領域１４と、ソース領域１
３及びチャネル領域１１表面の一部分上に設けられたゲ
ート絶縁膜１５と、その上に設けられたゲート電極１６
とを有する。

【００３２】半導体領域１２はソース領域１３の底面に
接しており、半導体領域１２の端はソース領域１３の端
よりもドレイン側に張り出している。いうまでもなく、
半導体領域１２により、ゲートで制御できない深い部分
を流れる電流を防いでいる。また、ＭＯＳＳＩＴ150 で
は、溝部２４を設けたことにより、１度のイオン注入の
工程で深いドレイン領域１４と浅いソース領域１３とが
同時に形成できる。特に斜め注入を行えば溝部２４の側
壁のドレイン領域を容易に形成することができる。

【００３３】更に、第３の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ150 と同じところは
省略する。ＭＯＳＳＩＴ160 は、半導体基板１０と、半
導体基板１０上に設けられたチャネル領域１１と、チャ
ネル領域１１に接するように半導体基板１０上に設けら
れた半導体領域１２と、半導体領域１２上に設けられた
ソース領域１３と、チャネル領域１１に隣接するように
半導体基板１０上に設けられたドレイン領域１４と、ソ
ース領域１３の側壁及びそれに続くチャネル領域１１の
表面上に設けられたゲート絶縁膜１５と、該ゲート絶縁
膜１５上に設けられたゲート電極１６とを有する。チャ
ネル領域１１は溝部２４により露出されており、ソース
領域１３はその底面が半導体領域１２と接し、その側面
の一部は溝部２４の側壁であり、その側面の他の一部は
チャネル領域１１と接した構造である。

【００３４】このＭＯＳＳＩＴ160 では、イオン注入等
を用いてソース領域１３を形成すると同時に、チャネル
領域１１に設けた溝部２４の底面の一部からチャネル領
域１１にイオン注入等によりドレイン領域１４を形成す
る。しかし、ソース領域１３はその側面の一部がチャネ
ル領域１１と接する構造であるため、ソース領域１３を
ドレイン領域１４と同時に形成しても、溝部２４の深さ
分だけ実質的に浅いソース領域を形成できる。しかも、
反応性イオンエッチング等の技術を用いて、溝部２４の
側壁に薄いゲート電極を残すこともできるので、ソース
近傍にのみ短いゲート電極を形成することができるとい
う利点も有する。

【００３５】本発明による第４の実施例を図６を参照し
て説明する。ＭＯＳＳＩＴ170 は、ｎ型で低不純物密度
のチャネル領域１１と、該チャネル領域１１を挟み対向
するようにそれぞれ設けられたｎ型で高不純物密度のソ
ース領域１３及びドレイン領域１４と、ソース領域１３
に接するか若しくは重なるようにチャネル領域１１の表
面の一部分上に設けられたゲート絶縁膜１５ａ及びその
上に設けられたゲート電極１６ａと、ゲ−ト絶縁膜１５
ａ及びゲート電極１６ａに対向するようにチャネル領域
１１の他の表面の一部分上に設けられたゲ−ト絶縁膜１
５ｂ及びゲート電極１６ｂとを有する。

【００３６】ＭＯＳＳＩＴ170 では、チャネル領域１１
の対向する両面にゲート酸化膜１５ａ，ｂ及びゲート電
極１６ａ，ｂを形成する。この構造であると、これまで
の実施例のようにソース領域底面に接したｐ型で高不純
物密度の半導体領域を必ずしも必要としない。双方のゲ
ート電極に挟まれたチャネル領域の幅が、ゲート電極で
制御できる範囲にあれば良いわけである。

【００３７】なお、このような構造のＭＯＳＳＩＴ170
は絶縁基板上等に形成することができる。もちろん、半
導体基板の表面に反応性イオンエッチング技術等を用い
てプラグを形成して、縦方向にｎ^＋−ｎ⁻−ｎ^＋構造を
構成し、その周囲にゲート電極を巻き付けたような構造
としても良い。

【００３８】本発明による第５の実施例を図７を参照し
て説明する。同図（ａ）によれば、ＭＯＳＳＩＴ180
は、ドレイン領域となるｎ型で高不純物密度の半導体基
板２５（以下、ドレイン領域２５）と、該ドレイン領域
２５の表面の一部分上に設けられたｎ型で低不純物密度
のチャネル領域１１と、該チャネル領域１１上の中心部
に設けられたｐ型で高不純物密度の半導体領域１２と、
該半導体領域１２の周囲に位置するようにチャネル領域
１１上に設けられたｎ型で高不純物密度のソース領域１
３と、該ソース領域１３及びチャネル領域１１の表面の
一部分上に設けられたゲート絶縁膜１５及びゲート電極
１６とを有する。

【００３９】ＭＯＳＳＩＴ180 では、ドレイン領域２５
−チャネル領域１１−ソース領域１３を縦方向に形成
し、ゲート絶縁膜１５及びゲート電極１６をソース領域
１３及びチャネル領域１１の周囲に巻き付けている。同
図のように、プラグ（チャネル領域１１部分）の直径が
太くても、その中心部にゲートで制御することができな
い電流を抑制するための半導体領域１２を設けること
で、ゲート、ドレインの双方でドレイン電流を制御する
ことができるようになる。なお、図中、半導体領域１２
の深さはソース領域１３より少し深く形成されている
が、同じ深さであっても良い。

【００４０】更に、第５の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ180 と異なるところ
のみを説明する。ＭＯＳＳＩＴ190 はドレイン領域２５
と、凸状のチャネル領域１１と、そのチャネル領域１１
の先端部上に設けられたソース領域１３と、ソース領域
１３とチャネル領域１１の切り欠け部の周囲に設けられ
たゲート絶縁膜１５及びゲート電極１６とを有する。Ｍ
ＯＳＳＩＴ190 では、チャネル領域１１の太さを途中で
変えることにより、ＭＯＳＳＩＴ180 で必要であった半
導体領域１２を形成する必要がない。

【００４１】このように、ドレイン−チャネル−ソース
を縦方向に形成したとしても、ソース領域近傍のチャネ
ル領域上に形成することにより第１の実施例等と同様の
効果を得ることができる。また、例えば第１の実施例で
説明したソース領域の浅い拡散深さから得る効果は、第
５の実施例では半導体領域１２をプラグの中心部に形成
したりプラグを凸状に形成したりすることで実現でき
る。

【００４２】また、本発明によるＭＯＳＳＩＴ100 〜19
0 において流せる最大の電流はｎ^＋−ｎ⁻−ｎ^＋構造に
よって決定されると考えられる。つまり、ドレインに電
圧を印加していって、チャネル中の電子の密度が増加す
ると、この空間電荷によって電位分布が決定されて、空
間電荷制限電流が流れるようになる。従って、後述する
ように、ドレイン電圧に連動した別のゲート電極によっ
て、ドレイン近傍の空間電荷の分布を制御すれば、より
大きな電流を流せることが可能である。

【００４３】以下、ＭＯＳＳＩＴ100 及びＭＯＳＳＩＴ
170 を例にドレイン電圧に連動した別のゲート電極を有
するＭＯＳＳＩＴを説明する。

【００４４】本発明による第６の実施例を図８を参照し
て説明する。同図（ａ）に示されるように、ＭＯＳＳＩ
Ｔ200 は、チャネル領域ともなるｎ型で低不純物密度の
半導体基板（以下、チャネル領域）１１と、該チャネル
領域１１に設けられたｐ型で高不純物密度の半導体領域
１２と、該半導体領域１２上に設けられたｎ型で高不純
物密度のソース領域１３と、チャネル領域１１に設けら
れたｎ型で高不純物密度のドレイン領域１４と、ソース
領域１３の近傍に位置するようにチャネル領域１１の一
部分上に設けられたゲート絶縁膜１５と、該ゲート絶縁
膜１５上に設けられたゲート電極１６と、ドレイン領域
１４の近傍に位置するようにチャネル領域１１の一部分
上に設けられたゲート絶縁膜１７と、該ゲート絶縁膜１
７上に設けられたゲート電極１８とを有する。ゲート絶
縁膜１７及びゲート電極１８は、ドレイン領域１４に接
するか或いは重なるように形成される。ゲート電極１６
にはゲート電圧Ｖ_Ｇ１が印加され、ゲート電極１８には
ドレイン電圧Ｖ_Ｄと同程度の電圧Ｖ_Ｇ２が印加される。

【００４５】更に、第６の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ200 と異なるところ
のみを説明する。ＭＯＳＳＩＴ210 はチャネル領域１１
と、チャネル領域１１に設けられた半導体領域１２と、
半導体領域１２上に設けられたソース領域１３と、チャ
ネル領域１１に設けられたドレイン領域１４と、ソース
領域１３の近傍に位置するようにチャネル領域１１の一
部分上に設けられたゲート絶縁膜１５と、該ゲート絶縁
膜１５上に設けられたゲート電極１６と、ドレイン領域
１４の近傍に位置するようにチャネル領域１１の一部分
上に設けられたゲート絶縁膜１７と、ドレイン領域（電
極）１４に直接接続されかつゲート絶縁膜１７上に設け
られたゲート電極１９とを有する。

【００４６】本発明による第７の実施例を図９を参照し
て説明する。同図（ａ）によれば、ＭＯＳＳＩＴ220
は、チャネル領域１１と、チャネル領域１１に設けられ
た半導体領域１２と、該半導体領域１２上に設けられた
ソース領域１３と、チャネル領域１１に設けられたドレ
イン領域１４と、チャネル領域１１上に設けられたゲー
ト絶縁膜２０と、ドレイン領域１４の近傍に位置するよ
うにゲート絶縁膜２０の一部分上に設けられたゲート電
極１８と、ソース領域１３の近傍に位置するようにゲー
ト絶縁膜２０の一部分上に設けられると共にその一端が
絶縁膜を介してゲート電極１８と重なるように設けられ
たゲート電極１６とを有する。ゲート電極１６にはゲー
ト電圧Ｖ_Ｇ１が印加され、ゲート電極１８にはドレイン
電圧Ｖ_Ｄと同程度の電圧Ｖ_Ｇ２が印加される。

【００４７】更に、第７の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ220 と異なるところ
のみを説明する。ＭＯＳＳＩＴ230 は、チャネル領域１
１と、チャネル領域１１に設けられた半導体領域１２
と、半導体領域１２上に設けられたソース領域１３と、
チャネル領域１１に設けられたドレイン領域１４と、チ
ャネル領域１１上に設けられたゲート絶縁膜２０と、そ
の一端がドレイン領域（電極）１４に直接接続されると
共にドレイン領域１４の近傍に位置するようにゲート絶
縁膜２０の一部分上に設けられたゲート電極１９と、ソ
ース領域１３の近傍に位置するようにゲート絶縁膜２０
の一部分上に設けられると共にその一端が絶縁膜を介し
てゲート電極１９と重なるように設けられたゲート電極
１６とを有する。

【００４８】本発明による第８の実施例を図１０を参照
して説明する。同図（ａ）に示されるようにＭＯＳＳＩ
Ｔ240 は、ｎ型で低不純物密度のチャネル領域１１と、
該チャネル領域１１を挟み対向するようにそれぞれ設け
られたｎ型で高不純物密度のソース領域１３及びドレイ
ン領域１４と、チャネル領域１１の表面上に設けられた
ゲート絶縁膜２０ａと、該ゲート絶縁膜２０ａに対向す
るようにチャネル領域１１の他の表面上に設けられたゲ
ート絶縁膜２０ｂと、ドレイン領域１４の近傍に位置す
るようにゲート絶縁膜２０ａの一部分上に設けられたゲ
ート電極１８ａと、ソース領域１３の近傍に位置すると
共にその一端がゲート電極１８ａと絶縁膜を介して重な
るようにゲート絶縁膜２０ａの一部分上に設けられたゲ
ート電極１６ａと、ゲート電極１８ａ及びゲート電極１
６ａと対向するようにゲート絶縁膜２０ｂ上に設けられ
たゲート電極１８ｂ及びゲート電極１６ｂとを有する。

【００４９】更に、第８の実施例の変形例を同図（ｂ）
より説明する。なお、ＭＯＳＳＩＴ240 と異なるところ
のみを説明する。ＭＯＳＳＩＴ250 はチャネル領域１１
と、該チャネル領域１１を挟むようにそれぞれ設けられ
たソース領域１３及びドレイン領域１４と、チャネル領
域１１の表面及び他の表面上にそれぞれ設けられたゲー
ト絶縁膜２０ａ及びゲート絶縁膜２０ｂと、ドレイン領
域（電極）１４に直接接続すると共にドレイン領域１４
の近傍に位置するようにゲート絶縁膜２０ａの一部分上
に設けられたゲート電極１９ａと、ソース領域１３の近
傍に位置すると共にその一端がゲート電極１９ａと絶縁
膜を介して重なるようにゲート絶縁膜２０ａの一部分上
に設けられたゲート電極１６ａと、ゲート電極１９ａ及
びゲート電極１６ａと対向するようにゲート絶縁膜２０
ｂ上に設けられたゲート電極１９ｂ及びゲート電極１６
ｂとを有する。

【００５０】第６乃至第８の実施例で説明したように、
ソース領域の近傍に設けられるゲート電極のほかに、ド
レイン領域を近傍に別のゲート電極を設けることによ
り、ドレイン電界を制御することができ、より大きな駆
動能力が得られる。なお、ＭＯＳＳＩＴ100 ，170 以外
の構造であっても別のゲート電極を有する効果は同様で
ある。

【００５１】また、これまでｎチャネル絶縁ゲート型静
電誘導トランジスタについて説明してきたが、これに限
られるわけではなく、ｐチャネル絶縁ゲート型静電誘導
トランジスタについても同様である。

【００５２】

【発明の効果】本発明によるＭＯＳＳＩＴによれば、ゲ
ート電圧のみならずドレイン電圧によっても有効にソー
ス前面の電位障壁を制御でき、大きな駆動能力を得るこ
とができる。また、従来のＭＯＳＦＥＴと異なりドレイ
ン近傍にのみ大きな電界が加わるのではないためホット
キャリア耐性が高く、半導体−絶縁膜界面に電流を流さ
ないので界面のトラップ等の影響を受けにくく低雑音で
ある等の特徴を有する。駆動能力が大きく信頼性の高い
絶縁ゲート型静電誘導トランジスタを提供することがで
き、その工業的価値は大きい。

【図面の簡単な説明】

【図１】（ａ）は本発明によるＭＯＳＳＩＴ100 を摸式
的に示す断面図であり、（ｂ）は同図（ａ）中のＸ−Ｘ
´に沿った電位分布を示す図であり、（ｃ）は同図
（ａ）中のＹ−Ｙ´に沿った電位分布図であり、（ｄ）
は同図（ａ）中のＺ−Ｚ´に沿った電位分布を示す図で
ある。

【図２】ＭＯＳＳＩＴ100 のドレイン電流とドレイン電
圧の関係（実線）を示すと共にＭＯＳＦＥＴのドレイン
電流とドレイン電圧の関係（破線）を示す図である。

【図３】（ａ）は本発明によるＭＯＳＳＩＴ110 を摸式
的に示す断面図であり、（ｂ）は本発明によるＭＯＳＳ
ＩＴ120 を摸式的に示す断面図である。

【図４】（ａ）は本発明によるＭＯＳＳＩＴ130 を摸式
的に示す断面図であり、（ｂ）は本発明によるＭＯＳＳ
ＩＴ140 を摸式的に示す断面図である。

【図５】（ａ）は本発明によるＭＯＳＳＩＴ150 を摸式
的に示す断面図であり、（ｂ）は本発明によるＭＯＳＳ
ＩＴ160 を摸式的に示す断面図である。

【図６】本発明によるＭＯＳＳＩＴ170 を摸式的に示す
断面図である。

【図７】（ａ）は本発明によるＭＯＳＳＩＴ180 を摸式
的に示す断面図であり、（ｂ）は本発明によるＭＯＳＳ
ＩＴ190 を摸式的に示す断面図である。

【図８】（ａ）は本発明によるＭＯＳＳＩＴ200 を摸式
的に示す断面図であり、（ｂ）は本発明によるＭＯＳＳ
ＩＴ210 を摸式的に示す断面図である。

【図９】（ａ）は本発明によるＭＯＳＳＩＴ220 を摸式
的に示す断面図であり、（ｂ）は本発明によるＭＯＳＳ
ＩＴ230 を摸式的に示す断面図である。

【図１０】（ａ）は本発明によるＭＯＳＳＩＴ240 を摸
式的に示す断面図であり、（ｂ）は本発明によるＭＯＳ
ＳＩＴ250 を摸式的に示す断面図である。

【図１１】ＭＯＳＦＥＴのドレイン電流とドレイン電圧
の関係を示す図である。

【図１２】ＳＩＴのドレイン電流とドレイン電圧の関係
を示す図である。

【図１３】従来のＭＯＳＳＩＴを摸式的に示す断面図で
ある。

【図１４】従来のＭＯＳＳＩＴにおける特性を示し、
（ａ）はドレイン電圧に対するドレイン電流の関係を対
数を用いて示した図であり、（ｂ）はゲート電圧に対す
るドレイン電流の関係を対数を用いて示した図である。

【符号の説明】

１１…ｎ⁻型の半導体基板（チャネル領域）、１２…ｐ
^＋型の半導体領域１３…ｎ^＋型のソース領域、１４…ｎ^＋型のドレイン領
域１５（１５ａ，１５ｂ）…ゲート絶縁膜、１６（１６
ａ，１６ｂ）…ゲート電極１７…ゲート絶縁膜、１８（１８ａ，１８ｂ）…ゲート
電極１９（１９ａ，１９ｂ）…ゲート電極、２０（２０ａ，
２０ｂ）…ゲート絶縁膜２１…ｐ^＋型の半導体基板、２２…ｎ⁻型の半導体基板２３…ｐ^＋型の半導体領域、２４…溝部、２５…ｎ^＋型
の半導体基板

Claims

【特許請求の範囲】

【請求項１】第１の導電型のシリコン基板の一主表面
に形成された第２の導電型で高不純物密度のソース領域
とドレイン領域を有し、前記ソース領域とドレイン領域
に挟まれた主表面に第２の導電型の半導体領域を有し、
少なくとも前記ソース領域の底面に接した第１の導電型
の半導体領域を有し、前記第２の導電型の半導体領域の
一部分の表面に前記ソース領域に接するか、もしくは重
なる部分を有して絶縁膜とゲート電極とを有したことを
特徴とする絶縁ゲート型静電誘導トランジスタ。
【請求項２】前記ドレイン領域の深さよりも前記第１
の導電型の半導体領域の上端が浅いことを特徴とする、
特許請求の範囲第１項記載の絶縁ゲート型静電誘導トラ
ンジスタ。