CN111508896B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：形成至少一个金属栅极结构、位于金属栅极结构两侧鳍部中的源漏掺杂层以及位于金属栅极结构之间且覆盖源漏掺杂层的介质层，金属栅极结构横跨多个鳍部；金属栅极结构和介质层上形成露出第一区域和第二区域交界处的掩膜层；以掩膜层为掩膜，进行多次沉积刻蚀步骤，形成贯穿金属栅极结构的开口，沉积刻蚀步骤包括：沉积工艺，沉积工艺在第一区域和第二区域交界处介质层表面沉积保护层；形成保护层后进行刻蚀工艺，刻蚀工艺刻蚀第一区域和第二区域交界处的金属栅极结构。多次沉积刻蚀步骤的过程中介质层上始终有保护层，使得源漏掺杂层能够对沟道提供足够的压应力或张应力，提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(Short Channel Effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
静态随机存取存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中，其因为具有功耗小、读取速读快等优点而广泛应用于数据的存储。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述基底包括第一区域和第二区域，所述第一区域形成的晶体管共用栅极结构，所述第二区域形成的晶体管共用栅极结构；形成至少一个金属栅极结构、位于所述金属栅极结构两侧的所述鳍部中的源漏掺杂层以及位于所述金属栅极结构之间且覆盖所述源漏掺杂层的介质层，所述金属栅极结构横跨多个所述鳍部，所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；在所述金属栅极结构和介质层上形成露出所述第一区域和第二区域交界处的掩膜层；以所述掩膜层为掩膜，进行多次沉积刻蚀步骤，形成贯穿所述金属栅极结构的开口，所述沉积刻蚀步骤包括：沉积工艺，所述沉积工艺在所述第一区域和第二区域交界处所述介质层表面沉积保护层；在形成所述保护层之后进行刻蚀工艺，所述刻蚀工艺刻蚀所述第一区域和第二区域交界处的金属栅极结构；在所述开口中形成隔离层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域，所述第一区域形成的晶体管共用栅极结构，所述第二区域形成的晶体管共用栅极结构；多个鳍部，分立于所述衬底上；金属栅极结构，横跨多个所述鳍部，且所述金属栅极结构覆盖所述鳍部的部分顶壁和部分侧壁，所述鳍部间的所述金属栅极结构位于所述衬底上；源漏掺杂层，位于所述金属栅极结构两侧的所述鳍部中；介质层，位于所述金属栅极结构露出的衬底上，且所述介质层覆盖所述源漏掺杂层；保护层，位于所述第一区域和第二区域交界处的所述金属栅极结构之间的所述介质层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所述基底包括第一区域和第二区域，所述第一区域形成的晶体管共用栅极结构，所述第二区域形成的晶体管共用栅极结构；形成多个金属栅极结构、位于所述金属栅极结构两侧的所述鳍部中的源漏掺杂层以及位于所述金属栅极结构之间且覆盖所述源漏掺杂层的介质层之后，进行多次沉积刻蚀步骤，形成贯穿所述金属栅极结构的开口；所述沉积刻蚀步骤包括：沉积工艺，所述沉积工艺在所述第一区域和第二区域交界处所述介质层表面沉积保护层；在形成所述保护层之后进行刻蚀工艺，所述刻蚀工艺刻蚀所述第一区域和第二区域交界处的金属栅极结构；沉积工艺中形成的保护层在刻蚀工艺中保护位于所述保护层下方的介质层不易被误刻蚀，在一个沉积刻蚀步骤结束后，进入下一个沉积刻蚀步骤，继续在所述介质层上继续沉积保护层，沉积的保护层在刻蚀工艺中保护保护层下方的介质层不易被误刻蚀，多次沉积刻蚀步骤的过程中所述介质层上始终有保护层，进而所述介质层中的源漏掺杂层不易被误刻蚀，使得源漏掺杂层能够对沟道提供足够的压应力或张应力，进而提高载流子迁移速率，提高半导体结构的电学性能。
附图说明
图1至图5一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图22是本发明一实施例半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5示出了一种静态随机存取存储器的形成方法中各步骤对应的结构示意图。
所述静态随机存取存储器包括多个SRAM单元，每个SRAM单元包括六个MOS管(即具有6T结构)。
如图1所示，图1为静态随机存取存储器(SRAM)中部分区域的示意图，图中仅示意出了第一鳍部1和第二鳍部2，所述第一鳍部1和第二鳍部2上横跨有第一金属栅极结构3和第二金属栅极结构4，在所述第一金属栅极结构3和第二金属栅极结构4两侧的第一鳍部1和第二鳍部2中形成源漏掺杂层12。所述第一金属栅极结构3和第二金属栅极结构4均覆盖所述第一鳍部1和第二鳍部2的顶壁和侧壁，其中第一鳍部1属于第一区域I，第二鳍部2属于第二区域II。
如图2所示，图2为图1中沿A-A方向的剖视图，所述A-A剖视的位置为第一区域I和第二区域II的交界处，所述金属栅极结构(3和4)位于衬底5上，介质层6位于所述鳍部(1和2)以及金属栅极结构(3和4)露出的所述衬底5上，在所述介质层6和金属栅极结构(3和4)上形成掩膜材料层7以及位于所述掩膜材料层7上的光刻胶层8。
如图3所示，以所述光刻胶层8为掩膜刻蚀所述掩膜材料层7，形成掩膜层9，所述掩膜层9露出所述第一区域I(如图1所示)和第二区域II(如图1所示)交界处的所述金属栅极结构(3和4)。
如图4和图5所示，图5为图4中A-A方向的剖视图，以所述掩膜层9为掩膜刻蚀所述第一区域I(如图1所示)和第二区域II(如图1所示)交界处的金属栅极结构(3和4)，形成第一开口10和第二开口11。
在以掩膜层9为掩膜刻蚀所述第一区域I(如图1所示)和第二区域II(如图1所示)交界处的金属栅极结构(3和4)，形成第一开口10(如图4所示)和第二开口11(如图4所示)的过程中，位于所述介质层6(如图3所示)中的源漏掺杂层12易被误刻蚀，易降低源漏掺杂层12对工作时形成的沟道压应力或者张应力，易降低电子迁移速率，使得半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例所述基底包括第一区域和第二区域，所述第一区域形成的晶体管共用栅极结构，所述第二区域形成的晶体管共用栅极结构；形成多个金属栅极结构、位于所述金属栅极结构两侧的所述鳍部中的源漏掺杂层以及位于所述金属栅极结构之间且覆盖所述源漏掺杂层的介质层之后，进行多次沉积刻蚀步骤，形成贯穿所述金属栅极结构的开口；所述沉积刻蚀步骤包括：沉积工艺，所述沉积工艺在所述第一区域和第二区域交界处所述介质层表面沉积保护层；在形成所述保护层之后进行刻蚀工艺，所述刻蚀工艺刻蚀所述第一区域和第二区域交界处的金属栅极结构；沉积工艺中形成的保护层在刻蚀工艺中保护位于所述保护层下方的介质层不易被误刻蚀，在一个沉积刻蚀步骤结束后，进入下一个沉积刻蚀步骤，继续在所述介质层上继续沉积保护层，沉积的保护层在刻蚀工艺中保护保护层下方的介质层不易被误刻蚀，多次沉积刻蚀步骤的过程中所述介质层上始终有保护层，进而所述介质层中的源漏掺杂层不易被误刻蚀，使得源漏掺杂层能够对沟道提供足够的压应力或张应力，进而提高载流子迁移速率，提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图6至图22是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图6和图7，图7是图6中沿CC方向的剖视图，提供基底，基底包括衬底100以及多个分立于衬底100上的鳍部101，基底包括第一区域I和第二区域II，第一区域I形成的晶体管共用栅极结构，第二区域II形成的晶体管共用栅极结构。
衬底100为后续形成半导体结构提供工艺操作平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
本实施例中，鳍部101露出的衬底100上还形成有隔离结构103(如图7所示)，隔离结构103覆盖鳍部101的部分侧壁。
隔离结构103用于对相邻器件之间起到隔离作用，隔离结构103的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，隔离结构103的材料为氧化硅。
需要说明的是，为方便示意和描述，仅在图6中示意出了衬底100和位于所述衬底100上的鳍部101，隔离结构103在图中未示出。
参考图8和图9，图9是图8中沿A-A方向的剖视图，形成至少一个金属栅极结构102、位于金属栅极结构102两侧的鳍部101中的源漏掺杂层(图中未示出)以及位于金属栅极结构102之间且覆盖源漏掺杂层的介质层104(如图4所示)，金属栅极结构102横跨多个鳍部101，金属栅极结构102覆盖鳍部101的部分顶面和部分侧壁。
金属栅极结构102在半导体结构工作时控制源极和漏极之间沟道的通断。
需要说明的是，金属栅极结构102除了覆盖鳍部101的部分顶面和部分侧壁，金属栅极结构102还形成在鳍部101之间的隔离结构103上。
金属栅极结构包括：形成在沟槽中的第一栅极层1021和位于第一栅极层1021上的第二栅极层1022。
本实施例中，第一栅极层1021包括栅介质层。栅介质层用于实现后续栅极层与鳍部101之间的电隔离。需要说明的是，栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，栅介质层的材料为HfO2。其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
需要说明的是，第一栅极层1021还包括位于栅介质层上的功函数层。功函数层用于调节金属栅极的功函数。
本实施例中，第二栅极层1022作为电极，用于实现与外部电路的电连接。在本实施例中，第二栅极层1022的材料为W。其他实施例中，第二栅极层的材料还可以为镁钨合金、Al、Cu、Ag、Au、Pt、Ni或Ti等。
形成多个金属栅极结构102和位于金属栅极结构102间的介质层104的步骤包括：形成多个横跨鳍部101的伪栅结构(图中未示出)，伪栅结构覆盖鳍部101的顶壁和部分侧壁；在伪栅结构两侧的鳍部101中形成源漏掺杂层；在形成源漏掺杂层后，形成覆盖源漏掺杂层的介质层104，介质层104覆盖伪栅结构的侧壁，介质层104露出伪栅结构的顶端；去除伪栅结构，在伪栅结构的位置处形成沟槽(图中未示出)；在沟槽中形成金属栅极结构102。
在本实施例中，伪栅结构为叠层结构。伪栅结构包括保形覆盖鳍部101的部分顶面和部分侧壁的伪栅氧化层，伪栅结构还包括位于伪栅氧化层上的伪栅层。其他实施例中，伪栅结构还可以为单层结构，即伪栅材料结构仅包括伪栅层。
形成源漏掺杂层的步骤包括：在伪栅结构两侧的鳍部101中形成凹槽，在凹槽中通过选择性外延生长法外延生长外延层，在形成外延层的过程中原位掺杂离子；对掺杂离子的外延层进行退火处理形成源漏掺杂层。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，源漏掺杂层的材料为掺杂磷的碳化硅或磷化硅。本实施例通过在碳化硅或磷化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。其他实施例中，掺杂的离子还可以为砷。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管时，源漏掺杂层的材料为掺杂硼的锗化硅。本实施例通过在锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。其他实施例中，掺杂的离子还可以为铟或镓。
介质层104用于实现相邻晶体管之间的电隔离，介质层104还用于定义后续所形成金属栅极结构的尺寸和位置。
因此，介质层104的材料为绝缘材料。本实施例中，介质层104的材料为氧化硅。其他实施例中，介质层的材料为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图10至图11，在金属栅极结构102和介质层104上形成露出第一区域I(如图8所示)和第二区域II(如图8所示)交界处的掩膜层105。
掩膜层105在后续形成贯穿金属栅极结构102的开口的过程中作为掩膜。
形成掩膜层105的步骤包括：在金属栅极结构102和介质层104上形成掩膜材料层107；在掩膜材料层107上形成图形层106；以图形层106为掩膜刻蚀掩膜材料层107形成掩膜层105。
需要说明的是，图形层106采用三层掩膜(tri-layer mask)技术，即图形层106包括，有机介电层、位于有机介电层上的硬掩膜层以及位于硬掩膜层上的光刻胶层。三层掩膜与单层PR掩膜相比，三层掩膜层不易脱落，所以无需返工(rework)，有利于提高图形转移的精度。形成图形层106的工艺为半导体领域中常用的工艺，本实施例在此不再赘述。
本实施例中，采用干法刻蚀工艺刻蚀掩膜材料层107形成掩膜层105。
参考图12，半导体结构的形成方法包括：以掩膜层105为掩膜刻蚀部分厚度的介质层104，在介质层104中形成初始开口109。
初始开口109为后续形成保护层提供空间，使得形成的保护层形状更加规则，在后续形成贯穿金属栅极结构102的开口的过程中，保护层能更好的保护保护层下方的源漏掺杂层不易被误刻蚀。
本实施例中，采用干法刻蚀工艺刻蚀介质层104，形成初始开口109。具体的，干法刻蚀工艺为采用等离子体刻蚀工艺。
其他实施例中，还可以采用湿法刻蚀工艺刻蚀介质层，形成初始开口。相应的湿法刻蚀溶液为氢氟酸溶液。
需要说明的是，初始开口109不宜太深也不宜太浅。若初始开口109太深，会花费过多的工艺时间刻蚀介质层104，且在形成初始开口109的过程中，介质层104中的源漏掺杂层易被误刻蚀(图中未示出)，导致源漏掺杂层不易对沟道提供足够的压应力或张应力，进而不利于提高载流子迁移速率，导致半导体结构的电学性能不佳；若初始开口109太浅，后续为保护层提供的空间过小，导致后续形成在初始开口109中的保护层太薄，在后续刻蚀保护层和掩膜层105露出的金属栅极结构102的过程中，保护层易被过早被刻蚀去除，导致原先保护层下方的介质层104易被误刻蚀，进而介质层104中的源漏掺杂层易被误刻蚀，导致源漏掺杂层不易对沟道提供足够的压应力或张应力，进而不利于提高载流子迁移速率，导致半导体结构的电学性能不佳。本实施例中，初始开口109的深度为5纳米至10纳米。
本实施例中，后续在初始开口109中形成保护层，保护层在刻蚀的过程中使得保护层下方源漏掺杂层不易被刻蚀。其他实施例中，还可以在直接将保护层形成在掩膜层露出的介质层上。
参考图13至图21，以掩膜105为掩膜，进行多次沉积刻蚀步骤，形成贯穿金属栅极结构102的开口110(如图18所示)，沉积刻蚀步骤112包括：沉积工艺112a，沉积工艺112a在第一区域I(如图8所示)和第二区域II(如图8所示)交界处介质层104表面沉积保护层111(如图13所示)；在形成保护层111之后进行刻蚀工艺112b，刻蚀工艺112b刻蚀第一区域I和第二区域II交界处的金属栅极结构102。
沉积工艺112a中形成的保护层111在刻蚀工艺112b中保护位于保护层111下方的介质层104不易被误刻蚀，在一个沉积刻蚀步骤112结束后，进入下一个沉积刻蚀步骤112，在介质层104上继续沉积保护层111，沉积的保护层111在刻蚀工艺112b中保护保护层111下方的介质层104不易被误刻蚀，多次沉积刻蚀步骤112的过程中介质层104上始终有保护层111，进而介质层104中的源漏掺杂层不易被误刻蚀，使得源漏掺杂层能够对沟道提供足够的压应力或张应力，进而提高载流子迁移速率，提高半导体结构的电学性能。
本实施例中，由于刻蚀介质层104形成有初始开口109(如图12所示)，相应的沉积工艺112a在第一区域I(如图8所示)和第二区域II(如图8所示)交界处介质层104表面沉积保护层111的工艺过程中，形成的保护层111覆盖位于初始开口109底部的介质层上。其他实施例中，未形成初始开口，保护层还可以直接形成在介质层上。
本实施例中，保护层111的材料为聚合物。以掩膜层105为掩膜，进行多次沉积刻蚀的步骤中，不需要更换机台，节省了工艺成本，避免了系统误差和污染问题。其他实施例中，保护层的材料还可以为氮化硅或者氮化钛，当保护层的材料为氮化硅或者氮化钛时同样可以起到保护源漏掺杂层的作用。
本实施例中，采用等离子体刻蚀工艺来进行沉积刻蚀步骤112。等离子体刻蚀属于干法刻蚀，使用气态化学刻蚀剂与材料发生反应并形成可移除的挥发性副产物。等离子体产生化学上易反应的自由基(离子化的原子或分子称为基)，这些自由基会明显地增加刻蚀速率。等离子也会在金属栅极结构102表面产生离子轰击，轰击不但能物理式地从表面移除材料并能够破坏表面原子之间的化学链键，从而显著地提高刻蚀反应速率。
本实施例中，等离子刻蚀工艺的偏置电压具有方波脉冲。方波脉冲的一个周期中，包括高压和低压。将方波脉冲中的高压为第一电压，方波脉冲中的低压为第二电压。
在方波脉冲的第二电压时，进行沉积刻蚀步骤中的沉积工艺112a，刻蚀气体以脉冲的方式被离化为聚合物，聚合物沉积在掩膜层105露出的介质层104和金属栅极结构102上，聚合物和介质层104产生稳定的化学键，而与金属栅极结构102不能形成稳固的化学键，采用湿法刻蚀工艺去除金属栅极结构102上的聚合物后，形成保护层111。
需要说明的是，第二电压不易过高也不宜过低。如果第二电压过低，容易导致对等离子气体提供的动能过小，从而容易降低保护层111的形成速率，导致形成的保护层111厚度过小，导致在刻蚀工艺中，保护层111易过早的被刻蚀去除，保护层111下方的介质层104易被误刻蚀，进而介质层104中的源漏掺杂层易被误刻蚀。若第二电压过高，刻蚀气体不易被离化为聚合物，导致保护层111的形成速率过慢，导致形成的保护层111厚度过小，导致后续在第一电压时，保护层111易过早的被刻蚀去除，保护层111下方的介质层104易被误刻蚀，进而介质层104中的源漏掺杂层易被误刻蚀。本实施例中，第二电压为50V至300V。
在方波脉冲的第一电压时，进行沉积刻蚀步骤112中的刻蚀工艺112b，刻蚀气体被等离子体化，方波脉冲将反应气体的等离子加速后，对掩膜层105和保护层111露出的金属栅极结构102进行刻蚀。
需要说明的是，第一电压不易过高也不宜过低。如果第一电压过小，容易导致对等离子气体提供的动能过小，从而导致金属栅极结构102被刻蚀速率较低，且还易导致形成的开口110开口过大。若第一电压过高，等离子体刻蚀的能力过强，保护层111在刻蚀工艺112b中易被过早的去除，保护层111下方的介质层104易被误刻蚀，进而介质层104中的源漏掺杂层易被误刻蚀。本实施例中，第一电压为800V至1500V。
需要说明的是，方波脉冲中的占空比不宜过大也不宜过小。如果偏置电压的占空比过低，即一个周期内刻蚀工艺112b的时间较短，导致刻蚀速率较慢，而且还会导致形成的保护层111过厚，易对金属栅极结构102的刻蚀造成阻碍；若方波脉冲中的占空比过大，即一个周期内刻蚀工艺112b的时间较长，导致用于形成保护层111的时间过短，相应的形成的保护层111过薄，保护层111在刻蚀工艺112b中易被过早的去除，保护层111下方的介质层104易被误刻蚀，进而介质层104中的源漏掺杂层易被误刻蚀。本实施例中，方波脉冲的占空比为5％至90％。
本实施例中，方波脉冲的脉冲频率为100HZ至2000HZ。通过合理设定偏置电压的第一电压以及第二电压的电压大小、占空比和脉冲频率，并相互配合，使得保护层111在一个沉积刻蚀步骤中，不易被刻蚀去除，进而介质层中的源漏掺杂层不易被误刻蚀，使得源漏掺杂层能够对沟道提供足够的压应力或张应力，进而提高载流子迁移速率，提高半导体结构的电学性能。
本实施例中，初始开口109的深度为5纳米至10纳米。保护层111形成在初始开口109中。保护层111不宜高出金属栅极结构102的顶面，也不宜过薄。若保护层111高于金属栅极结构102的顶面则在后续的刻蚀过程中刻蚀保护层111产生的反应物会落在金属栅极结构102上，不利于刻蚀金属栅极结构102形成开口；若保护层111过薄，在刻蚀金属栅极结构102形成开口的过程中易被过早的刻蚀，不易保护介质层104中的源漏掺杂层。本实施例中，保护层111的厚度也为4纳米至8纳米。
继续图13至图18，本实施例中，金属栅极结构102包括第一栅极层1021和位于第一栅极层1021上的第二栅极层1022。相应的，形成贯穿金属栅极结构102的开口110的步骤包括：刻蚀去除第二栅极层1022；去除第二栅极层1022后去除第一栅极层1021。
如图13至图16所示，图14为图13中沿E-E方向的剖视图。
其中，图13和图14为沉积刻蚀步骤112中的沉积工艺112a的阶段，通过沉积工艺112a在初始开口109(如图12所示)形成保护层111，为后续进行的刻蚀工艺112b做准备；图15为基于图13的基础上进行沉积刻蚀步骤112中的刻蚀工艺112b的阶段，通过刻蚀工艺112b去除部分厚度的第二栅极层1022；图16为基于图15的基础上进行多次沉积刻蚀步骤112去除第二栅极层1022。
具体的，刻蚀去除第二栅极层1022采用的刻蚀气体包括：BCl3和Cl2中的一种或两种；BCl3气体流量为50sccm至500sccm；Cl2气体流量为50sccm至500sccm；腔室压强为5mTorr至50mTorr。
如图17和图18所示，图17为在去除第二栅极层1022后进行多次沉积刻蚀步骤112去除第一栅极层1021。
刻蚀去除第一栅极层1021采用的刻蚀气体包括：CH4和H2中的一种或两种；CH4气体流量为50sccm至500sccm；H2气体流量为50sccm至500sccm；腔室压强为5mTorr至100mTorr。
其他实施例中，还可以同时刻蚀去除第一栅极层和第二栅极层，等离子体刻蚀工艺的工艺参数包括：刻蚀气体包括：BCl3、Cl2、CH4和H2中的一种或多种。
如图18和图19所示，图19为图18沿BB方向的剖视图。需要说明的是，以掩膜层105和保护层111为掩膜采用等离子体刻蚀工艺形成的开口110的过程中，产生了大量的杂质，杂质在短时间内难以被去除，杂质的堆积对刻蚀剖面的形貌造成了影响使得形成的开口110(如图19所示)呈倒梯形，即沿垂直于鳍部101延伸方向上开口110上端的尺寸大于开口110下端的尺寸。
如图20和图21所示，图21为图20沿CC方向的剖视图。需要说明的是，在形成开口110(如图19所示)后，再次以掩膜层105和保护层111为掩膜刻蚀开口110的侧壁，对开口110进行调直。
对开口110进行调直的刻蚀工艺参数包括：腔室压强为100mTorr至400mTorr；偏置电压为0至50V。
需要说明的是，开口110的尺寸d不宜过大也不宜过小。若开口110的尺寸d过大，会过多的切除金属栅极结构102，使得工艺时间过长，且易使得介质层104中的源漏掺杂层易被误刻蚀，使得源漏掺杂层不易能对沟道提供足够的压应力或张应力，进而不能提高载流子迁移速率，使得半导体结构的电学性能不佳。若开口110的尺寸d过小，会使得为后续形成隔离层的提供的空间过小，导致隔离层不能很好的实现金属栅极结构102的电隔离。本实施例中，沿垂直于鳍部101的延伸方向，开口110的尺寸d为10纳米至20纳米。
需要说明的是，开口110的侧壁与衬底100表面法线的夹角β(如图21所示)不宜过大。若开口110的侧壁与衬底100表面法线的夹角β过大，会导致开口110底部成为电隔离的薄弱点(week point)。本实施例中，沿垂直于鳍部的延伸方向，开口110的侧壁与衬底100表面法线的夹角β为0度至3度。
本实施例中，半导体结构的形成方法还包括：在形成开口110后，去除保护层111。
本实施例中，采用湿法刻蚀工艺去除保护层111。
需要说明的是，在形成开口110后，采用磷酸溶液去除掩膜层105。
参考图22，在开口110中形成隔离层108。隔离层108用于实现相邻金属栅极结构102之间的隔离。
形成隔离层108的步骤包括：形成覆盖开口110的隔离材料层，形成隔离材料层后，去除露出开口110的隔离材料层，形成隔离层108。
隔离层108的材料包括氧化硅、氮化硅或者氮氧化硅中的一种或多种。本实施例中，隔离层108的材料为氧化硅。
本实施例中，采用流动式化学气相沉积工艺(Flowable chemical vapordeposition，FCVD)形成隔离材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口110，有利于降低110内形成空洞等缺陷的概率，相应有利于提高隔离层108的形成质量。
本实施例中，采用平坦化工艺去除露出开口110的隔离材料层，形成隔离层108。具体的，平坦化工艺为化学机械平坦化(Chemical Mechanical Planarization，CMP)。
相应的，本发明实施例还提供一种半导体结构。图13和图14示出了本发明半导体结构一实施例的结构示意图。
参考图13和图14，半导体结构包括：衬底100，衬底100包括第一区域I和第二区域II，第一区域I形成的晶体管共用栅极结构，第二区域II形成的晶体管共用栅极结构；多个鳍部101，分立于衬底100上；金属栅极结构102，横跨多个鳍部101，且金属栅极结构102覆盖鳍部101的部分顶壁和部分侧壁，鳍部101间的金属栅极结构102位于衬底100上；源漏掺杂层(图中未示出)，位于金属栅极结构102两侧的鳍部101中；介质层104，位于金属栅极结构102露出的衬底100上，且介质层104覆盖源漏掺杂层；保护层111，位于第一区域I和第二区域II交界处的金属栅极结构102之间的介质层104上。
保护层111位于第一区域I和第二区域II交界处的金属栅极结构102之间的介质层104上，进而介质层104中的源漏掺杂层在后续刻蚀金属栅极结构102形成开口的过程中不易被误刻蚀，使得源漏掺杂层能够对沟道提供足够的压应力或张应力，进而提高载流子迁移速率，提高半导体结构的电学性能。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的导电沟道。
本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
本实施例中，半导体结构还包括隔离结构103，位于鳍部101露出的衬底100上，隔离结构103覆盖鳍部101的部分侧壁。
隔离结构103用于对相邻器件之间起到隔离作用，隔离结构103的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，隔离结构103的材料为氧化硅。
金属栅极结构包括：第一栅极层1021和位于第一栅极层1021上的第二栅极层1022。
本实施例中，第一栅极层1021包括栅介质层。栅介质层用于实现后续栅极层与鳍部101之间的电隔离。需要说明的是，栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，栅介质层的材料为HfO2。其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
需要说明的是，第一栅极层1021还包括位于栅介质层上的功函数层。功函数层用于调节金属栅极的功函数。
本实施例中，第二栅极层1022作为电极，用于实现与外部电路的电连接。在本实施例中，栅极层的材料为W。其他实施例中，金属栅极结构的材料还可以为镁钨合金、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，保护层111的材料为聚合物。其他实施例中，保护层的材料还可以为无定形硅、氮化硅或氮化钛。
半导体结构还包括：初始开口109(如图12所示)，位于第一区域I和第二区域II交界处的金属栅极结构102之间的介质层104上，保护层111位于初始开口109中。
需要说明的是，初始开口109的不宜太深也不宜太浅。若初始开口109太深，介质层104中的源漏掺杂层易被误刻蚀，导致源漏掺杂层不易对沟道提供足够的压应力或张应力，进而不利于提高载流子迁移速率，导致半导体结构的电学性能不佳；若初始开口109太浅，后续为保护层111提供的空间过小，导致形成在初始开口109中的保护层111太薄，在后续刻蚀保护层111和掩膜层105露出的金属栅极结构102的过程中，保护层111易被过早被刻蚀去除，导致原先保护层111下方的介质层104易被误刻蚀，进而介质层104中的源漏掺杂层易被误刻蚀，导致源漏掺杂层不易对沟道提供足够的压应力或张应力，进而不利于提高载流子迁移速率，导致半导体结构的电学性能不佳。本实施例中，初始开口109的深度为5纳米至10纳米。
本实施例中，初始开口109的深度为5纳米至10纳米，保护层111形成在初始开口109中。保护层111不宜高出金属栅极结构102的顶面，也不宜过薄。若保护层111高于金属栅极结构102的顶面，则在后续的刻蚀过程中刻蚀保护层111产生的反应物会落在金属栅极结构102上，不利于刻蚀金属栅极结构102形成开口；若保护层111过薄，在刻蚀金属栅极结构102形成开口的过程中易被过早的刻蚀，不易保护介质层104中的源漏掺杂层。本实施例中，保护层111的厚度也为4纳米至8纳米。
需要说明的是，半导体结构还包括掩膜层105位于介质层104以及金属栅极结构102上，掩膜层105露出第一区域I和第二区域II交界处的金属栅极结构102和介质层104。
掩膜层105在后续形成贯穿金属栅极结构102的开口的过程中做掩膜。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，源漏掺杂层的材料为掺杂磷的碳化硅或磷化硅。本实施例通过在碳化硅或磷化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，多子的浓度就越高，导电性能也就越强。其他实施例中，掺杂的离子还可以为砷。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管时，源漏掺杂层的材料为掺杂硼的锗化硅。本实施例通过在锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，多子的浓度就越高，导电性能也就越强。其他实施例中，掺杂的离子还可以为铟或镓。
介质层104用于实现相邻晶体管之间的电隔离，介质层104还用于定义后续所形成金属栅极结构的尺寸和位置。
因此，介质层104的材料为绝缘材料。本实施例中，介质层104的材料为氧化硅。其他实施例中，介质层的材料为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及多个分立于所述衬底上的鳍部，所述基底包括第一区域和第二区域，所述第一区域形成的晶体管共用栅极结构，所述第二区域形成的晶体管共用栅极结构；
形成至少一个金属栅极结构、位于所述金属栅极结构两侧的所述鳍部中的源漏掺杂层以及位于所述金属栅极结构之间且覆盖所述源漏掺杂层的介质层，所述金属栅极结构横跨多个所述鳍部，所述金属栅极结构覆盖所述鳍部的部分顶面和部分侧壁；
在所述金属栅极结构和介质层上形成露出所述第一区域和第二区域交界处的掩膜层；
以所述掩膜层为掩膜，进行多次沉积刻蚀步骤，形成贯穿所述金属栅极结构的开口，所述沉积刻蚀步骤包括：沉积工艺，所述沉积工艺在所述第一区域和第二区域交界处所述介质层表面沉积保护层；在形成所述保护层之后进行刻蚀工艺，所述刻蚀工艺刻蚀所述第一区域和第二区域交界处的金属栅极结构；
在所述开口中形成隔离层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为聚合物、无定形硅、氮化硅或氮化钛。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用等离子体刻蚀工艺进行所述沉积刻蚀步骤，所述等离子体刻蚀工艺的偏置电压具有方波脉冲。
4.如权利要求3所述的方法，其特征在于，所述沉积工艺中，采用的偏置电压为第一电压；所述刻蚀工艺中，采用的偏置电压为第二电压，且所述第二电压大于第一电压。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，偏置电压的工艺参数包括：所述第一电压的高压为800V至1500V；所述第二电压为50V至300V。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，所述方波脉冲的占空比为5％至90％，脉冲频率为100HZ至2000HZ。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，等离子体刻蚀工艺的工艺参数包括：刻蚀气体包括：BCl3、Cl2、CH4和H2中的一种或多种。
8.如权利要求1或3所述的半导体结构的形成方法，其特征在于，形成所述金属栅极结构的步骤包括：在所述衬底上形成第一栅极层；在所述第一栅极层上形成第二栅极层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二栅极层的材料包括W。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成贯穿所述金属栅极结构的开口的步骤包括：刻蚀去除所述第二栅极层；去除所述第二栅极层后去除所述第一栅极层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，刻蚀去除所述第二栅极层的工艺参数包括：刻蚀气体包括BCl3和Cl2中的一种或两种，BCl3气体流量为50sccm至500sccm，Cl2气体流量为50sccm至500sccm，腔室压强为5mTorr至50mTorr；
刻蚀去除所述第一栅极层的工艺参数包括：刻蚀气体包括CH4和H2中的一种或两种，CH4气体流量为50sccm至500sccm；H2气体流量为50sccm至500sccm；腔室压强为5mTorr至100mTorr。
12.如权利要求1或3所述的半导体结构的形成方法，其特征在于，进行多次沉积刻蚀步骤前，还包括：以所述掩膜层为掩膜刻蚀部分厚度的所述介质层，在所述介质层中形成初始开口；
在所述沉积工艺中，形成的所述保护层覆盖位于所述初始开口底部的介质层上。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻部分厚度的所述介质层，形成初始开口。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述鳍部的延伸方向，所述开口的尺寸为10纳米至20纳米。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述鳍部的延伸方向，所述开口的侧壁与所述衬底表面法线的夹角为0度至3度。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述开口后，在所述开口中形成隔离结构前，去除所述保护层。
17.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域，所述第一区域形成的晶体管共用栅极结构，所述第二区域形成的晶体管共用栅极结构；
多个鳍部，分立于所述衬底上；
金属栅极结构，横跨多个所述鳍部，且所述金属栅极结构覆盖所述鳍部的部分顶壁和部分侧壁，所述鳍部间的所述金属栅极结构位于所述衬底上；
源漏掺杂层，位于所述金属栅极结构两侧的所述鳍部中；
介质层，位于所述金属栅极结构露出的衬底上，且所述介质层覆盖所述源漏掺杂层；
保护层，位于所述第一区域和第二区域交界处的所述金属栅极结构之间的所述介质层上。
18.如权利要求17所述的半导体结构，其特征在于，所述保护层的厚度为4纳米至8纳米。
19.如权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括初始开口，所述初始开口位于所述第一区域和第二区域交界处的所述金属栅极结构之间的所述介质层上，所述保护层位于所述初始开口中。
20.如权利要求17所述的半导体结构，其特征在于，所述保护层的材料为聚合物、无定形硅、氮化硅或氮化钛。
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